JP2005033168A - 半導体素子の金属配線の形成方法 - Google Patents
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Abstract
【解決手段】半導体基板400上に層間絶縁層405、407、反射防止膜のハードマスク層、レジスト層を形成後、ビアホールを定義する第1パターンを形成し、第1パターンをマスクとしてハードマスク層と層間絶縁層をエッチングして部分ビアホール412を形成し、残留レジストを除去後、全面にレジスト層を形成し、部分ビアホール412内にレジストを残留させつつ部分ビアホール412と一部が重なるトレンチ配線領域418を定義する第2パターン416を形成し、第2パターン416をマスクとしてハードマスクパターン408bを形成後、残留レジストを除去し、ハードマスクパターンをマスクとして層間絶縁膜405、407をエッチングしてトレンチ配線領域418及び部分ビアホール412が延びるフルビアホールを形成する。
【選択図】図10
Description
図7ないし図14は、本発明の望ましい第1実施例による半導体素子の金属配線の形成方法を工程順序によって示した断面図である。
図15ないし図20は、本発明の望ましい第2実施例による半導体素子の金属配線の形成方法を工程順序によって示した断面図である。
402 第1導電層
404 第1ストッパー層
405 第1層間絶縁層
406 第2ストッパー層
407 第2層間絶縁層
408b 第2ハードマスクパターン
412 部分ビアホール
416 第2フォトレジストパターン
418 トレンチ配線領域
Claims (25)
- 半導体基板上に層間絶縁層を形成する段階と、
前記層間絶縁層上に反射防止膜の役割を行えるハードマスク層を形成する段階と、
前記ハードマスク層上にビアホールを定義する第1フォトレジストパターンを形成する段階と、
前記第1フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁層を一部エッチングして部分ビアホールを形成する段階と、
残留する前記第1フォトレジストパターンを除去する段階と、
前記部分ビアホールを含む前記半導体基板の全面にフォトレジスト層を形成する段階と、
前記部分ビアホール内に前記フォトレジスト層を残留させつつ、前記部分ビアホールと少なくとも一部が重畳されるトレンチ配線領域を定義する第2フォトレジストパターンを形成する段階と、
前記第2フォトレジストパターンをエッチングマスクとし、前記ハードマスク層をエッチングしてハードマスク層パターンを形成する段階と、
残留する前記第2フォトレジストパターンを除去する段階と、
前記ハードマスク層パターンをエッチングマスクとして前記層間絶縁膜を一部エッチングしてトレンチ配線領域及び前記部分ビアホールが延びるフルビアホールを形成する段階と、
前記フルビアホール及びトレンチ配線領域内に第2導電層を埋め込む段階と、を含む半導体素子の金属配線の形成方法。 - 半導体基板上に層間絶縁層を形成する段階と、
前記層間絶縁層上に反射防止膜の役割を行えるハードマスク層を形成する段階と、
前記ハードマスク層上にビアホールを定義する第1フォトレジストパターンを形成する段階と、
前記第1フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁層を一部エッチングして部分ビアホールを形成する段階と、
前記部分ビアホールを埋め込む埋込み物質層を形成する段階と、
前記半導体基板の全面にフォトレジスト層を形成する段階と、
前記部分ビアホールと少なくとも一部が重畳されるトレンチ配線領域を定義する第2フォトレジストパターンを形成する段階と、
前記第2フォトレジストパターンをエッチングマスクとして前記ハードマスク層をエッチングしてハードマスク層パターンを形成する段階と、
残留する前記フォトレジストパターン及び前記部分ビアホール内の埋込み物質層を除去する段階と、
前記ハードマスク層パターンをエッチングマスクとして前記層間絶縁膜を一部エッチングしてトレンチ配線領域及び前記部分ビアホールが延びるフルビアホールを形成する段階と、
前記フルビアホール及びトレンチ配線領域内に第2導電層を埋め込む段階と、を含む半導体素子の金属配線の形成方法。 - 前記層間絶縁層は、第1層間絶縁層及び第2層間絶縁層を含むことを特徴とする請求項1または2に記載の半導体素子の金属配線の形成方法。
- 前記第1層間絶縁層と前記第2層間絶縁層間に第2ストッパー層をさらに含むことを特徴とする請求項3に記載の半導体素子の金属配線の形成方法。
- 前記半導体基板と前記層間絶縁層間に第1ストッパー層をさらに含み、前記第2導電層を埋め込む前に前記フルビアホールの下部に露出される前記第1ストッパー層を除去する段階をさらに含むことを特徴とする請求項1または2に記載の半導体素子の金属配線の形成方法。
- 前記ハードマスク層は、SiCN、SiON、SiCON、TaN、TiN、TiON、TaON、AlN及びAlONよりなる群から選択された何れか一つまたはこれらの組み合わせよりなることを特徴とする請求項1または2に記載の半導体素子の金属配線の形成方法。
- 前記ハードマスク層の厚さは、約1000Åであることを特徴とする請求項6に記載の半導体素子の金属配線の形成方法。
- 前記ハードマスク層は、複層よりなることを特徴とする請求項1または2に記載の半導体素子の金属配線の形成方法。
- 前記ハードマスク層は、反射防止膜及びさらに他の反射防止膜で構成された複層膜よりなることを特徴とする請求項8に記載の半導体素子の金属配線の形成方法。
- 前記複層膜の厚さは、約1000Åであることを特徴とする請求項9に記載の半導体素子の金属配線の形成方法。
- 前記ハードマスク層は、上部に反射防止膜よりなる上部膜、下部に前記層間絶縁層とエッチング選択比を有する下部膜とで構成された複層膜であることを特徴とする請求項8に記載の半導体素子の金属配線の形成方法。
- 前記下部膜は、AlO、TaO、TiOよりなる群から選択された何れか一つの物質よりなることを特徴とする請求項11に記載の半導体素子の金属配線の形成方法。
- 前記上部膜は、約600Å、前記下部膜は約100ないし200Åであることを特徴とする請求項11に記載の半導体素子の金属配線の形成方法。
- 前記第2フォトレジストパターンをエッチングマスクとして前記ハードマスクパターンを形成する段階では、前記ハードマスク層のエッチングと同時に前記部分ビアホール内に残留するフォトレジスト層を前記ハードマスク層の底面以下まで同時にエッチングすることを特徴とする請求項1に記載の半導体素子の金属配線の形成方法。
- 前記第2フォトレジストパターンをエッチングマスクとして前記ハードマスクパターンを形成する段階では、CF4、CH2F2、CHF3、CH3F、NF3、SF6を含むフルオロ含有ガスを使用してエッチングすることを特徴とする請求項14に記載の半導体素子の金属配線の形成方法。
- 前記第2フォトレジストパターンをエッチングマスクとして前記ハードマスクパターンを形成する段階では、Cl2、BCl3を含むクロライド含有ガスを使用してエッチングすることを特徴とする請求項14に記載の半導体素子の金属配線の形成方法。
- 前記第2フォトレジストパターンをエッチングマスクとして前記ハードマスクパターンを形成する段階では、前記ハードマスク層をエッチングする前に前記部分ビアホール内に残留するフォトレジスト層を前記ハードマスク層の底面以下までエッチングする段階をさらに含むことを特徴とする請求項1に記載の半導体素子の金属配線の形成方法。
- 前記第2フォトレジストパターンをエッチングマスクとして前記ハードマスクパターンを形成する段階では、O2、CO、CO2を含む酸素含有ガス、N2、N20を含む窒素含有ガス、He、Ar、Xeを含む不活性ガスのうち何れか一つ以上のガスをさらに使用して行うことを特徴とする請求項15に記載の半導体素子の金属配線の形成方法。
- 前記ハードマスク層パターンをエッチングマスクとして前記層間絶縁層をエッチングする段階では、CF系ガスを使用して行うことを特徴とする請求項1または2に記載の半導体素子の金属配線の形成方法。
- 前記ハードマスク層パターンをエッチングマスクとして前記層間絶縁層をエッチングする段階では、CH2F2、CH3Fを含むCHxFy系ガス、O2、CO、CO2を含む酸素含有ガス、N2、N20を含む窒素含有ガス、He、Ar、Xeを含む不活性ガスのうち少なくとも一つ以上をさらに含んで行うことを特徴とする請求項19に記載の半導体素子の金属配線の形成方法。
- 前記埋込み物質層は、前記部分ビアホールの一部を埋め込むかまたは前記部分ビアホールを完全に埋め込むと同時に前記ハードマスク層上に一定の厚さを維持するように形成することを特徴とする請求項2に記載の半導体素子の金属配線の形成方法。
- 前記第2フォトレジストパターンをエッチングマスクとして前記ハードマスクパターンを形成する段階では、前記ハードマスク層のエッチングと同時に前記部分ビアホール内に残留する埋立物質が前記ハードマスク層の底面以下まで同時にエッチングされることを特徴とする請求項2に記載の半導体素子の金属配線の形成方法。
- 前記第2フォトレジストパターンをエッチングマスクとして前記ハードマスクパターンを形成する段階では、CF4、CH2F2、CHF3、CH3F、NF3、SF6を含むフルオロ含有ガスを使用してエッチングすることを特徴とする請求項22に記載の半導体素子の金属配線の形成方法。
- 前記第2フォトレジストパターンをエッチングマスクとして前記ハードマスクパターンを形成する段階では、Cl2及びBCl3を含むクロライド含有ガスを使用してエッチングすることを特徴とする請求項22に記載の半導体素子の金属配線の形成方法。
- 前記第2フォトレジストパターンをエッチングマスクとして前記ハードマスクパターンを形成する段階では、前記ハードマスク層のエッチングする前に前記部分ビアホール内に残留する埋込み物質層を前記ハードマスク層の底面以下までエッチングする段階をさらに含むことを特徴とする請求項2に記載の半導体素子の金属配線の形成方法。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006310749A (ja) * | 2005-04-29 | 2006-11-09 | Hynix Semiconductor Inc | 半導体素子のトランジスタ製造方法 |
JP2007250861A (ja) * | 2006-03-16 | 2007-09-27 | Tokyo Electron Ltd | プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体 |
JP2009105272A (ja) * | 2007-10-24 | 2009-05-14 | Tokyo Electron Ltd | プラズマエッチング方法及び記憶媒体 |
JPWO2007078011A1 (ja) * | 2006-01-06 | 2009-06-11 | 日本電気株式会社 | 多層配線の製造方法と多層配線構造 |
JP2014192322A (ja) * | 2013-03-27 | 2014-10-06 | Nippon Zeon Co Ltd | エッチング方法 |
JP2015515552A (ja) * | 2012-04-24 | 2015-05-28 | アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated | 低エッチング速度のハードマスク膜のための酸素ドーピングを伴うpvdaln膜 |
CN105632886A (zh) * | 2014-10-30 | 2016-06-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
CN112415799A (zh) * | 2020-11-10 | 2021-02-26 | Tcl华星光电技术有限公司 | 阵列基板及其制备方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100770540B1 (ko) * | 2005-12-28 | 2007-10-25 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
KR100727259B1 (ko) * | 2005-12-29 | 2007-06-11 | 동부일렉트로닉스 주식회사 | 반도체 장치의 배선 형성방법 |
KR100752176B1 (ko) | 2005-12-29 | 2007-08-24 | 동부일렉트로닉스 주식회사 | 플라즈마 반응 부산물을 이용한 박막의 패터닝 방법 |
KR100928507B1 (ko) * | 2007-12-03 | 2009-11-26 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000150641A (ja) * | 1998-11-06 | 2000-05-30 | Nec Corp | 半導体装置の製造方法 |
JP2000340649A (ja) * | 1999-04-29 | 2000-12-08 | Texas Instr Inc <Ti> | 酸化物充填によるデュアルダマシン製作の歩留まり改善 |
JP2002373936A (ja) * | 2001-06-14 | 2002-12-26 | Nec Corp | デュアルダマシン法による配線形成方法 |
JP2003023069A (ja) * | 2001-05-17 | 2003-01-24 | Samsung Electronics Co Ltd | 半導体素子の金属配線層形成方法 |
JP2003100724A (ja) * | 2001-08-23 | 2003-04-04 | Texas Instruments Inc | 誘電体エッチング用アルミニウムハードマスク |
JP2003178998A (ja) * | 2001-12-10 | 2003-06-27 | Nec Electronics Corp | 半導体装置の製造方法 |
-
2003
- 2003-07-10 KR KR10-2003-0047006A patent/KR100532446B1/ko active IP Right Grant
-
2004
- 2004-01-29 JP JP2004021868A patent/JP4988148B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000150641A (ja) * | 1998-11-06 | 2000-05-30 | Nec Corp | 半導体装置の製造方法 |
JP2000340649A (ja) * | 1999-04-29 | 2000-12-08 | Texas Instr Inc <Ti> | 酸化物充填によるデュアルダマシン製作の歩留まり改善 |
JP2003023069A (ja) * | 2001-05-17 | 2003-01-24 | Samsung Electronics Co Ltd | 半導体素子の金属配線層形成方法 |
JP2002373936A (ja) * | 2001-06-14 | 2002-12-26 | Nec Corp | デュアルダマシン法による配線形成方法 |
JP2003100724A (ja) * | 2001-08-23 | 2003-04-04 | Texas Instruments Inc | 誘電体エッチング用アルミニウムハードマスク |
JP2003178998A (ja) * | 2001-12-10 | 2003-06-27 | Nec Electronics Corp | 半導体装置の製造方法 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006310749A (ja) * | 2005-04-29 | 2006-11-09 | Hynix Semiconductor Inc | 半導体素子のトランジスタ製造方法 |
JPWO2007078011A1 (ja) * | 2006-01-06 | 2009-06-11 | 日本電気株式会社 | 多層配線の製造方法と多層配線構造 |
JP2007250861A (ja) * | 2006-03-16 | 2007-09-27 | Tokyo Electron Ltd | プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体 |
JP4684924B2 (ja) * | 2006-03-16 | 2011-05-18 | 東京エレクトロン株式会社 | プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体 |
JP2009105272A (ja) * | 2007-10-24 | 2009-05-14 | Tokyo Electron Ltd | プラズマエッチング方法及び記憶媒体 |
JP2015515552A (ja) * | 2012-04-24 | 2015-05-28 | アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated | 低エッチング速度のハードマスク膜のための酸素ドーピングを伴うpvdaln膜 |
JP2014192322A (ja) * | 2013-03-27 | 2014-10-06 | Nippon Zeon Co Ltd | エッチング方法 |
CN105632886A (zh) * | 2014-10-30 | 2016-06-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
CN112415799A (zh) * | 2020-11-10 | 2021-02-26 | Tcl华星光电技术有限公司 | 阵列基板及其制备方法 |
Also Published As
Publication number | Publication date |
---|---|
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