TW202245139A - 互連結構及其形成方法 - Google Patents

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Abstract

一種結構包含介電層,以及金屬線位於介電層中。金屬線具有第一直邊與第二直邊沿金屬線之長度方向延伸。第一直邊與第二直邊彼此平行。介層窗位於金屬線下方且與金屬線連接。介層窗包含第三直邊位於第一直邊下方且垂直對齊第一直邊,以及第一彎曲邊與第二彎曲邊連接第三直邊之相對端。

Description

介層窗優先之自我對準之互連形成製程
互連結構包含金屬線與介層窗,用於將元件,例如電晶體,互連為功能電路。隨著金屬線與介層窗之尺寸與間距的縮小,介層窗圖案之關鍵尺寸(CD)的均勻性控制與覆蓋控制變得更加重要與困難,尤其是在間距小於約40奈米時。由於光學效應,介層窗尺寸的減小受限。關鍵尺寸之均勻性亦受到隨機效應的強烈影響。
傳統上,金屬線與介層窗的形成包含溝渠優先製程與介層窗優先製程。在溝渠優先製程中,於介層窗圖案形成之前形成溝渠圖案。在介層窗優先製程中,於溝渠圖案形成之前形成介層窗圖案。兩種方式都有問題。在溝渠優先製程中,由於溝渠圖案所產生之表面形貌,介層窗形成製程的窗口受到限制。介層窗到溝渠之空間窗口也會受到介層窗覆蓋偏移的不利影響。在介層窗優先製程中,溝渠圖案與相應之介層窗圖案的重疊偏移可能會造成填充溝渠之由此產生的金屬線之間的漏電。而且,介層窗孔之底部抗反射塗層的殘留可能難以去除,且可能會殘留在介層窗孔中。
以下的揭露提供了許多不同實施方式或例子,以實施本揭露之不同特徵。以下所描述之構件與安排的特定例子係用以簡化本揭露。當然這些僅為例子,並非用以作為限制。舉例而言,於描述中,第一特徵形成於第二特徵之上方或之上,可能包含第一特徵與第二特徵以直接接觸的方式形成的實施方式,亦可能包含額外特徵可能形成在第一特徵與第二特徵之間的實施方式,如此第一特徵與第二特徵可能不會直接接觸。此外,本揭露可能會在各例子中重複參考數字及/或文字。這樣的重複係基於簡化與清楚之目的,以其本身而言並非用以指定所討論之各實施方式及/或配置之間的關係。
另外,在此可能會使用空間相對用語,例如「下方(underlying)」、「之下(below)」、「較低(lower)」、「上方(overlying)」、「較高(upper)」、與類似用語,以方便說明如圖式所繪示之一構件或一特徵與另一(另一些)構件或特徵之間的關係。除了在圖中所繪示之方位外,這些空間相對用詞意欲含括元件在使用或操作中的不同方位。設備可能以不同方式定位(旋轉90度或在其他方位上),因此可以同樣的方式來解釋在此所使用之空間相對描述符號。
提供一種互連結構及其形成方法。依照本揭露之一些實施方式,使用介層窗優先製程形成互連結構,其中在第一硬罩幕中形成介層窗圖案。接著,在第一硬罩幕上方之第二硬罩幕中形成溝渠圖案。使用第二硬罩幕與第一硬罩幕作為蝕刻罩幕,在下層介電層中形成介層窗孔,因此介層窗孔不僅受到介層窗圖案的限制,也受到溝渠圖案的限制。所產生之金屬介層窗因而與相應之上方金屬線自我對準。因此,金屬線與對應之相鄰介層窗之間的距離保持不大於相鄰金屬線之間的距離。因此,可控制漏電,並消除可能的橋接。在此所討論之實施方式提供能夠製造或使用本揭露之標的的例子,且在此技術領域中具有通常知識者輕易理解於保持在不同實施方式之預期範圍內的同時可做的修改。綜觀各視圖與說明性實施方式,相同之參考數字用以表示相同之構件。雖然可將方法實施方式討論為以特定順序進行,但其他方法實施方式可以任何邏輯順序進行。
第1圖、第2A圖、第2B圖、第3圖、第4A圖、第4B圖、第5A圖、第5B圖、第6圖、第7A圖、第7B圖、第8圖、第9A圖、第9B圖、第10A圖、與第10B圖係繪示依照本揭露之一些實施方式之在互連結構之製作中的中間階段的剖面圖與上視圖。對應之製程亦示意性地反映在第20圖所示之製程流程中。
第1圖係繪示封裝組件10之剖面圖。封裝組件可為元件晶圓或中介層晶圓,因此在後續的討論中稱為晶圓10,而封裝組件 10 亦可為另一種類型,例如重建晶圓(其中封裝有元件晶粒)、封裝基板、或類似物。當封裝組件10為元件晶圓時,所示之部分可為元件晶粒的一部分。對應之封裝組件10可包含主動元件,例如電晶體及/或二極體,以及可能之被動元件,例如電容器、電感器、電阻器、及/或類似元件。
依照本揭露之一些實施方式,晶圓10包含半導體基材12,以及形成在半導體基材12之上表面處的特徵。半導體基材12可由結晶半導體材料,例如矽、鍺、矽鍺,及/或III-V族化合物半導體,例如磷化鎵砷(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)、磷化鎵銦砷(GaInAsP)等形成。半導體基材12亦可為塊矽基材或絕緣體上矽(SOI)基材。可在半導體基材12中形成淺溝槽隔離(STI)區(未示出),以隔離半導體基材12中之主動區。儘管未示出,可形成貫穿介層窗以延伸到半導體基材12中,其中貫穿介層窗用以將半導體基材12之相對側上的特徵相互電性耦合。可在半導體基材12之上表面處形成積體電路元件14,積體電路元件14可包含主動元件,例如電晶體,及/或被動元件,例如電容器、電阻器等。
形成介電層16。相應之製程繪示成如第20圖所示之製程流程200中的製程202。依照本揭露之一些實施方式,介電層16由具有低於約3.5、低於約3.0、或甚至更低之介電常數(k值)的低借電常數介電材料形成。介電層16可由Black Diamond(應用材料公司之註冊商標)、含碳低介電常數介電材料、氫倍半氧烷(Hydrogen SilsesQuioxane,HSQ)、甲基矽氧烷(MethylSilsesQuioxane,MSQ)等形成。依照本揭露之一些實施方式,介電層16的形成包含沉積含致孔劑的介電材料,接著進行固化製程以驅除致孔劑,因此剩餘之金屬間介電(IMD)層16係多孔的。
導電特徵22形成在金屬間介電層16中。依照一些實施方式,每個導電特徵22包含至少擴散阻障層與擴散阻障層上方之含銅或含鎢材料。擴散阻障層可由鈦、氮化鈦、鉭、氮化鉭等形成,且具有防止含銅材料中之銅擴散到金屬間介電層16中的功能。替代地,導電特徵22可為無阻障的,且可由鈷、鎢、釕等形成。導電特徵22可具有單鑲嵌結構或雙鑲嵌結構。可透過直接金屬蝕刻製程形成導電特徵22。於導電形成後,覆蓋介電層16。
依照一些實施方式,介電層16為金屬間介電(IMD)層,且導電特徵22為金屬線及/或介層窗。依照替代實施方式,介電層16為層間介電層,並且導電特徵22為接觸插塞。介電層16與元件14之間可能有或者可能沒有額外的特徵,額外的特徵表示為結構15,其可包含介電層,例如接觸蝕刻終止層、層間介電質、蝕刻終止層、與金屬間介電層。結構15亦可包含接觸插塞、介層窗、金屬線等。
介電層24沉積於介電層16與導線22上。介電層24可用來作為蝕刻停止層(ESL),因此在整個描述中稱為蝕刻停止層(ESL)24。蝕刻停止層24可包含氮化物、矽碳基材料、碳摻雜之氧化物、氧摻雜之碳化物、含金屬介電質等。舉例而言,蝕刻停止層24 之材料可包含碳氮化矽(SiCN)、氧碳氮化矽(SiOCN)、碳氧化矽(SiOC)、氧化鋁(AlO x)、氮化鋁(AlN)、碳氮化鋁(AlCN)等,或其組合。蝕刻停止層24可為由均質材料形成之單一層,或者包含複數個介電子層,例如介電子層24A、24B、與24C的複合層。依照本揭露之一些實施方式,蝕刻停止層24包含氮化鋁(AlN)層、氮化鋁層上方之碳氧化矽層、以及碳氧化矽層上方之氧化鋁(AlO x)層。
介電層26沉積在蝕刻停止層24上。依照本揭露之一些示範實施方式,介電層26由含矽介電材料,例如氧化矽所形成。介電層26可由低介電常數介電材料形成,因此以下稱為低介電常數介電層26。低介電常數介電層26可使用選自用於形成介電層16之候選材料之相同族群的材料,或者與介電層16之材料不同的材料形成。當選自相同組群之候選材料時,介電層16與24之材料可彼此相同或可不同。
第一硬罩幕28、第二硬罩幕30、與第三硬罩幕32依序沉積在介電層26上。相應製程繪示為如第20圖所示之製程流程200中的製程204。可使用電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、化學氣相沉積(CVD)等,來沉積硬罩幕28、30、與32。依照一些實施方式,硬罩幕28之厚度T1在約1nm與約100nm之間的範圍內,硬罩幕30之厚度T2在約10nm與約200nm之間的範圍內,硬罩幕32之厚度T3在約1nm與約100nm之間的範圍內。
依照一些實施方式,硬罩幕28之候選材料可包含氧化鋁(AlO x)、氧化矽(SiO x)、氮化矽(SiN)、碳氧化矽(SiOC)、氮氧化矽(SiON)、氧碳氮化矽(SiOCN)、氮化鈦(TiN)、氧化鈦(TiO x)等,或其組合。硬罩幕30由與硬罩幕28之材料不同的材料形成,因此在硬罩幕30之後續蝕刻中的蝕刻選擇比ER30/ER28可大於1,例如大於約5、10、或更高,其中蝕刻選擇比ER30/ER28為硬罩幕30之蝕刻速率ER30與硬罩幕28之蝕刻速率ER28的比值。可以理解的是,蝕刻選擇比ER30/ER28和硬罩幕28 與硬罩幕30之材料有關,亦與蝕刻製程所用之蝕刻化學品有關。硬罩幕28與硬罩幕30之材料之間的材料差異較大可能導致較大之蝕刻選擇比。依照一些實施方式,硬罩幕30由氧化鋁(AlO x)、氧化矽(SiO x)、氮化矽(SiN)、碳氧化矽(SiOC)、氮氧化矽(SiON)、氧碳氮化矽(SiOCN)、氮化鈦(TiN)、氧化鈦(TiO)、氮化硼(BN)、氮化鋁(AlN)等,或其組合形成。
硬罩幕32可由與硬罩幕30和28兩者之材料不同的材料形成。蝕刻選擇比值ER32/ER30(在硬罩幕32之蝕刻中)與ER32/ER28(在硬罩幕32之蝕刻中)均可大於1,其中ER32為硬罩幕32之蝕刻速率。蝕刻選擇比值亦可大於約5、10、或更高。依照一些實施方式,硬罩幕32由選自於氮化鋁(AlN)、氧化鋁(AlO x)、氧化矽(SiO x)、氮化矽(SiN)、碳氧化矽(SiOC)、氮氧化矽(SiON)、氧碳氮化矽(SiOCN)等,或其組合的材料形成。
進一步參考第1圖,形成蝕刻罩幕34,其可為三層。相應之製程繪示為如第20圖所示之製程流程200中的製程206。蝕刻罩幕34可包含底層(有時也稱為下層)34BL、底層34BL上方之中間層34ML、以及中間層34ML上方之頂層(有時也稱為上層)34TL。底層34BL、中間層34ML、與頂層34TL亦可分別稱為底部抗反射塗層(BARC)、中間罩幕層、與頂部光阻層。依照一些實施方式,底層34BL由含碳材料(透過化學氣相沉積)形成,頂層34TL由光阻(透過旋塗)形成,其可包含有機或無機材料。形成頂層34TL,底層34BL已結晶或交聯。中間層34ML可由混合無機含矽材料形成,此混合無機含矽材料可為氮化物(例如氮化矽)、氧氮化物(例如氧氮化矽)、氧化物(例如氧化矽)等。中間層34ML亦可為透過化學氣相沉積所沉積之無機薄膜(例如矽)。中間層34ML相對於頂層34TL與底層34BL具有較高之蝕刻選擇比,因此可利用頂層34TL來作為圖案化中間層34ML的蝕刻罩幕,而可利用中間層34ML來作為圖案化底層 34BL的蝕刻罩幕。依照一些實施方式,當底層34BL至頂層34TL之蝕刻選擇比足以進行圖案化時,可省略中間層34ML。圖案化頂層34TL,以形成開口36,開口36用以定義硬罩幕32中之介層窗開口。
硬罩幕28、30、與32可形成為橫跨整個晶圓10之完全平坦層,因此可減小後續微影製程的聚焦窗。依照一些實施方式,開口36之側向的尺寸(寬度)W1可在約15nm與約40nm之間的範圍內。依照一些實施方式,從頂部看,開口36為圓形的。依照替代實施方式,開口36可具有其他上視的形狀,例如矩形、帶圓角之矩形、橢圓形等。
在後續製程中,將蝕刻罩幕34之圖案轉移到下方之硬罩幕32中。相應之製程繪示為如第20圖所示之製程流程200中的製程208。首先,使用圖案化之頂層34TL作為蝕刻罩幕,來蝕刻中間層34ML,使得開口36延伸到中間層34ML中。蝕刻穿透中間層34ML後,進一步圖案化底層34BL,在這期間利用中間層34ML作為蝕刻罩幕。在底層34BL之圖案化期間,消耗了頂層34TL。在底層 34BL之圖案化期間,中間層34ML可能會被局部或全部消耗掉。在底層34BL之圖案化中,開口36向下延伸,暴露出下方之硬罩幕32。
接下來,透過蝕刻且利用底層34BL(與中間層34ML,若中間層34ML還沒有完全消耗)作為蝕刻罩幕,來圖案化硬罩幕32。硬罩幕32的圖案化停在硬罩幕30上,硬罩幕30充當蝕刻停止層。開口36因而延伸到硬罩幕32中。在硬罩幕32中之開口36的部分於下文中亦稱為第一(介層窗)開口。在硬罩幕32的圖案化後,移除底層34BL之剩餘部分。所產生之結構顯示於第2A圖與第2B圖中。第2B圖係繪示第2A圖所示之結構的上視圖,其中第2A圖所示之剖面圖取自第2B圖中的參考剖面2A-2A。
請參照第3圖,沉積第四硬罩幕40。相應之製程繪示為如第20圖所示之製程流程200中的製程210。硬罩幕40由不同於硬罩幕32之材料的材料形成,使得蝕刻選擇比ER40/ER32大於1.0,且在後續形成溝渠之蝕刻製程中可大於約5、10、或更高。此外,硬罩幕40可由與硬罩幕28之材料相同或不同的材料形成,或包含與硬罩幕28之材料相同或不同的材料。依照一些實施方式,硬罩幕40由氮化鋁(AlN)、氧化鋁(AlO x)、氧化矽(SiO x)、氮化矽(SiN)、碳氧化矽(SiOC)、氮氧化矽(SiON)、氧碳氮化矽(SiOCN)、氮化鈦(TiN)、氧化鈦(TiO)等或其組合形成,或包含氮化鋁(AlN)、氧化鋁(AlO x)、氧化矽(SiO x)、氮化矽(SiN)、碳氧化矽(SiOC)、氮氧化矽(SiON)、氧碳氮化矽(SiOCN)、氮化鈦(TiN)、氧化鈦(TiO)等,或其組合。
請參照第4A圖,形成蝕刻罩幕42,其可為三層。相應之製程繪示為如第20圖所示之製程流程200中的製程212。蝕刻罩幕42可包含底層42BL、底層42BL上方之中間層42ML、以及中間層42ML上方之頂層42TL。底層42BL、中間層42ML、與頂層42TL之材料可分別選自用於形成底層34BL、中間層34ML、與頂層34TL的相同候選材料群組。圖案化頂層42TL,以形成溝渠44(包含部分44A與44B),溝渠44用於定義硬罩幕40中之溝渠。依照一些實施方式,溝渠44之側向的尺寸(寬度)W2小於硬罩幕32中之介層窗開口36的尺寸(寬度)W1。舉例而言,比率W2/W1可在約0.7與約0.9之間的範圍內。寬度W2可小於約36nm,或可在約13nm與約30nm之間的範圍內。
第4B圖係繪示第4A圖所示之結構的上視圖,其中第4A圖所示之剖面圖取自第4B圖中之參考剖面4A-4A。在上視圖中,介層窗開口36可側向延伸超出在方向+X與方向-X上之一或兩者的邊界。每個介層窗開口36之一部分直接位於對應之溝渠44下方,且介層窗開口36亦包含側向延伸超出溝渠44之相對直邊的一些部分。如第4A圖與第4B圖所示,溝渠44包含溝渠部分44B與44A。溝渠部分44B直接位於介層窗開口36上方。溝渠部分44A與硬罩幕32重疊,且從介層窗開口36垂直偏移。
在後續製程中,將蝕刻罩幕42之圖案轉移到下方之硬罩幕40中。相應之製程繪示為如第20圖所示之製程流程200中的製程214。圖案化包含將頂層42TL中之圖案轉移到中間層42ML與底層42BL,中間層42ML與底層42BL接著作為蝕刻罩幕來蝕刻硬罩幕40,而向下延伸溝渠44。
請參照第5A圖,溝渠部分44A的向下延伸停止在硬罩幕32上。另一方面,溝渠部分44B的向下延伸並未停止,因為在正下方沒有硬罩幕32。因此,溝渠部分44B穿透硬罩幕40到達硬罩幕30,接著蝕刻硬罩幕30,使得溝渠44連接介層窗開口36,以在硬罩幕30中形成新的變窄的介層窗開口36’。介層窗開口36’亦稱為第二介層窗開口36’。硬罩幕30的蝕刻停在硬罩幕28上。可利用選擇攻擊硬罩幕40與30兩者,但不攻擊硬罩幕32與28的適當蝕刻氣體,來實現如第5A圖所示之蝕刻製程。
第5B圖係繪示第5A圖所示之結構的上視圖,其中第5A圖所示之剖面圖取自第5B圖中之參考剖面5A-5A。請參考第5A圖與第5B圖,由於硬罩幕32作為蝕刻硬罩幕40與30的蝕刻罩幕,因此在硬罩幕32中形成介層窗36的地方形成介層窗開口36’,而在硬罩幕32存在的地方不形成介層窗開口36’。因此,在形成介層窗開口36中,蝕刻罩幕40與硬罩幕32組合用來作為定義介層窗開口36’之位置與尺寸的蝕刻罩幕。介層窗開口36’因此與溝渠44自我對準,因為介層窗開口36’直接位於溝渠44下方,且不在沒有溝渠44形成的地方形成。因此,介層窗開口36’之寬度W2小於開口36之寬度W1,且等於(在製程變化內)溝渠44之寬度W2。如第5B圖所示,介層窗開口36’之左邊與右邊(平行於Y方向)由溝渠44的邊界定,因此可為直的,而其他二邊不受溝渠44限制,可為彎曲的。在硬罩幕40之圖案化後,移除底層42BL之剩餘部分。
接下來,如第6圖所示,進行蝕刻製程,以蝕刻硬罩幕32,使得溝渠部分44A穿過硬罩幕32,並停在硬罩幕30上。相應之製程亦繪示為如第20圖所示之製程流程200中的製程214。
第7A圖繪示出介層窗開口36’向下延伸到硬罩幕28與介電層26中,以及溝渠部分44A向下延伸到硬罩幕30中。依照一些實施方式,透過兩步驟之蝕刻製程進行介層窗開口36’與溝渠部分44A的向下延伸,其中在兩步驟中使用不同的蝕刻氣體。在第一步驟中,介層窗開口36’向下延伸,包含蝕刻穿過硬罩幕28,接著蝕刻介電層26,使得介層窗開口36’停在介電層26之上表面與底面之間的中間高度。相應之製程繪示為如第20圖所示之製程流程200中的製程216。可使用相同之蝕刻氣體或不同之蝕刻氣體來實現硬罩幕28與介電層26的蝕刻。在第一蝕刻步驟中,由於硬罩幕30未被蝕刻,因此溝渠部分44A維持停在硬罩幕30上。在第二蝕刻步驟中,選擇另一種蝕刻氣體,以蝕刻穿過硬罩幕30,而不蝕刻硬罩幕28與介電層26。相應之製程繪示為如第20圖所示之製程流程200中的製程218。因此,第二蝕刻步驟導致溝渠部分44A停在硬罩幕28上。另一方面,在第二蝕刻製程中,介層窗開口36’之深度保持不變。第7B圖係繪示第7A圖所示之結構的上視圖,其中第7A圖所示之剖面圖取自第7B圖中之參考剖面7A-7A。應當理解的是,形成第7A圖與第7B圖中之結構的討論製程是例子,且還有用於形成第7A圖與第7B圖中所示之結構的其他製程,這些製程亦在本揭露之範圍內。
依照本揭露之替代實施方式,代替使用兩步驟蝕刻製程向下延伸介層窗開口36’與溝渠部分44A,可使用單一步驟蝕刻製程。依照這些實施方式,與硬罩幕30之厚度T2相比,硬罩幕28之厚度T1相對較小,例如比率T1/T2小於約1。而且,蝕刻選擇比ER30/ER28相對較小,例如蝕刻選擇比ER30/ER28小於約5,或者可在約0.3與約3之間的範圍內。最終結果是硬罩幕30與28均同時被蝕刻,且由於硬罩幕28薄,而先蝕刻穿過溝渠部分44B正下方之硬罩幕28的部分。接著,蝕刻介電層26。當介層窗開口36’在介電層26中達到所需深度時,仍有一部分之硬罩幕30與28直接位於溝渠部分44A下方,以保護下方之介電層26。
接下來,請參照第8圖,透過蝕刻將溝渠部分44A與44B之圖案轉移到硬罩幕28中。使用硬罩幕32與40的組合作為蝕刻罩幕進行蝕刻。相應之製程亦繪示為如第20圖所示之製程流程200中的製程220。
第9A圖與第9B圖分別繪示了在介電層26中之溝渠部分44A與44B的轉移中的剖面圖與上視圖。透過使用硬罩幕28(與硬罩幕30,若它仍然存在,如第8圖所示)作為蝕刻罩幕蝕刻介電層26,來進行溝渠44的轉移。溝渠44之底部位於介電層26之上表面與底面之間的中間高度。依照一些實施方式,使用選自於六氟丁二烯(C 4F 6)、八氟環丁烷(C 4F 8)、八氟環戊烯(C 5F 8)、四氟化碳(CF 4)、三氟甲烷(CHF 3)、二氟甲烷(CH 2F 2)、三氟化氮(NF 3)、氮氣(N 2)、氧氣(O 2)、氬氣(Ar)、氦氣(He)、及其組合的蝕刻氣體,來進行介電層26的蝕刻。同時形成溝渠44,將介層窗開口36’延伸至介電層26底部,以及暴露出蝕刻停止層24。相應之製程繪示為如第20圖所示之製程流程200中的製程222。
接下來,在蝕刻製程中移除蝕刻停止層24,此蝕刻製程可包含乾式蝕刻製程及/或濕式蝕刻製程。導電特徵22因此暴露於介層窗開口36’。
第9B圖係繪示第9A圖所示之結構的上視圖。第9A圖所示之剖面圖取自第9B圖中之參考剖面9A-9A。應當理解的是,溝渠44包含從介層窗開口36’垂直偏移的部分44A,以及直接在介層窗開口36’上方的部分44B。而且,溝渠部分44A與44B之寬度W3等於(在製程變化範圍內)介層窗開口36’之寬度W4。
第10A圖與第10B圖繪示出填充介層窗開口36’與溝槽44以形成介層窗50與金屬線52之導電材料的形成。相應之製程繪示為如第20圖所示之製程流程200中的製程224。第10B圖係繪示第10A圖所示之結構的上視圖。第10A圖所示之剖面圖取自第10B圖中之參考剖面10A-10A。依照一些實施方式,沉積金屬材料,例如鈷、鎢、釕等,或其組合。可使用無阻障製程進行沉積,其中不形成阻障,且金屬材料與導電特徵22及介電層26接觸。依照替代實施方式,導電材料可至少包含擴散阻障46A與擴散阻障層上之金屬材料46B。擴散阻障46A可由鈦、氮化鈦、鉭、氮化鉭等形成。金屬材料46B可由銅形成或包含銅,而亦可使用其他材料,例如鎢、鈷、釕等。
在後續製程中,進行平坦化製程,例如化學機械研磨製程或機械研磨製程,以移除介電層26上之多餘導電材料。可進行平坦化製程,直至暴露出介電層26。因而形成介層窗50與金屬線52。
如第10A圖與第10B圖所示,介層窗50自我對準於金屬線52,介層窗50之寬度W4與邊緣(平行於Y方向)為金屬線52之邊緣(平行於Y方向)所限制。依照一些實施方式,金屬線52包含直邊52E1,且介層窗50之直邊50E1與直邊52E1垂直對齊。介層窗50更包含被金屬線52重疊之彎曲邊50E2(第10B圖)。依照一些實施方式,彎曲邊50E2是圓形的,且可與圓54相符,圓54顯示為虛線。
第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、與第13B圖,第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、與第16B圖,以及第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、與第19B圖係繪示依照本揭露之替代實施方式之在自我對準之互連結構之製作中的中間階段的剖面圖與上視圖。除非另有說明,這些實施方式中之構件的材料與形成製程與前述附圖所示之前述實施方式中相同的參考數字表示之相同構件實質相同。因此,可在前述實施方式的討論中找到關於這些實施方式中所示之構件的形成製程與材料的細節。
第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、與第13B圖係繪示一些中間階段。這些實施方式類似於前述實施方式,除了溝渠圖案在一方向上垂直偏移於相應之下方介層窗開口。這些實施方式之初始步驟與第1圖、第2A圖、第2B圖、及第3圖所示的實質相同。接下來,如第11A圖與第11B圖(其分別繪示剖面圖與上視圖)所示,形成蝕刻罩幕42。溝渠44形成於頂層42TL中。第11A圖係繪示第11B圖之剖面11A-11A。依照一些實施方式,溝渠44之寬度W2仍然小於硬罩幕32中之開口36的寬度W1。此外,由於覆蓋偏移,溝渠44從相應之下方開口36垂直偏移。因此,代替使開口36側向延伸超過相應之上方溝渠44的相對邊,開口36在方向-X上側向延伸超過相應之上方溝渠44的邊,且在方向+X從相應之上方溝渠44的邊凹入。
在後續製程中,進行第5A圖、第5B圖、第6圖、第7A圖、與第7B 圖中所示之製程。所產生之結構顯示於第12A圖與第12B圖,其分別繪示剖面圖與上視圖。第12A圖繪示第12B圖中之剖面12A-12A。形成介層窗開口36’,且透過蝕刻將溝渠44延伸到硬罩幕30中。第12A圖與第12B圖對應於第7A圖與第7B圖,除了在圖示之剖面中,第12A圖與第12B圖中之溝渠44 相對於下方之介層窗開口36’向方向+X偏移。溝渠部分44A可在第12B圖中找到,並未顯示於第12A圖中。
後續之製程與參照第8圖、第9A圖、第9B圖、第10A圖、與第10B圖所已示及討論之製程實質相同。所產生之介層窗50與金屬線52顯示於第13A圖與第13B圖中,第13A圖繪示出第13B圖中之剖面13A-13A。如第13B圖所示,介層窗50之左邊50E1為直邊,與對應之金屬線52的左直邊52E1垂直對齊。介層窗50之右邊50E1’已從金屬線52之對應之右邊凹入,且不受對應之溝渠的限制。因此,介層窗50之右邊50E1’(在X方向上,第13B圖)與在方向+Y與-Y上之邊50E2可為彎曲的與圓形的。依照一些實施方式,在方向+Y與-Y上之右邊與邊可為與圓54相符之同一彎曲邊的一部分。介層窗開口36’之寬度W2’小於溝渠44之寬度W2。
如第13A圖與第13B圖所示,當發生重疊偏移,且溝渠圖案從對應之介層窗開口圖案偏移時,金屬線與相鄰之介層窗之間的間距S1保持不增加,這與傳統製程所發生的不同。這消除了因間距減小而導致之相鄰金屬線/介層窗之間漏電增加的可能問題。
第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、與第16B圖係繪示依照替代實施方式之一些中間階段。這些實施方式類似於前面之實施方式,除了介層窗開口之間距太小。這些實施方式之初始步驟與第1圖、第2A圖、第2B圖、及第3圖所示的實質相同。接下來,如第14A圖與第14B圖所示,其分別繪示剖面圖與上視圖,形成蝕刻罩幕42,溝渠44形成在頂層42TL中。第14A圖繪示第14B圖中之剖面14A-14A。依照一些實施方式,溝渠44仍具有小於硬罩幕32中之開口36之寬度W1的寬度W2。然而,相鄰之開口36之間的間距S2太小。舉例而言,比率間距S2/寬度W2可能小於約 1。比率間距S2/寬度W1可小於約0.7,其中寬度W1為介層窗開口36之寬度。間距S2亦可小於約25nm。
在後續製程中,進行第5A圖、第5B圖、第6圖、第7A圖、與第7B 圖中所示之製程。所產生之結構顯示於第15A圖與第15B圖,其分別繪示剖面圖與上視圖。第15A圖繪示第15B圖中之剖面15A-15A。形成介層窗開口36’,且透過蝕刻將溝渠44延伸到硬罩幕30中。第15A圖與第15B圖對應於第7A圖與第7B圖。
後續之製程與參照第8圖、第9A圖、第9B圖、第10A圖、與第10B圖所已示及討論之製程實質相同。所產生之介層窗50與金屬線52顯示於第16A圖與第16B圖中,第16A圖繪示出第16B圖中之剖面16A-16A。如第16B圖所示,介層窗50之左邊50E1與右邊50E1均為直邊,其與金屬線52之直邊52E1垂直對齊。在方向+Y與-Y上之邊50E2可為彎曲的與圓形的,且為金屬線52所疊置。依照一些實施方式,介層窗50之彎曲邊50E2可與具有間距S2之圓54相符。
如第16A圖與第16B圖所示,介層窗開口之間的間距S2太小。若採用傳統之形成製程,間距S2將為金屬線52與其對應之相鄰介層窗50之間的間距。小的間距S2可能導致金屬線到相鄰之介層窗的漏電增加或橋接。藉由採用本揭露之實施方式,金屬線與相鄰之介層窗之間的間距S2’由相鄰之金屬線52之間的間距S1定義,且間距S2’不會因介層窗圖案的擴大而增加。這消除了增加漏電與橋接的可能問題。
第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、與第19B圖係繪示依照替代實施方式之一些中間階段。這些實施方式類似於前面之實施方式,除了硬罩幕32中相鄰之介層窗開口太大以至於它們相互連接。這些實施方式之初始步驟與第1圖、第2A圖、第2B圖、及第3圖所示的實質相同。所產生之結構顯示於第17A圖與第17B圖,其分別繪示剖面圖與上視圖,第17B圖顯示出包含兩個連接之開口36的大開口。第17A圖繪示第17B圖中之剖面17A-17A。相鄰之開口36的接合可能是由光學效應所造成,其中在X方向與Y方向都具有小尺寸的小介層窗開口可能被擴大到大於相應之微影光罩中之圖案。接下來,形成蝕刻罩幕42,溝渠44形成在頂層42TL中。
在後續之製程中,進行第5A圖、第5B圖、第6圖、第7A圖、與第7B圖所示之製程。所產生之結構顯示於第18A圖與第18B圖中,其分別繪示剖面圖與上視圖。第18A圖繪示第18B圖中之剖面18A-18A。形成介層窗開口36’,且透過蝕刻將溝渠44延伸到硬罩幕30中。第18A圖與第18B圖對應於第7A圖與第7B圖。
後續之製程與參照第8圖、第9A圖、第9B圖、第10A圖、與第10B圖所已示及討論之製程實質相同。所產生之介層窗50與金屬線52顯示於第19A圖與第19B圖中,第19A圖繪示出第19B圖中之剖面19A-19A。介層窗50之左邊50E1與右邊50E1均為直邊,其與相應之上方的金屬線52的直邊52E1垂直對齊。介層窗50之邊50E2可為彎曲的與圓形的,且被上方之金屬線52疊置。依照一些實施方式,彎曲邊50E2可與圓54相符,這些圓54至少彼此接觸,或者可彼此局部重疊。藉由採用本揭露之實施方式,金屬線到相鄰之介層窗的間距S2’等於相鄰之金屬線之間的間距S1。消除了傳統形成製程中出現之金屬線與相鄰之介層窗的橋接問題。
本揭露之實施方式具有一些有利特徵。透過採用介層窗優先的方法,將第一硬罩幕中之介層窗開口圖案與第二硬罩幕中之溝渠圖案組合以界定導電介層窗之邊緣,導電介層窗之邊緣為對應之上方之金屬線的邊緣限制。因此,無論介層窗開口圖案比對應之溝渠圖案寬多少,金屬線與其相鄰之介層窗之間的間距都不會增加。因此消除了相鄰金屬線與介層窗之間的漏電與潛在橋接。
依照本揭露之一些實施方式,一種方法包含形成介電層於基材上方;形成第一硬罩幕於介電層上方;形成第二硬罩幕於第一硬罩幕上方;蝕刻第二硬罩幕,以在第二硬罩幕中形成第一開口,其中第一開口具有第一寬度;形成第三硬罩幕於第二硬罩幕上方,且填充第一開口;蝕刻第三硬罩幕與第一硬罩幕,以形成溝渠於第三硬罩幕中以及第二開口於第一硬罩幕中,其中溝渠包含一部分直接位於第一開口上方,其中第一開口直接位於第二開口上方,其中溝渠具有第二寬度小於第一開口之第一寬度,且第二開口具有第三寬度小於或等於溝渠之第二寬度;對介電層進行第一蝕刻製程,以將溝渠與第二開口延伸至介電層中;以及形成金屬線與介層窗分別位於溝渠與第二開口中。在一實施方式中,第一開口沿垂直於溝渠之長度方向之第一方向側向延伸超過第二開口。在一實施方式中,第一開口沿垂直於溝渠之長度方向之第二方向側向延伸超過第二開口,其中第一方向與第二方向彼此相對。在一實施方式中,第一開口在垂直於溝渠之長度方向之第二方向上從溝渠之對應邊凹入,其中第一方向與第二方向彼此相對。在一實施方式中,此方法更包含形成第四硬罩幕於介電層上方,其中第一硬罩幕形成於第四硬罩幕上方,其中在蝕刻第三硬罩幕與第一硬罩幕以形成溝渠中,利用第四硬罩幕作為蝕刻停止層。在一實施方式中,此方法更包含對介電層進行第二蝕刻製程,以將第二開口延伸至介電層之頂部中,並形成介層窗開口,其中在蝕刻介電層中,利用第四硬罩幕作為蝕刻罩幕。在一實施方式中,此方法更包含蝕刻第四硬罩幕,以將溝渠延伸穿過第四硬罩幕,其中在介電層上之第一蝕刻製程於在介電層上之第二蝕刻製程與蝕刻第四硬罩幕後進行。在一實施方式中,在蝕刻第四硬罩幕期間,介電層並未被蝕刻。在一實施方式中,金屬線包含沿金屬線之長度方向延伸之第一邊與第二邊,其中第一邊與第二邊彼此相對,其中介層窗包含第三邊與第四邊,第三邊與第四邊彼此平行且分別垂直對齊第一邊與第二邊。在一實施方式中,金屬線包含沿金屬線之長度方向延伸之第一邊與第二邊,其中第一邊與第二邊彼此相對,其中介層窗包含第三邊位於金屬線之第一邊下方且垂直對齊於第一邊;以及第四邊垂直對齊於第一邊與第二邊之間之一位置。
依照本揭露之一些實施方式,一種結構包含介電層;金屬線位於介電層中,其中金屬線包含第一直邊與第二直邊沿金屬線之長度方向延伸,其中第一直邊與第二直邊彼此平行;以及介層窗位於金屬線下方且與金屬線連接,其中介層窗包含第三直邊位於第一直邊下方且垂直對齊第一直邊;以及第一彎曲邊與第二彎曲邊連接第三直邊之相對端。在一實施方式中,金屬線沿長度方向側向延伸超出第一彎曲邊與第二彎曲邊。在一實施方式中,介層窗更包含第四直邊位於第二直邊下方且垂直對齊第二直邊,其中第一彎曲邊與第二彎曲邊更連接於第四直邊之相對二端。在一實施方式中,介層窗包含彎曲邊,第一彎曲邊與第二彎曲邊為此彎曲邊之數個部分,第三直邊之相對端連接此彎曲邊。在一實施方式中,彎曲邊之整體為連續彎曲的。在一實施方式中,第一彎曲邊與一圓相符。
依照本揭露之一些實施方式,一種結構包含第一金屬線與第二金屬線彼此相鄰且平行;第一介層窗位於第一金屬線下方,其中第一介層窗之整體位於在第一金屬線之正下方之第一區域中,且第一介層窗包含第一彎曲邊位於第一金屬線之正下方;以及第一直邊垂直對齊於第一金屬線之一邊,其中第一直邊連接第一彎曲邊;以及第二介層窗位於第二金屬線之下方,其中第二介層窗之整體位於在第二金屬線之正下方之第二區域中,且第二介層窗包含第二彎曲邊位於第二金屬線之正下方;以及第二直邊垂直對齊於第二金屬線之一附加邊,其中第二直邊連接第二彎曲邊。在一實施方式中,第一彎曲邊與第一圓相符,且第二彎曲邊與第二圓相符。在一實施方式中,第一圓至少接觸或局部重疊第二圓。在一實施方式中,第一介層窗更包含第三彎曲邊,其中第一彎曲邊與第三彎曲邊連接第一直邊之相對端,其中第三彎曲邊被第一金屬線所重疊,且第一金屬線側向延伸超過第一彎曲邊與第三彎曲邊。
上述已概述數個實施方式的特徵,因此熟習此技藝者可更了解本揭露之態樣。熟習此技藝者應了解到,其可輕易地利用本揭露做為基礎,來設計或潤飾其他製程與結構,以實現與在此所介紹之實施方式相同之目的及/或達到相同的優點。熟習此技藝者也應了解到,這類對等架構並未脫離本揭露之精神和範圍,且熟習此技藝者可在不脫離本揭露之精神和範圍下,在此進行各種之更動、取代、與修改。
10:封裝組件、晶圓 12:半導體基材 14:積體電路元件、元件 15:結構 16:介電層、金屬間介電層 22:導電特徵、導線 24:介電層、蝕刻停止層 24A:介電子層 24B:介電子層 24C:介電子層 26:介電層、低介電常數介電層 28:第一硬罩幕、硬罩幕 30:第二硬罩幕、硬罩幕 32:第三硬罩幕、硬罩幕 34:蝕刻罩幕 34BL:底層 34ML:中間層 34TL:頂層 36:開口、介層窗開口 36’:介層窗開口、第二介層窗開口 40:第四硬罩幕、硬罩幕、蝕刻罩幕 42:蝕刻罩幕 42BL:底層 42ML:中間層 42TL:頂層 44:溝渠 44A:部分、溝渠部分 44B:部分、溝渠部分 46A:擴散阻障 46B:金屬材料 50:介層窗 50E1:直邊、左邊、右邊 50E1’:右邊 50E2:彎曲邊、邊 52:金屬線 52E1:直邊、左直邊 54:圓 200:製程流程 202:製程 204:製程 206:製程 208:製程 210:製程 212:製程 214:製程 216:製程 218:製程 220:製程 222:製程 224:製程 S1:間距 S2:間距 S2’:間距 T1:厚度 T2:厚度 T3:厚度 W1:尺寸、寬度 W2:尺寸、寬度 W2’:寬度 W3:寬度 W4:寬度 +X:方向 -X:方向 +Y:方向 -Y:方向 2A-2A:參考剖面 4A-4A:參考剖面 5A-5A:參考剖面 7A-7A:參考剖面 9A-9A:參考剖面 10A-10A:參考剖面 11A-11A:剖面 12A-12A:剖面 13A-13A:剖面 14A-14A:剖面 15A-15A:剖面 16A-16A:剖面 17A-17A:剖面 18A-18A:剖面 19A-19A:剖面
從以下結合所附圖式所做的詳細描述,可對本揭露之態樣有更佳的了解。應注意的是,根據業界的標準實務,各特徵並未依比例繪示。事實上,為了使討論更為清楚,各特徵的尺寸都可任意地增加或縮減。 [第1圖]、[第2A圖]、[第2B圖]、[第3圖]、[第4A圖]、[第4B圖]、[第5A圖]、[第5B圖]、[第6圖]、[第7A圖]、[第7B圖]、[第8圖]、[第9A圖]、[第9B圖]、[第10A圖]、與[第10B圖]係繪示依照一些實施方式之在互連結構之製作中的中間階段的剖面圖與上視圖。 [第11A圖]、[第11B圖]、[第12A圖]、[第12B圖]、[第13A圖]、與[第13B圖]係繪示依照一些實施方式之在互連結構之製作中的中間階段的剖面圖與上視圖。 [第14A圖]、[第14B圖]、[第15A圖]、[第15B圖]、[第16A圖]、與[第16B圖]係繪示依照一些實施方式之在互連結構之製作中的中間階段的剖面圖與上視圖。 [第17A圖]、[第17B圖]、[第18A圖]、[第18B圖]、[第19A圖]、與[第19B圖]係繪示依照一些實施方式之在互連結構之製作中的中間階段的剖面圖與上視圖。 [第20圖]係繪示依照一些實施方式之形成互連結構的製程流程。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
50:介層窗
50E1:直邊、左邊、右邊
50E2:彎曲邊、邊
52:金屬線
54:圓
+X:方向
-X:方向
+Y:方向
-Y:方向
10A-10A:參考剖面

Claims (20)

  1. 一種方法,包含: 形成一介電層於一基材上方; 形成一第一硬罩幕於該介電層上方; 形成一第二硬罩幕於該第一硬罩幕上方; 蝕刻該第二硬罩幕,以在該第二硬罩幕中形成一第一開口,其中該第一開口具有一第一寬度; 形成一第三硬罩幕於該第二硬罩幕上方,且填充該第一開口; 蝕刻該第三硬罩幕與該第一硬罩幕,以形成一溝渠於該第三硬罩幕中以及一第二開口於該第一硬罩幕中,其中該溝渠包含一部分直接位於該第一開口上方,其中該第一開口直接位於該第二開口上方,其中該溝渠具有一第二寬度小於該第一開口之該第一寬度,且該第二開口具有一第三寬度小於或等於該溝渠之該第二寬度; 對該介電層進行一第一蝕刻製程,以將該溝渠與該第二開口延伸至該介電層中;以及 形成一金屬線與一介層窗分別位於該溝渠與該第二開口中。
  2. 如請求項1所述之方法,其中該第一開口沿垂直於該溝渠之一長度方向之一第一方向側向延伸超過該第二開口。
  3. 如請求項2所述之方法,其中該第一開口沿垂直於該溝渠之該長度方向之一第二方向側向延伸超過該第二開口,其中該第一方向與該第二方向彼此相對。
  4. 如請求項2所述之方法,其中該第一開口在垂直於該溝渠之該長度方向之一第二方向上從該溝渠之一對應邊凹入,其中該第一方向與該第二方向彼此相對。
  5. 如請求項1所述之方法,更包含形成一第四硬罩幕於該介電層上方,其中該第一硬罩幕形成於該第四硬罩幕上方,其中在蝕刻該第三硬罩幕與該第一硬罩幕以形成該溝渠中,利用該第四硬罩幕作為一蝕刻停止層。
  6. 如請求項5所述之方法,更包含,對該介電層進行一第二蝕刻製程,以將該第二開口延伸至該介電層之一頂部中,並形成一介層窗開口,其中在蝕刻該介電層中,利用該第四硬罩幕作為一蝕刻罩幕。
  7. 如請求項6所述之方法,更包含: 蝕刻該第四硬罩幕,以將該溝渠延伸穿過該第四硬罩幕,其中在該介電層上之該第一蝕刻製程於在該介電層上之該第二蝕刻製程與蝕刻該第四硬罩幕後進行。
  8. 如請求項7所述之方法,其中在蝕刻該第四硬罩幕期間,該介電層並未被蝕刻。
  9. 如請求項1所述之方法,其中該金屬線包含沿該金屬線之一長度方向延伸之一第一邊與一第二邊,其中該第一邊與該第二邊彼此相對,其中該介層窗包含一第三邊與一第四邊,該第三邊與該第四邊彼此平行且分別垂直對齊該第一邊與該第二邊。
  10. 如請求項1所述之方法,其中該金屬線包含沿該金屬線之一長度方向延伸之一第一邊與一第二邊,其中該第一邊與該第二邊彼此相對,其中該介層窗包含: 一第三邊,位於該金屬線之該第一邊下方且垂直對齊於該第一邊;以及 一第四邊,垂直對齊於該第一邊與該第二邊之間之一位置。
  11. 一種結構,包含: 一介電層; 一金屬線,位於該介電層中,其中該金屬線包含一第一直邊與一第二直邊沿該金屬線之一長度方向延伸,其中該第一直邊與該第二直邊彼此平行;以及 一介層窗,位於該金屬線下方且與該金屬線連接,其中該介層窗包含: 一第三直邊,位於該第一直邊下方且垂直對齊該第一直邊;以及 一第一彎曲邊與一第二彎曲邊,連接該第三直邊之相對端。
  12. 如請求項11所述之結構,其中該金屬線沿該長度方向側向延伸超出該第一彎曲邊與該第二彎曲邊。
  13. 如請求項11所述之結構,其中該介層窗更包含一第四直邊位於該第二直邊下方且垂直對齊該第二直邊,其中該第一彎曲邊與該第二彎曲邊更連接於該第四直邊之相對二端。
  14. 如請求項11所述之結構,其中該介層窗包含一彎曲邊,該第一彎曲邊與該第二彎曲邊為該彎曲邊之複數個部分,該第三直邊之該些相對端連接該彎曲邊。
  15. 如請求項14所述之結構,其中該彎曲邊之一整體為連續彎曲的。
  16. 如請求項11所述之結構,其中該第一彎曲邊與一圓相符。
  17. 一種結構,包含: 一第一金屬線與一第二金屬線,彼此相鄰且平行; 一第一介層窗,位於該第一金屬線下方,其中該第一介層窗之一整體位於在該第一金屬線之正下方之一第一區域中,且該第一介層窗包含: 一第一彎曲邊,位於該第一金屬線之正下方;以及 一第一直邊,垂直對齊於該第一金屬線之一邊,其中該第一直邊連接該第一彎曲邊;以及 一第二介層窗,位於該第二金屬線之下方,其中該第二介層窗之一整體位於在該第二金屬線之正下方之一第二區域中,且該第二介層窗包含: 一第二彎曲邊,位於該第二金屬線之正下方;以及 一第二直邊,垂直對齊於該第二金屬線之一附加邊,其中該第二直邊連接該第二彎曲邊。
  18. 如請求項17所述之結構,其中該第一彎曲邊與一第一圓相符,且該第二彎曲邊與一第二圓相符。
  19. 如請求項18所述之結構,其中該第一圓至少接觸或局部重疊該第二圓。
  20. 如請求項17所述之結構,其中該第一介層窗更包含: 一第三彎曲邊,其中該第一彎曲邊與該第三彎曲邊連接該第一直邊之相對端,其中該第三彎曲邊被該第一金屬線所重疊,且該第一金屬線側向延伸超過該第一彎曲邊與該第三彎曲邊。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163316A (ja) 1996-12-04 1998-06-19 Sony Corp 半導体装置における埋め込み配線の形成方法
US6287960B1 (en) * 2000-05-08 2001-09-11 Motorola, Inc. Self aligned dual inlaid patterning and etching
US6911389B2 (en) * 2002-09-18 2005-06-28 Texas Instruments Incorporated Self aligned vias in dual damascene interconnect, buried mask approach
JP3757213B2 (ja) 2003-03-18 2006-03-22 富士通株式会社 半導体装置の製造方法
US9496217B2 (en) * 2009-06-04 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of forming a via
DE102010002454A1 (de) 2010-02-26 2011-09-01 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Metallisierungssystem eines Halbleiterbauelements mit verrundeten Verbindungen, die durch Hartmaskenverrundung hergestellt sind
US9685404B2 (en) 2012-01-11 2017-06-20 International Business Machines Corporation Back-end electrically programmable fuse
US9406589B2 (en) 2014-03-14 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Via corner engineering in trench-first dual damascene process
US9412648B1 (en) * 2016-01-11 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Via patterning using multiple photo multiple etch
US9679804B1 (en) * 2016-07-29 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-patterning to form vias with straight profiles

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