JP2005026628A - 半導体素子実装方法 - Google Patents
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Abstract
【課題】 従来の半導体素子実装方法では、治具を用いて半導体素子と基板とのはんだ接合を行っていたため、コスト高となってしまう。また、基板に対する半導体素子の実装位置を高精度に制御することができなかった。
【解決手段】 半導体素子２を、はんだ接合により基板に実装する半導体素子実装方法であって、固定テープ５が貼着された基板１上に半導体素子２をセットして、固定テープ５により半導体素子２の実装位置を仮固定する工程と、セットした半導体素子２を基板１に対して熱圧着することで、固定テープ５をはんだ箔厚まで押しつぶすとともに熱硬化させる工程と、リフローにて半導体素子２と基板１とをはんだ接合する工程とを備える半導体素子実装方法。
【選択図】 図１
【解決手段】 半導体素子２を、はんだ接合により基板に実装する半導体素子実装方法であって、固定テープ５が貼着された基板１上に半導体素子２をセットして、固定テープ５により半導体素子２の実装位置を仮固定する工程と、セットした半導体素子２を基板１に対して熱圧着することで、固定テープ５をはんだ箔厚まで押しつぶすとともに熱硬化させる工程と、リフローにて半導体素子２と基板１とをはんだ接合する工程とを備える半導体素子実装方法。
【選択図】 図１
Description
本発明は、半導体素子を、はんだ接合により基板に実装する半導体素子実装方法に関する。
従来、パワー素子等の半導体素子を、はんだ接合により基板に実装する場合には、基板に対する半導体素子の高い位置精度が要求されるため、治具にて基板に対する半導体素子の位置決めを行いつつ、半導体素子を基板へ実装していた。
例えば、図９に示すように、治具１２１は、基板１０１の外形寸法に合わせて形成される下凹部１２１ａにて、基板１０１に対する治具１２１の位置決めを行いながら基板１０１にセットされている。
該治具１２１の上側には、半導体素子１０２の外形寸法に合わせて形成される上凹部１２１ｂが形成されており、該上凹部１２１ｂにはんだ箔１０３及び半導体素子１０２を嵌め込んで基板１０１上にセットすることで、基板１０１に対する半導体素子１０２の位置決めを行いつつ、半導体素子１０２を基板１０１へはんだ接合により実装することが可能となっている。
例えば、図９に示すように、治具１２１は、基板１０１の外形寸法に合わせて形成される下凹部１２１ａにて、基板１０１に対する治具１２１の位置決めを行いながら基板１０１にセットされている。
該治具１２１の上側には、半導体素子１０２の外形寸法に合わせて形成される上凹部１２１ｂが形成されており、該上凹部１２１ｂにはんだ箔１０３及び半導体素子１０２を嵌め込んで基板１０１上にセットすることで、基板１０１に対する半導体素子１０２の位置決めを行いつつ、半導体素子１０２を基板１０１へはんだ接合により実装することが可能となっている。
しかし、このような治具１２１を用いて、半導体素子１０２と基板１０１とをはんだ接合するためには、それぞれの半導体素子１０２及び基板１０１の形状に合わせた治具１２１を作製しなくてはならず、多種の治具１２１を保有しておかなくてはならないため、コスト高となってしまう。
また、治具１２１の上凹部１２１ｂの寸法は、半導体素子１０２をセットする際の容易さや、半導体素子１０２及び治具１２１の構成部材の線膨張率や、半導体素子１０２及び治具１２１の寸法精度等を考慮して、半導体素子１０２の外形よりも若干大きめに形成する必要があるため、治具１２１と半導体素子１０２との間には所定のクリアランスｄが生じることとなって、はんだ接合後における基板１０１に対する半導体素子１０２の実装位置を高精度に制御することができない。
さらに、接合後におけるはんだ厚みは、接合前のはんだ箔の厚みに依存しており、はんだ内に生じるボイドの有無やはんだの濡れ性・広がり性によってもはんだ厚みが変化する。特に、はんだ接合時には半導体素子１０２を支持するものがないため、図１０に示すように、はんだが溶融している間に半導体素子１０２が傾き、そのままはんだが凝固してしまう恐れもある。
また、治具１２１の上凹部１２１ｂの寸法は、半導体素子１０２をセットする際の容易さや、半導体素子１０２及び治具１２１の構成部材の線膨張率や、半導体素子１０２及び治具１２１の寸法精度等を考慮して、半導体素子１０２の外形よりも若干大きめに形成する必要があるため、治具１２１と半導体素子１０２との間には所定のクリアランスｄが生じることとなって、はんだ接合後における基板１０１に対する半導体素子１０２の実装位置を高精度に制御することができない。
さらに、接合後におけるはんだ厚みは、接合前のはんだ箔の厚みに依存しており、はんだ内に生じるボイドの有無やはんだの濡れ性・広がり性によってもはんだ厚みが変化する。特に、はんだ接合時には半導体素子１０２を支持するものがないため、図１０に示すように、はんだが溶融している間に半導体素子１０２が傾き、そのままはんだが凝固してしまう恐れもある。
このように、半導体素子を基板にはんだ接合する際に生ずる、はんだ厚みの変化や半導体素子の傾きを抑えるための技術として、特許文献１に記載されるような技術が知られている。
即ち、はんだバンプが形成された半導体素子を基板に実装する際、半導体素子と基板との間にペースト状の熱硬化性樹脂を供給し、該熱硬化性樹脂を熱硬化させて半導体素子の基板に対する位置及び間隔を一定に保持した後に、リフローによりはんだバンプを溶融させて接合を行う技術が、特許文献１に記載されている。
即ち、はんだバンプが形成された半導体素子を基板に実装する際、半導体素子と基板との間にペースト状の熱硬化性樹脂を供給し、該熱硬化性樹脂を熱硬化させて半導体素子の基板に対する位置及び間隔を一定に保持した後に、リフローによりはんだバンプを溶融させて接合を行う技術が、特許文献１に記載されている。
前述の如くの、半導体素子と基板との間にペースト状の熱硬化性樹脂を供給して、該熱硬化樹脂をはんだ接合の前に熱硬化する技術を、半導体素子をはんだ接合により基板に実装する場合に適用すると、ペースト状の熱硬化性樹脂が半導体素子とはんだ箔との間、又ははんだ箔と基板との間に浸入して接合不良となる部分が発生する。
特に、半導体素子と基板とを接合するはんだ箔は、微小面積で基板に接するはんだバンプとは異なり、半導体素子と基板との接合面積が広いため、半導体素子と基板との間にはんだ箔を介装するとともに樹脂を供給した状態で、半導体素子に圧力をかけて熱圧着したとしても、半導体素子とはんだ箔との間又ははんだ箔と基板との間に浸入した熱硬化性樹脂を圧力により追い出すことは困難である。
特に、半導体素子と基板とを接合するはんだ箔は、微小面積で基板に接するはんだバンプとは異なり、半導体素子と基板との接合面積が広いため、半導体素子と基板との間にはんだ箔を介装するとともに樹脂を供給した状態で、半導体素子に圧力をかけて熱圧着したとしても、半導体素子とはんだ箔との間又ははんだ箔と基板との間に浸入した熱硬化性樹脂を圧力により追い出すことは困難である。
上記課題を解決する本発明の半導体素子実装方法は、以下の特徴を有する。
即ち、請求項１においては、半導体素子を、はんだ接合により基板に実装する半導体素子実装方法であって、熱硬化性樹脂製のテープ部材が貼着された基板上に半導体素子をセットして、テープ部材により半導体素子の実装位置を仮固定する工程と、セットした半導体素子を基板に対して熱圧着することで、テープ部材をはんだ箔厚まで押しつぶすとともに熱硬化させる工程と、リフローにて半導体素子と基板とをはんだ接合する工程とを備える。
これにより、リフローを行う時には、既に半導体素子は基板に対して位置固定されていることとなるため、はんだが溶融することにより半導体素子が位置ズレしたり、傾いたりすることはない。
従って、治具を用いることなくリフロー処理しても、高い位置精度ではんだ接合を行って半導体素子を実装することができる。
また、半導体素子と基板との間隔は熱圧着時に固定されるので、はんだ接合後のはんだ膜厚も一定厚に制御することが可能である。
さらに、低コスト化を図ることもできる。
即ち、請求項１においては、半導体素子を、はんだ接合により基板に実装する半導体素子実装方法であって、熱硬化性樹脂製のテープ部材が貼着された基板上に半導体素子をセットして、テープ部材により半導体素子の実装位置を仮固定する工程と、セットした半導体素子を基板に対して熱圧着することで、テープ部材をはんだ箔厚まで押しつぶすとともに熱硬化させる工程と、リフローにて半導体素子と基板とをはんだ接合する工程とを備える。
これにより、リフローを行う時には、既に半導体素子は基板に対して位置固定されていることとなるため、はんだが溶融することにより半導体素子が位置ズレしたり、傾いたりすることはない。
従って、治具を用いることなくリフロー処理しても、高い位置精度ではんだ接合を行って半導体素子を実装することができる。
また、半導体素子と基板との間隔は熱圧着時に固定されるので、はんだ接合後のはんだ膜厚も一定厚に制御することが可能である。
さらに、低コスト化を図ることもできる。
また、請求項２においては、半導体素子を、はんだ接合により基板に実装する半導体素子実装方法であって、熱硬化性樹脂製のテープ部材が貼着された基板上に半導体素子をセットして、テープ部材により半導体素子の実装位置を仮固定する工程と、基板上における半導体素子の近接位置に固形はんだを載置する工程と、リフローにて半導体素子と基板とをはんだ接合する工程とを備える。
これにより、半導体素子の基板に対する位置決め用の治具を用いたり、基板と半導体素子との間のはんだ注入用の空間を保持するための機構を特別に設けたりすることなく、半導体素子の実装位置・傾き、及びはんだ厚を高い精度で制御しながらはんだ接合を行って半導体素子を実装するとともに、低コスト化を図ることができる。
これにより、半導体素子の基板に対する位置決め用の治具を用いたり、基板と半導体素子との間のはんだ注入用の空間を保持するための機構を特別に設けたりすることなく、半導体素子の実装位置・傾き、及びはんだ厚を高い精度で制御しながらはんだ接合を行って半導体素子を実装するとともに、低コスト化を図ることができる。
また、請求項３においては、前記基板表面には、リフロー時に溶融したはんだの流れ方向を制御するための凹凸部が形成されている。
これにより、溶融したはんだの濡れ広がり性を向上することができる。
はんだの濡れ広がり性が向上することで、はんだが半導体素子の下面全体に容易に広がることが可能となり、凝固したはんだ内にボイドが生じたり、はんだ接合が不十分である箇所が生じたりすることを防ぐことができ、半導体素子から基板への熱伝導性が低下することを防止できる。
これにより、溶融したはんだの濡れ広がり性を向上することができる。
はんだの濡れ広がり性が向上することで、はんだが半導体素子の下面全体に容易に広がることが可能となり、凝固したはんだ内にボイドが生じたり、はんだ接合が不十分である箇所が生じたりすることを防ぐことができ、半導体素子から基板への熱伝導性が低下することを防止できる。
本発明によれば、
治具を用いることなくリフロー処理しても、高い位置精度ではんだ接合を行って半導体素子を実装することができる。また、はんだ接合後のはんだ膜厚も一定厚に制御することが可能であり、低コスト化を図ることもできる。
また、溶融したはんだの濡れ広がり性を向上することができ、凝固したはんだ内にボイドが生じたり、はんだ接合が不十分である箇所が生じたりすることを防ぐことができて、半導体素子から基板への熱伝導性が低下することを防止できる。
治具を用いることなくリフロー処理しても、高い位置精度ではんだ接合を行って半導体素子を実装することができる。また、はんだ接合後のはんだ膜厚も一定厚に制御することが可能であり、低コスト化を図ることもできる。
また、溶融したはんだの濡れ広がり性を向上することができ、凝固したはんだ内にボイドが生じたり、はんだ接合が不十分である箇所が生じたりすることを防ぐことができて、半導体素子から基板への熱伝導性が低下することを防止できる。
本発明を実施するための最良の形態を、添付の図面を用いて説明する。
まず、本発明の半導体素子実装方法における第一の実施形態について説明する。
図１、図２に示すように、半導体素子２が接合される基板１の上面に、半導体素子２の接合位置に合わせてはんだ箔３及び固定テープ５をセットする（図１（ａ）、Ｓ０１）。
はんだ箔３は、半導体素子２の底面と略同じ大きさの箔状に形成されている。また、固定テープ５は、例えば、基材にポリイミド等の耐熱樹脂を用いて、熱硬化性樹脂をテープ状に形成したものであり、はんだ箔３の周囲における複数箇所に配置されている。図１では、固定テープ５をはんだ箔３周囲の４箇所に配置しているが、固定テープ５上に半導体素子２を載置した際に半導体素子２が安定してセットできればよく、３箇所以上に配置していればよい。
図１、図２に示すように、半導体素子２が接合される基板１の上面に、半導体素子２の接合位置に合わせてはんだ箔３及び固定テープ５をセットする（図１（ａ）、Ｓ０１）。
はんだ箔３は、半導体素子２の底面と略同じ大きさの箔状に形成されている。また、固定テープ５は、例えば、基材にポリイミド等の耐熱樹脂を用いて、熱硬化性樹脂をテープ状に形成したものであり、はんだ箔３の周囲における複数箇所に配置されている。図１では、固定テープ５をはんだ箔３周囲の４箇所に配置しているが、固定テープ５上に半導体素子２を載置した際に半導体素子２が安定してセットできればよく、３箇所以上に配置していればよい。
その後、セットした複数の固定テープ５上に半導体素子２を載置し（Ｓ０２）、図１（ｂ）に示すように、半導体素子２の上方から圧力及び熱を加えて熱圧着する（Ｓ０３）。
熱圧着では、基板１と半導体素子２との間隔がはんだ箔３の厚みと略同じになるまで固定テープ５を押し潰すとともに、固定テープ５を加熱して該固定テープ５の熱硬化性樹脂を硬化させる。
熱圧着では、基板１と半導体素子２との間隔がはんだ箔３の厚みと略同じになるまで固定テープ５を押し潰すとともに、固定テープ５を加熱して該固定テープ５の熱硬化性樹脂を硬化させる。
固定テープ５の熱硬化性樹脂が硬化することで、半導体素子２の基板１に対する位置、及び半導体素子２と基板１との間隔が保持される。
なお、熱圧着工程ではんだ箔３が溶融することを防止するために、固定テープ５には硬化温度がはんだ箔の溶融温度以下の熱硬化性樹脂を用いており、熱圧着により加熱される固定テープ５の加熱温度は、はんだ箔の溶融温度以下となっている。
また、圧着後の固定テープ５の厚みは、例えば数十μｍから数百μｍ程度となっている。
なお、熱圧着工程ではんだ箔３が溶融することを防止するために、固定テープ５には硬化温度がはんだ箔の溶融温度以下の熱硬化性樹脂を用いており、熱圧着により加熱される固定テープ５の加熱温度は、はんだ箔の溶融温度以下となっている。
また、圧着後の固定テープ５の厚みは、例えば数十μｍから数百μｍ程度となっている。
図１（ｃ）に示すように、半導体素子２の位置決めがなされた後にリフローを行い、はんだ箔３を溶融させて半導体素子２と基板１とをはんだ接合する（Ｓ０４）。
リフロー時には、既に半導体素子２は基板１に対して位置固定されているため、はんだ溶融により半導体素子２が位置ズレしたり、傾いたりすることはない。
従って、半導体素子２を基板１にセットする際に、半導体素子２を位置精度良く固定テープ５上に載置して熱圧着すれば、治具を用いることなくリフロー処理しても、高い位置精度ではんだ接合して実装することができる。
また、半導体素子２と基板１との間隔は熱圧着時に固定されるので、はんだ接合後のはんだ膜厚も一定厚に制御することが可能である。
リフロー時には、既に半導体素子２は基板１に対して位置固定されているため、はんだ溶融により半導体素子２が位置ズレしたり、傾いたりすることはない。
従って、半導体素子２を基板１にセットする際に、半導体素子２を位置精度良く固定テープ５上に載置して熱圧着すれば、治具を用いることなくリフロー処理しても、高い位置精度ではんだ接合して実装することができる。
また、半導体素子２と基板１との間隔は熱圧着時に固定されるので、はんだ接合後のはんだ膜厚も一定厚に制御することが可能である。
半導体素子２が、作動時に発熱するパワー素子に構成される場合は、半導体素子２を実装した基板１をさらに放熱板とはんだ接合して、放熱効率を高めることが行われる。
この基板１を放熱板とはんだ接合する際にも、前記固定テープ５により基板１を放熱板に位置固定することで、高精度のはんだ接合を行うことができる。
この基板１を放熱板とはんだ接合する際にも、前記固定テープ５により基板１を放熱板に位置固定することで、高精度のはんだ接合を行うことができる。
例えば、まず図３（ａ）、図３（ｂ）に示すように、放熱板６の上面に、基板１の接合位置に合わせてはんだ箔７及び固定テープ５をセットするとともに、熱圧着により基板１の放熱板６に対する位置決め固定を行う。はんだ箔７は、基板１の底面と略同じ大きさの箔状に形成されている。
次に、図３（ｃ）、図３（ｄ）に示すように、放熱板６に位置決め固定された基板１の上面にはんだ箔３及び固定テープ５をセットし、前述の如く半導体素子２を熱圧着することで、基板１に対する半導体素子２の位置決め固定を行う。
次に、図３（ｃ）、図３（ｄ）に示すように、放熱板６に位置決め固定された基板１の上面にはんだ箔３及び固定テープ５をセットし、前述の如く半導体素子２を熱圧着することで、基板１に対する半導体素子２の位置決め固定を行う。
その後、図３（ｅ）に示すように、互いに固定テープ５で位置固定された放熱板６、基板１及び半導体素子２をリフローして、はんだ箔７にて放熱板６と基板１とをはんだ接合するとともに、はんだ箔３にて基板１と半導体素子２とをはんだ接合する。
この場合も、半導体素子２の基板１に対する位置決め固定、及び基板１の放熱板６に対する位置決め固定が、固定テープ５によりそれぞれなされているので、治具を用いることなく高精度で半導体素子２を実装することができ、低コスト化を図ることもできる。
この場合も、半導体素子２の基板１に対する位置決め固定、及び基板１の放熱板６に対する位置決め固定が、固定テープ５によりそれぞれなされているので、治具を用いることなく高精度で半導体素子２を実装することができ、低コスト化を図ることもできる。
次に、本発明の半導体素子実装方法における第二の実施形態について説明する。
本実施形態では、図４（ａ）に示すように、半導体素子２が接合される基板１の上面に、複数の固定テープ５をセットする。固定テープ５は、半導体素子２の実装位置に合わせて、該半導体素子２の周縁部に位置するように配置されている。
次に、固定テープ５上に半導体素子２を載置するとともに、熱圧着して固定テープ５を熱硬化させ、該半導体素子２の基板１に対する位置、及び半導体素子２と基板１との間隔を固定する。この場合の、圧着後の固定テープ５の厚みは、例えば数十μｍから数百μｍ程度となっている。
本実施形態では、図４（ａ）に示すように、半導体素子２が接合される基板１の上面に、複数の固定テープ５をセットする。固定テープ５は、半導体素子２の実装位置に合わせて、該半導体素子２の周縁部に位置するように配置されている。
次に、固定テープ５上に半導体素子２を載置するとともに、熱圧着して固定テープ５を熱硬化させ、該半導体素子２の基板１に対する位置、及び半導体素子２と基板１との間隔を固定する。この場合の、圧着後の固定テープ５の厚みは、例えば数十μｍから数百μｍ程度となっている。
次に、図４（ｂ）に示すように、基板１上における半導体素子２の近接部に、糸ハンダやはんだペレット等の固形はんだ１３を設置する。
図４（ｃ）のように、固形はんだ１３を設置した後にリフローを行うと、固形はんだ１３が溶融して、基板１と半導体素子２との間に形成される、固定テープ５の厚み分だけの隙間に、毛細管現象によってはんだが流入し、基板１と半導体素子２とがはんだ接合される。
図４（ｃ）のように、固形はんだ１３を設置した後にリフローを行うと、固形はんだ１３が溶融して、基板１と半導体素子２との間に形成される、固定テープ５の厚み分だけの隙間に、毛細管現象によってはんだが流入し、基板１と半導体素子２とがはんだ接合される。
これにより、半導体素子２に近接して配置した固形はんだによりはんだ接合を行う場合でも、半導体素子２の基板１に対する位置決め用の治具を用いたり、基板１と半導体素子２との間のはんだ注入用の空間を保持するための機構を特別に設けたりすることなく、半導体素子２の位置・傾き、及びはんだ厚を高い精度で制御しながらはんだ接合を行って半導体素子２を実装できるとともに、低コスト化を図ることができる。
また、半導体素子２の近接部に設置した固形はんだ１３によりはんだ接合を行う場合、次のように、基板１の表面に凹凸を形成することで、はんだの基板１表面に対する濡れ性を向上することができる。
つまり、例えば図５（ａ）に示すように、基板１表面における固形はんだ１３を設置する部分にはんだ設置用凹部１ａを形成するとともに、該はんだ設置用凹部１ａから半導体素子２側（図５における基板１の中央側）へ、スリット状に延出する流れ用凹部１ｂを形成する。
この基板１のはんだ設置用凹部１ａに固形はんだ１３を載置するとともに、図５（ｂ）に示す如く固定テープ５を介して半導体素子２を熱圧着し、リフローを行うと、図５（ｃ）に示すように、溶融したはんだが流れ用凹部１ｂを通じて半導体素子２の下方へ濡れ広がり、はんだが半導体素子２の底面全体に行き渡る。
なお、流れ用凹部１ｂは、図５では一本のみ形成したが、複数本形成してもよい。
この基板１のはんだ設置用凹部１ａに固形はんだ１３を載置するとともに、図５（ｂ）に示す如く固定テープ５を介して半導体素子２を熱圧着し、リフローを行うと、図５（ｃ）に示すように、溶融したはんだが流れ用凹部１ｂを通じて半導体素子２の下方へ濡れ広がり、はんだが半導体素子２の底面全体に行き渡る。
なお、流れ用凹部１ｂは、図５では一本のみ形成したが、複数本形成してもよい。
はんだ設置用凹部１ａ及び流れ用凹部１ｂを形成せずに基板１表面が均一に平面状であった場合は、表面のはんだ濡れ性の違いによって、はんだが基板１表面の全体に均等に広がらず、基板１と半導体素子２とのはんだ接合が不十分な箇所が生じたり、はんだ内にボイドが発生したりする恐れがある。
しかし、このように、はんだ設置用凹部１ａ及び流れ用凹部１ｂを形成することで、溶融したはんだが、はんだ設置用凹部１ａから流れ用凹部１ｂを通じて流れ易くなり、濡れ広がり性を向上することができる。
はんだの濡れ広がり性が向上することで、はんだが半導体素子２の下面全体に容易に広がることが可能となり、凝固したはんだ内にボイドが生じたり、はんだ接合が不十分である箇所が生じたりすることを防ぐことができ、半導体素子２から基板１への熱伝導性を低下させることがない。
しかし、このように、はんだ設置用凹部１ａ及び流れ用凹部１ｂを形成することで、溶融したはんだが、はんだ設置用凹部１ａから流れ用凹部１ｂを通じて流れ易くなり、濡れ広がり性を向上することができる。
はんだの濡れ広がり性が向上することで、はんだが半導体素子２の下面全体に容易に広がることが可能となり、凝固したはんだ内にボイドが生じたり、はんだ接合が不十分である箇所が生じたりすることを防ぐことができ、半導体素子２から基板１への熱伝導性を低下させることがない。
また、さらに溶融はんだの濡れ広がり性を向上させるために、基板１表面に形成される前記流れ用凹部１ｂを、半導体素子２の一側端部から他側端部まで（図６では半導体素子２の左側端部から右側端部まで）伸ばし、該流れ用凹部１ｂから斜め方向へ複数の枝凹部１ｃを形成してもよい。枝凹部１ｃは、流れ用凹部１ｂから半導体素子２の他側方向へ向かって延出しており、流れ用凹部１ｂと枝凹部１ｃとで、半導体素子２の底面面積の略全域をカバーしている。
このように、流れ用凹部１ｂに加えてさらに複数の枝凹部１ｃを形成することで、図７に示すように、はんだが半導体素子２の底面全域に濡れ広がることが、さらに容易となって、はんだ内におけるボイド発生を確実に抑えることができる。
なお、前記流れ用凹部１ｂ及び枝凹部１ｃの底面高さを、場所によって変化させることで、はんだの流れ方向及び量を制御することが可能である。
また、流れ用凹部１ｂ及び枝凹部１ｃは基板１表面に対して凹形状となっているが、基板１表面に凸形状のスリット部を形成しても、同様にはんだの濡れ広がり性を向上させることが可能である。
なお、前記流れ用凹部１ｂ及び枝凹部１ｃの底面高さを、場所によって変化させることで、はんだの流れ方向及び量を制御することが可能である。
また、流れ用凹部１ｂ及び枝凹部１ｃは基板１表面に対して凹形状となっているが、基板１表面に凸形状のスリット部を形成しても、同様にはんだの濡れ広がり性を向上させることが可能である。
また、半導体素子２を固定テープ５を介して基板１に熱圧着し、固定テープ５の厚み分の隙間に、毛細管現象によってはんだを流入させる構成の場合、固形はんだ１３を半導体素子２に近接させて配置する他、半導体素子２と基板１との間に、直接溶融はんだを注入することもできる。
例えば、図８（ａ）に示すように、半導体素子２を、固定テープ５を介して基板１に熱圧着した後、図８（ｂ）に示すように、半導体素子２と基板１との間の空間に溶融はんだ８を注入すると、図８（ｃ）に示すように、溶融はんだが毛細管現象により空間全体に充填される。
このように、溶融はんだを半導体素子２と基板１との間の空間に注入するようにした場合も、半導体素子２の基板１に対する位置決め用の治具を用いたり、基板１と半導体素子２との間のはんだ注入用の空間を保持するための機構を特別に設けたりすることなく、半導体素子２の位置・傾き、及びはんだ厚を高い精度で制御しながらはんだ接合を行って半導体素子２を実装することができるとともに、低コスト化を図ることができる。
１ 基板
２ 半導体素子
３ はんだ箔
５ 固定テープ
６ 放熱板
２ 半導体素子
３ はんだ箔
５ 固定テープ
６ 放熱板
Claims (3)
- 半導体素子を、はんだ接合により基板に実装する半導体素子実装方法であって、
熱硬化性樹脂製のテープ部材が貼着された基板上にはんだ箔を介して半導体素子をセットし、テープ部材により半導体素子の実装位置を仮固定する工程と、
セットした半導体素子を基板に対して熱圧着することで、テープ部材をはんだ箔厚まで押しつぶすとともに熱硬化させる工程と、
リフローにて半導体素子と基板とをはんだ接合する工程と、
を備えることを特徴とする半導体素子実装方法。 - 半導体素子を、はんだ接合により基板に実装する半導体素子実装方法であって、
熱硬化性樹脂製のテープ部材が貼着された基板上に半導体素子をセットして、テープ部材により半導体素子の実装位置を仮固定する工程と、
基板上における半導体素子の近接位置に固形はんだを載置する工程と、
リフローにて半導体素子と基板とをはんだ接合する工程と、
を備えることを特徴とする半導体素子実装方法。 - 前記基板表面には、リフロー時に溶融したはんだの流れ方向を制御するための凹凸部が形成されていることを特徴とする請求項２に記載の半導体素子実装方法。
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| JP4704084B2 (ja) * | 2005-03-29 | 2011-06-15 | 三菱電機株式会社 | 半導体装置 |
| WO2019142320A1 (ja) * | 2018-01-19 | 2019-07-25 | 三菱電機株式会社 | 半導体装置、その製造方法及び電力変換装置 |
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