JP2011159702A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】基板10の一面上にバンプ30を介して半導体素子20を搭載し、半導体素子20における基板10側の一面に放熱板40を設けるとともに、半導体素子20の一面と基板10との間にアンダーフィル60を充填してなる半導体装置において、基板10の一面から他面へ貫通する貫通穴11を設け、放熱板40を、貫通穴11に対して貫通穴11の内面と隙間を有した状態で挿入するとともに、基板10の他面より突出させ、放熱板40と貫通穴11の内面との隙間を、アンダーフィル60注入用の注入口12とし、この注入口12を介して基板10と半導体素子20との間にアンダーフィル60を充填する。
【選択図】図2
Description
ここで、この特許文献1のものでは、半導体素子を基板にバンプにてフリップチップ実装する場合に、基板に貫通穴を設け、ここに放熱板を埋め込むことで、フェースダウン実装形態において素子裏面側への放熱性を向上させている。
図1(a)は、本発明の第1実施形態に係る半導体装置の概略断面構成を示す図であり、図1(b)は、図1(a)中の矢印A方向から見たときの部分平面図である。
図3は、本発明の第2実施形態に係る半導体装置の概略断面構成を示す図である。本実施形態は、上記第1実施形態に比べて、一面側放熱板40を2段重ねの構成としたことが相違するものであり、ここでは、その相違点を中心に述べることとする。
図4は、本発明の第3実施形態に係る半導体装置の概略断面構成を示す図である。本実施形態は、上記第3実施形態において、一面側放熱板40における両放熱板41、42の間のはんだ43の構成を変形したところが相違するものであり、ここでは、その相違点を中心に述べることとする。
図5は、本発明の第4実施形態に係る半導体装置の概略断面構成を示す図である。本実施形態は、上記第2実施形態と同様に、一面側放熱板40を、第1の放熱板41、第2の放熱板42が、はんだ43を介して重ね合わされ接合された2段重ねの構成としたものであるが、さらに、一面側放熱板40について一部変形したところが相違するものである。以下、この相違点を中心に述べる。
図6は、本発明の第5実施形態に係る半導体装置の概略断面構成を示す図である。本実施形態は、上記第4実施形態の変形であって、上記第4実施形態において、さらに、一面側放熱板40における両放熱板41、42の間のはんだ43を、互いに離間して配置された複数個のはんだボール43aにより構成したものである。
図7は、本発明の第6実施形態に係る半導体装置の概略断面構成を示す図である。この図7に示される本半導体装置は、上記図1に示した半導体装置における基板10の貫通穴11の構成を変形したものであり、ここでは、この変形部分を中心に述べる。
図8は、本発明の第6実施形態に係る半導体装置の概略平面構成を示す図である。本実施形態の半導体装置における基板の他面側の平面構成を示している。
なお、上記各実施形態のうち2段重ね構成の一面側放熱板40において、第1の放熱板41と第2の放熱板42とを異種材料より構成してもよい。この場合、具体的には、第2の放熱板42をCuで構成した場合、半導体素子20と第2の放熱板42との間の第1の放熱板41を、半導体素子20を構成するSiと第2の放熱板42を構成するCuとの間の線膨張係数を有する材料により構成する。それによれば、冷熱サイクルなどで発生する応力を緩和し、信頼性の向上が期待される。
11 貫通穴
12 注入口
20 半導体素子
30 バンプ
40 一面側放熱板
40a テーパ面
41 一面側放熱板の第1の放熱板
42 一面側放熱板の第2の放熱板
43 一面側放熱板のはんだ
43a はんだボール
60 アンダーフィル
Claims (7)
- 基板(10)と、
一面をバンプ(30)を介して前記基板(10)の一面に対向させた状態で前記基板(10)の一面上に搭載された半導体素子(20)と、
前記半導体素子(20)の一面のうち前記バンプ(30)以外の部位に接続された放熱板(40)と、
前記半導体素子(20)の一面と前記基板(10)の一面との間にて、前記バンプ(30)および前記放熱板(40)以外の部位に充填されたアンダーフィル(60)とを備える半導体装置において、
前記基板(10)には前記基板(10)の一面から他面へ貫通し、前記放熱板(40)よりも大きな貫通穴(11)が設けられており、
前記放熱板(40)は前記貫通穴(11)に対して前記貫通穴(11)の内面と隙間を有した状態で挿入されるとともに、前記基板(10)の他面より突出しており、
前記放熱板(40)と前記貫通穴(11)の内面との隙間は、前記アンダーフィル(60)が注入される注入口(12)として構成され、この注入口(12)を介して、前記基板(10)の一面と前記半導体素子(20)の一面との間に前記アンダーフィル(60)が充填されていることを特徴とする半導体装置。 - 前記放熱板(40)のうち前記貫通穴(11)内に位置する部位の側面は、前記基板(10)の一面側から他面側へ拡がるテーパ面(40a)とされており、当該側面と前記貫通穴(11)の内面との隙間は前記基板(10)の一面側から他面側へ向かって広くなっていることを特徴とする請求項1に記載の半導体装置。
- 基板(10)と、
一面をバンプ(30)を介して前記基板(10)の一面に対向させた状態で前記基板(10)の一面上に搭載された半導体素子(20)と、
前記半導体素子(20)の一面のうち前記バンプ(30)以外の部位に接続された放熱板(40)と、
前記半導体素子(20)の一面と前記基板(10)の一面との間にて前記バンプ(30)および前記放熱板(40)以外の部位に充填されたアンダーフィル(60)とを備える半導体装置において、
前記基板(10)には前記基板(10)の一面から他面へ貫通し、前記一面側放熱板(40)よりも大きな貫通穴(11)が設けられており、
前記放熱板(40)は前記貫通穴(11)に対して前記貫通穴(11)の内面と隙間を有した状態で挿入されるとともに、前記基板(10)の他面より突出しており、
前記放熱板(40)と前記貫通穴(11)の内面との隙間は、前記アンダーフィル(60)が注入される注入口(12)として構成され、この注入口(12)を介して、前記基板(10)の一面と前記半導体素子(20)の一面との間にアンダーフィル(60)が充填されており、
前記放熱板(40)は、前記半導体素子(20)側から第1の放熱板(41)、第2の放熱板(42)が、はんだ(43)を介して重ね合わされた構成よりなることを特徴とする半導体装置。 - 前記放熱板(40)において前記第1の放熱板(41)と前記第2の放熱板(42)との間の前記はんだ(43)は、互いに離間して配置された複数個のはんだボール(43a)よりなることを特徴とする請求項3に記載の半導体装置。
- 前記第1の放熱板(41)および前記第2の放熱板(42)ともに、前記はんだボール(43a)と接触する面には、前記はんだボール(43a)の溶融時に個々の前記はんだボール(43a)の位置を規定するための領域が設けられていることを特徴とする請求項4に記載の半導体装置。
- 前記第1の放熱板(41)と前記第2の放熱板(42)とでは、その平面サイズが異なるものであり、
当該両放熱板(41、42)のうち平面サイズの大きい方における前記はんだ(43)と接触する面には、前記はんだ(43)の溶融時に溶融した前記はんだ(43)を介して当該平面サイズの大きい方に対し平面サイズの小さい方の位置を規定するための領域が設けられていることを特徴とする請求項3に記載の半導体装置。 - 基板(10)と、
一面をバンプ(30)を介して前記基板(10)の一面に対向させた状態で前記基板(10)の一面上に搭載された半導体素子(20)と、
前記半導体素子(20)の一面のうち前記バンプ(30)以外の部位に接続された放熱板(40)とを備え、
前記基板(10)の一面と前記半導体素子(20)の一面との間にて前記バンプ(30)および前記放熱板(40)以外の部位に、アンダーフィル(60)が充填されている半導体装置の製造方法において、
前記基板(10)に、前記基板(10)の一面から他面へ貫通し、前記放熱板(40)よりも大きな貫通穴(11)を設け、
前記半導体素子(20)を前記バンプ(30)を介して前記基板(10)に搭載するとき、前記半導体素子(20)の一面に接続した前記放熱板(40)を、前記貫通穴(11)に対して前記貫通穴(11)の内面と隙間を有した状態で挿入するとともに、前記基板(10)の他面より突出させ、
前記放熱板(40)と前記貫通穴(11)の内面との隙間を介して、前記基板(10)の一面と前記半導体素子(20)の一面との間にアンダーフィル(60)を充填することを特徴とする半導体装置の製造方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014203870A (ja) * | 2013-04-02 | 2014-10-27 | 三菱電機株式会社 | 半導体装置の製造方法及び半導体装置 |
JP2015126056A (ja) * | 2013-12-26 | 2015-07-06 | トヨタ自動車株式会社 | 半導体装置 |
JP2021068868A (ja) * | 2019-10-28 | 2021-04-30 | 株式会社オートネットワーク技術研究所 | 伝熱部材付基板及び伝熱部材付基板の製造方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08139129A (ja) * | 1994-11-09 | 1996-05-31 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
JPH10200018A (ja) * | 1997-01-13 | 1998-07-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JPH11111895A (ja) * | 1997-10-01 | 1999-04-23 | Toshiba Chem Corp | 樹脂封止型半導体装置およびその製造方法 |
JP2001144215A (ja) * | 1999-11-17 | 2001-05-25 | Nippon Avionics Co Ltd | フリップチップ実装体 |
JP2001352021A (ja) * | 2000-06-07 | 2001-12-21 | Sony Corp | 半導体パッケージ、半導体パッケージの実装構造及び半導体パッケージの製造方法 |
JP2003115681A (ja) * | 2001-10-04 | 2003-04-18 | Denso Corp | 電子部品の実装構造 |
JP2008235365A (ja) * | 2007-03-16 | 2008-10-02 | Fujitsu Ltd | 配線基板、電子部品の実装構造、及び半導体装置 |
JP2008270601A (ja) * | 2007-04-23 | 2008-11-06 | Denso Corp | 半導体装置およびその製造方法 |
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08139129A (ja) * | 1994-11-09 | 1996-05-31 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
JPH10200018A (ja) * | 1997-01-13 | 1998-07-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JPH11111895A (ja) * | 1997-10-01 | 1999-04-23 | Toshiba Chem Corp | 樹脂封止型半導体装置およびその製造方法 |
JP2001144215A (ja) * | 1999-11-17 | 2001-05-25 | Nippon Avionics Co Ltd | フリップチップ実装体 |
JP2001352021A (ja) * | 2000-06-07 | 2001-12-21 | Sony Corp | 半導体パッケージ、半導体パッケージの実装構造及び半導体パッケージの製造方法 |
JP2003115681A (ja) * | 2001-10-04 | 2003-04-18 | Denso Corp | 電子部品の実装構造 |
JP2008235365A (ja) * | 2007-03-16 | 2008-10-02 | Fujitsu Ltd | 配線基板、電子部品の実装構造、及び半導体装置 |
JP2008270601A (ja) * | 2007-04-23 | 2008-11-06 | Denso Corp | 半導体装置およびその製造方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014203870A (ja) * | 2013-04-02 | 2014-10-27 | 三菱電機株式会社 | 半導体装置の製造方法及び半導体装置 |
JP2015126056A (ja) * | 2013-12-26 | 2015-07-06 | トヨタ自動車株式会社 | 半導体装置 |
JP2021068868A (ja) * | 2019-10-28 | 2021-04-30 | 株式会社オートネットワーク技術研究所 | 伝熱部材付基板及び伝熱部材付基板の製造方法 |
WO2021084897A1 (ja) * | 2019-10-28 | 2021-05-06 | 株式会社オートネットワーク技術研究所 | 伝熱部材付基板及び伝熱部材付基板の製造方法 |
JP7251446B2 (ja) | 2019-10-28 | 2023-04-04 | 株式会社オートネットワーク技術研究所 | 伝熱部材付基板及び伝熱部材付基板の製造方法 |
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