JP2004534380A - モノリシック光電子集積回路用の変調ドープサイリスタおよび相補型トランジスタの組合せ - Google Patents
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Abstract
サイリスタと、高速トランジスタおよび光電子デバイスのファミリとを、互いに対して反転する２つの変調ドープされたトランジスタ構造から構成されるエピタキシャル層構造を有するモノリシック基板（１４９）上に得る。トランジスタ構造は、プレーナドーピングを擬似高電子移動度トランジスタ（ＰＨＥＭＴ）構造に加えることによって得られる。一方のトランジスタに対しては、低濃度ドープ層によって分離された、ＰＨＥＭＴの変調ドーピングと反対の２つのシートの同極のプレーナドーピングが加えられる。組合せは、アンドープ材料によってＰＨＥＭＴ変調ドーピングから分離される。電荷シートは薄く、高濃度ドープされている。最上部電荷シート（１６８）によって低ゲート接点抵抗が実現され、底部電荷シート（１５３）によってＰＨＥＭＴの変調ドーピング層に対する電界効果トランジスタ（ＦＥＴ）の静電容量が規定される。他方のトランジスタに対しては、１つの追加シートのみが加えられる。
【選択図】図２ｊ
【選択図】図２ｊ
Description
【技術分野】
【０００１】
本発明は、半導体ヘテロ接合デバイスの分野に関し、特に、サイリスタ、トランジスタ、光エミッター、光検出器、光変調器、光増幅器、および他の光電子デバイスを実現するために変調ドーピングによって形成される反転チャネルを用いる半導体構造に関する。
【背景技術】
【０００２】
本発明は、擬似パルスドープ高電子移動度トランジスタ（パルスドープＰＨＥＭＴ）として知られ、しばしばパルスドープ変調ドープ電界効果トランジスタ（パルスドープＭＯＤＦＥＴ）またはパルスドープ２次元ガス電界効果トランジスタ（パルスドープＴＥＧＦＥＴ）と呼ばれる既存のデバイス構造に基づく。これらのデバイスに対しては、ＧａＡｓ／ＩｎＧａＡｓ／ＡｌxＧａ1-xＡｓが最適なＩＩＩ−Ｖ族材料系である。と言うのは、ＭＢＥ（分子ビームエピタキシ）によって高い光学／電気特性のエピタキシャル層を成長させる能力があるからである。しかしＧａＮなどの比較的新しい広帯域半導体も、量子井戸が簡単に形成されるため、有望な候補である。現在、ＰＨＥＭＴは、ワイヤレスおよびＭＭＩＣ用途におけるフロントエンド増幅器として絶えず需要があり、その優れた低ノイズおよび高周波特性によって十分に認められるようになってきている。
【０００３】
ＰＨＥＭＴは、マルチギガヘルツの領域内まで良好に動作するマイクロ波トランジスタの製造において非常に成功している。このトランジスタは当初、軍事システムで広く用いられ、現在は市販品への方向が、特にセルラー通信の領域において見出されている。高周波領域で電気信号とともに光信号を用いることによって得られる利点は多い。電子部品を光電子部品とモノリシックに組み合わせることは、光電子集積回路（ＯＥＩＣ）のコンセプトを生み出す。一般的に、モノリシック集積化は困難であることが分かっている。と言うのは、一方で電子デバイスたとえばＦＥＴと、他方で光電子デバイスたとえば接合ダイオードレーザおよびＭＳＭまたはＰＩＮダイオードとの構造が、非常に異なる性質であるからである。事態をさらに複雑にしているのは、光電子デバイスの組合せを導入することが、現在はＳｉ−ＣＭＯＳ回路の形態の相補型ＭＯＳトランジスタである従来技術の電子チップ技術と、競合するに違いないということである。推測されるのは、光電子デバイスの組合せを導入することによって、光電子機能性とともに相補型デバイスの組合せをもたらすに違いないということである。このように光電子技術の基礎によって、相補型機能と、この機能に従来のＣＭＯＳに対する明らかな利点を与える光電子機能との両方がもたらされるであろう。ＰＨＥＭＴは、オーム接点を用いてショットキー接点と取り替えることによって、オプトエレクトロニクス用に変更することができる（全体が参照として本明細書に組み込まれた米国特許第４，８００，４１５号を参照のこと）。このようなデバイスは、ＨＦＥＴとして説明されている幅広いＩＩＩ−Ｖ族トランジスタと区別するために、ＨＦＥＴ、より正確には反転チャネルＨＦＥＴ（ＩＣＨＦＥＴ）と呼ばれている。しかしｐドーピングをどのようにＰＨＥＭＴに加えるかについての詳細な性質は、重要な問題である。と言うのは、結果として生じる構造は、以下のような多機能を実行しなければならないからである。１）低抵抗オーム接点をもたらさなければならない、２）光電子デバイスの活性領域中へのキャリアの注ぎ込みをもたらさなければならない、３）自由キャリア吸収の影響を最小限にしなければならない。オーム接点に変更されたＰＨＥＭＴを有する相補型構造を実現するためには、２つの異なるタイプの変調ドープ量子井戸界面を成長させる必要がある。一方は電子用の反転チャネルを形成し、一方は正孔用の反転チャネルを形成する。これら２つの界面を構造的に組み合わせる方法によって、サイリスタの形態の光スイッチを形成するための、いくつかの特有の機会が与えられる。これらは、ＣＭＯＳ技術を実行する際にｐ−ｎ−ｐ−ｎ構造の一連の組合せとしてごく普通に形成されるが、寄生ラッチアップをなくすために意図的に抑制される。しかしＩＩＩ−Ｖ族相補型技術の層構造のデザインにおいては、スイッチングレーザおよび検出器に対する特有の機会を与えるようにサイリスタを最適化することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、電子多数キャリアバイポーラトランジスタ、正孔多数キャリアバイポーラトランジスタ、電子がチャネル多数キャリアである電界効果トランジスタ、正孔がチャネル多数キャリアである電界効果トランジスタ、チャネル接点からチャネル多数キャリアが注入されオーミックゲート接点からチャネル少数キャリアが注入される横方向注入型レーザ、サイリスタスイッチングレーザ、その量子井戸のバンドギャップに渡る放射を吸収するサイリスタスイッチング検出器、多数光電子がチャネル接点へ取り出され光正孔がゲートまたはコレクタオーム接点へ取り出されるピン型バンドギャップ検出器、光増幅器、変調器、として動作するように単一集積回路チップ内で同時に製造することができる単一エピタキシャル層構造を考案することである。
【０００５】
本発明の他の目的は、好ましくは相補型ロジックゲートとして機能する一対の相補的ｎチャネルおよびｐチャネルの電界効果トランジスタを作製するための製造技術を明確に述べることである。この製造手順は、ｎチャネルおよびｐチャネル制御要素をそれぞれ有する相補型バイポーラ電界効果トランジスタも作製する。
【０００６】
本発明の他の目的は、サイリスタデバイスを同じ相補型技術手順からどのように最適化して、そのオン状態へ切り換えたときに高効率レーザとして機能し、その高インピーダンスオフ状態において高効率検出器として機能するようにすることができるかを示すことである。
【０００７】
本発明の他の目的は、２つの平行な導波管内の伝搬定数を、これらの導波管の一方または両方の中へ、それらの個々の導波管のコア内へ電荷を注入することができる自己整合接点から電荷を注入することによって、選択的に変えることができる相補型構造を用いて、面指向性カプラを作製することである。
【０００８】
本発明の他の目的は、光電子デバイスを垂直空洞デバイスとしてどのように製造することができるか、さらに光電子デバイスが、集積回路の平面内で低損失受動型導波管によって相互接続されるソース、検出器、変調器、増幅器、およびスイッチをどのようにして与えることができるかを示すことである。
【０００９】
本発明のさらなる目的は、これらの目標を、一般的なＰＨＥＭＴ構造を変更してこの構造に光電子能力を与えるプレーナシートドーピングの特有の組合せによって実現することである。
【００１０】
本発明の最後の目的は、製造加工の解決法を得るために、相補型トランジスタ技術および光電子デバイス技術をどのようにして同時に最適化するかを示すことである。
【課題を解決するための手段】
【００１１】
これらの目的を達成するために、同じモノリシック半導体デバイス構造を用いて、相補型ＦＥＴまたはバイポーラ動作とともに、サイリスタレーザおよび検出器としての垂直空洞デバイスの動作を実現する半導体デバイス構造と製造技術とを発明した。本発明の１つの説明的な実施形態によれば、変調ドープ層に非常に近接して配置されたプレーナドーピングのシートを用いて電界効果トランジスタのゲート静電容量を設定する（ｎチャネルトランジスタに対してはｐ型シート、ｐ型チャネルトランジスタに対してはｎ型シート）相補型ＩＣＨＦＥＴデバイスをエピタキシャルに組み合わせて、単一のエピタキシャル成長の中で両方のトランジスタを実現する。これらの各トランジスタは、ショットキーダイオードとは対照的に、ゲート接点が事実上オーミックであるＰＨＥＭＴデバイスである。オーム接点は非整流性であるが、ショットキーダイオード接点は印加信号に対して整流性である。
【００１２】
ｎ型トランジスタを、ゲート接点を量子井戸の上方にして成長させ（通常構成と呼ぶ）、ｐ型トランジスタを、ゲート接点を量子井戸の下方にして成長させる（反転構成と呼ぶ）。ｎ型トランジスタの場合、ゲート金属とＰＨＥＭＴの変調ドープ層との間に２つのプレーナシートドーピング層があり、これらは両方とも、変調ドープ層（ｎ型）とは反対のドーピング層（ｐ型）である。表面シート電荷によって、低抵抗オーム接点が可能になる。第２のシートによって、ＦＥＴの入力静電容量が規定される。と言うのは、第２のシートによって、変調ドープ層上方の正確な間隔でのゲート電圧が設定されるからである。反対のドーピング型のこれらのシート間の間隔はアンドープであり、量子井戸に対して中間のバンドギャップ材料で形成される。
【００１３】
ｐ型トランジスタを、反転構成で成長させる。一番下の層は、ｐ型変調ドープ層の下方に臨界的なコンデンサ厚だけ間隔を置いて配置されるｎ型シートである。このｎ型シートの下方にあるのは、ｐ型トランジスタのゲートに対してオーム接点を形成するためのｎ＋型ＧａＡｓ層である。底部層に対するオーム接点は、従来の合金化技術によって形成される。
【００１４】
ｎ型トランジスタのコレクタ接点は、ｐ型トランジスタのチャネル領域によって形成され、ｐ型トランジスタのコレクタ接点は、ｎ型トランジスタのチャネル領域によって形成される。これは、同じエピタキシャル層群内での通常および反転のデバイスの組合せによって実現される。サイリスタは、完全な層構造によって形成されるため、ｎ型およびｐ型トランジスタの両方を包含する。サイリスタ構造では、ｎ型およびｐ型トランジスタの全ての端子接点を利用することができる。
【００１５】
ｎ型反転チャネルデバイスを形成するために、イオン注入と標準的な自己整合技術とを用いて高融点金属ゲート／エミッタの両側にソースおよびドレイン電極を形成する。ソースおよびドレイン電極を、注入種を活性化する高温アニールの後にメタライズする。ｐ型デバイスの場合、高融点金属によってゲートフィーチャが規定されるが、高融点金属は実際にはデバイスのコレクタとして機能する。ゲート層は底部Ｎ＋層であり、その電気的接続は、底部エピタキシャル層に対する電気的アクセスを得るためにソースまたはドレイン領域の一方の側に配置されたオーム接点によって得られる。電界効果トランジスタの場合、ゲートまたはコレクタ接点金属によって、デバイスの長さ（短寸法）に渡って一様な金属フィーチャが形成される。光電子デバイス（サイリスタレーザ、検出器、光増幅器および変調器を含む）の場合、ゲート金属に開口部を設けて光が活性領域の中へまたは活性領域から移動できるようにし、表面Ｐ＋＋プレーナシートドーピングに基づいて一定の電位を光開口部に渡って形成する。したがってゲート金属接点から活性層内への電流フローは事実上２次元であり、キャリアの流れの輪郭はキャリアの流れを案内するためのＳｉ注入を用いることによって決定される。光電子デバイスは共振垂直空洞デバイスであり、ｎおよびｐ型トランジスタの変調ドープ層間の間隔を調整して、半波長の整数倍を空洞内に形成する。
【００１６】
上記実施形態によって、表面に垂直に放出または検出する光電子デバイスが作製される。他の実施形態においては、垂直空洞のＤＢＲミラーが誘電体導波管用のクラッディング層として機能し、光がデバイスの縁内部へ、これらのデバイスとともにモノリシックに製造される受動型導波管を介して入っていく。導波管内にエッチングされた格子（ｇｒａｔｉｎｇ）を用いることによって、光を垂直空洞から導波管伝搬へと連続的に変換することができる。この動作は、レーザ、検出器、変調器、および増幅器デバイスに対して特に重要である。
【００１７】
本半導体デバイス構造の構成によって得られる利点は、以下の通りである。ＦＥＴ静電容量とゲート電圧制御の位置とが、低ゲート接点抵抗を実現するために用いるドーピングから切り離される、ゲート対ソース短絡の発生が大きく減る、ゲート誘電体の有効な（電気的）厚みを非常に薄く作ることができる、シートをエッチング除去して低接点抵抗を実現することができる、空乏デバイスを得るために注入により閾値をより容易に調整することができる、製造性が大きく向上する。２つのトランジスタの組合せによって得られる利点は、光電子サイリスタである新しい構造が形成されることである。サイリスタは、その高インピーダンス状態において特有の特性の高感度検出を有し、そのオフ状態においてレーザ放出を有する。サイリスタ構造は、デジタル変調器、トランシーバ、増幅器、および指向性カプラとして用いることができる。これらのデバイスは、導波管または垂直空洞デバイスとして実現することができる。垂直空洞構成によって、全てのデバイスモードの共振空洞動作が可能になる。また本構造によって、複数の光電子特性に加えて、多数キャリアとして電子または正孔の何れかを有するＢＩＣＦＥＴと呼ばれる反転チャネルバイポーラデバイス、ならびに電子および正孔の両方のチャネルを有するヘテロ構造ＦＥＴも作製される。したがってＦＥＴまたはバイポーラ回路の相補型動作が可能である。
【００１８】
本発明のさらなる特徴および利点が、以下の詳細な説明から、添付の図面と一緒に参照したときに、より容易に明らかになる。
【発明を実施するための最良の形態】
【００１９】
図１ａおよび１ｂに、本発明の一実施形態による層構造であって、光電子技術に関連する全てのデバイス構造を作製できる層構造を示す。図１Ａの構造は、たとえば既知の分子ビームエピタキシ（ＭＢＥ）技術を用いて作ることができる。ＡｌＡｓの第１の半導体層１５１とＧａＡｓの第２の半導体層１５２とを、２つ１組で、半絶縁性ガリウムヒ素基板１４９上に順に付着させて、誘電体分布型ブラッグ反射器（ＤＢＲ）ミラーを形成する。ＡｌＡｓ層の数はＧａＡｓ層の数よりも常に１つだけ多いことが好ましいため、ミラーの最初と最後の層は層１５１として示している。好ましい実施形態においては、その後にＡｌＡｓ層に高温蒸気酸化を施して、デザインされた中心波長でミラーが形成されるように化合物ＡｌxＯyを作製する。したがってミラー内の層１５１と１５２との厚みは、ＧａＡｓとＡｌxＯyとの最終的な光学厚みが、中心波長λDの１／４波長となるように選択される。ミラーの上に付着させるのは、２つのＨＦＥＴデバイスからなる能動型デバイス構造である。これらのうちの１番目は、ｐ変調ドープ量子井戸を有するｐチャネルＨＦＥＴであって、下側（すなわち、先ほど説明したようにミラー上）のゲート端子および上側のコレクタ端子とともに配置される。これらのうちの２番目は、ｎ変調ドープ量子井戸を有するｎチャネルＨＦＥＴであって、上側のゲート端子と下側のコレクタ端子（ｐチャネルデバイスのコレクタ）とともに配置される。したがって非反転Ｎチャネルデバイスが反転ｐチャネルデバイス上に積層されて、能動型デバイス構造が形成される。
【００２０】
層構造は、オーム接点の形成を可能にするために約２０００Åの厚みの高濃度Ｎ＋ドープＧａＡｓの層１５３から始まっており、これはｐチャネルデバイスのゲート電極である。層１５３上に付着されるのは、典型的な厚みが約５００〜３０００Åで典型的なドーピングが５×１０17ｃｍ-3のＮ型Ａｌx1Ｇａ1-x1Ａｓの層１５４である。この層は、ＰＨＦＥＴゲートの一部として機能し、また光学的には、全てのレーザ、増幅器、および変調器構造に対する下部導波管クラッディング層として機能する。次の層１５５は、厚みが約３８０〜５００ÅのＡｌx2Ｇａ1-x2Ａｓであり、ここでｘ２は約１５％である。最初の６０〜８０Å（層１５５ａ）はデルタドーピングの形態のドープされたＮ＋型であり、次の２００〜３００Å（層１５５ｂ）はアンドープであり、次の８０Å（層１５５ｃ）はデルタドーピングの形態のドープされたＰ＋型であり、最後の２０〜３０Å（層１５５ｄ）はスペーサ層を形成するためのアンドープである。この層は、レーザ、増幅器、および変調器デバイスのための下側の別個の閉じ込めヘテロ構造（ＳＣＨ）層を形成する。次の層は、ＰＨＦＥＴの量子井戸を規定する。歪み量子井戸の場合、これは約１０〜２５ÅのアンドープＧａＡｓのスペーサ層１５６と、次に４０〜８０Åの井戸（１５７と表示される）およびアンドープＧａＡｓ（１５８と表示される）のバリアの組合せとからなる。井戸は、一定範囲の組成物により構成することができる。好ましい実施形態においては、量子井戸はＩｎ.2Ｇａ.8ＡｓＮの組成物から形成され、窒素含有量は、所望する自然放出周波数に依存して０％から５％で変化する。すなわち自然放出周波数が０．９８μｍの場合には窒素含有量は０％であり、自然放出周波数が１．３μｍの場合には窒素含有量は約２％であり、自然放出周波数が１．５μｍの場合には窒素含有量は約４〜５％である。井戸バリアの組合せは通常、３回繰り返す。無歪み量子井戸も可能である。アンドープＧａＡｓからなる最後のバリアの次は、アンドープＡｌx2Ｇａ1-x2の層１５９である。この層はＰＨＦＥＴデバイスのコレクタを形成し、厚みが約０．５μｍである。これまで成長させた層は全て、ゲート接点が底部にあるＰＨＦＥＴデバイスを形成する。
【００２１】
また層１５９は、ＮＨＦＥＴデバイスのコレクタ領域を形成する。１５９の上に付着させるのは、約２００〜２５０ÅのアンドープＧａＡｓの層１６０であり、この層は第１の量子井戸のバリアを形成する。この層は、約１００Åの通常のバリア層よりも広い。と言うのは、この層は、成長中断（ｇｒｏｗｔｈ ｉｎｔｅｒｒｕｐｔｉｏｎ）に適応して、成長温度を６１０℃（光学的に高品質なＡｌx2Ｇａ1-x2Ａｓ層に対して要求される）からＩｎＧａＡｓの成長に対する約５３０℃へと変えるからである。したがって層１６０を、約１５０Åの単一層１６０ａと約１００Åの繰り返しバリア層とに分割する。次の層１６１は、アンドープで厚みが約４０〜８０ÅのＩｎ0.2Ｇａ0.8Ａｓの量子井戸である。量子井戸層１６１は、量子井戸層１５７と同じ配合である必要はないことに注意されたい。１００Åのバリアと４０〜８０Åの量子井戸とを、たとえば３回、繰り返しても良い。次は、約１０〜３０ÅのアンドープのＧａＡｓのバリア層１６２である。この層は、成長中断と成長温度の変化とに適応する。次は、約３００〜５００ÅのＡｌx2Ｇａ1-x2Ａｓの層１６３である。層１６３は、底部から最上部へ、２０〜３０ÅのＡｌx2Ｇａ1-x2Ａｓのアンドープのスペーサ層１６３ａと、変調ドープ層である約３〜５×１０18ｃｍ-3のＮ＋型ドーピングの層１６３ｂと、アンドープの約２００〜３００Åのコンデンサスペーシング層１６３ｃと、約６０〜８０Åおよび約３〜５×１０18ｃｍ-3のドーピングの、コンデンサの最上部プレートを形成するＰ＋型のデルタドープ層１６３ｄとから構成される。層１６３ｄに対するドーピング種は、拡散安定性を確保するために炭素（Ｃ）であることが好ましい。常に空乏化している層１６３ｂとは対照的に、層１６３ｄは動作中に完全に空乏化することは決してない。層１６３ｄと１６３ｂとは、全てのデバイスに対する電界効果入力を形成する平行板コンデンサの２枚のプレートを形成する。光電子デバイス動作の場合には、層１６３は上部ＳＣＨ領域である。非常に高い周波数動作を可能にするためには、層１６３は非常に薄くなければならない。例示した実施形態では、４０ＧＨｚのトランジスタカットオフ周波数に対しては、厚みとして３００Åを使用し、９０ＧＨｚに対しては厚みとして２００Åの方が適切である。次にＡｌx1Ｇａ1-x1Ａｓの層１６４を付着させて、レーザ、増幅器、および変調器デバイスに対する上部導波管クラッディング層の一部を形成する。これは通常、厚みが５００〜１５００Åである。層１６４は、たとえば１０〜２０Åの厚みでＰ＋の通常ドーピング１０19ｃｍ-3を有する第１の薄いサブ層１６４ａを有していても良い。第２のサブ層１６４ｂは、１〜５×１０17ｃｍ-3のＰドーピングと７００Åの通常厚みとを有する。次に付着させるのは、ＧａＡｓまたはＧａＡｓおよびＩｎＧａＡｓの組合せの層１６５である。この層は約５０〜１００Åの厚みで、最良のオーム接点を可能にするように、非常に高いレベルのＰ＋型ドーピング（約１×１０20ｃｍ-3）までドープされている。
【００２２】
後述するように、共振空洞デバイスを形成するために、製造プロセスの間にこの構造上に誘電体ミラーを付着させる。ミラー間の距離は、１５３から１６５まで（１５３と１６５とを含めて）の全ての層の厚みである。この構造をデザインする際、この厚みは、指定した波長における１／４波長の整数倍を示さなければならず、層１６４および／または１５９の厚みを調整して、この条件を可能にする。
【００２３】
説明した構造を用いて、サイリスタおよびトランジスタの形態のバイポーラと電界効果トランジスタと光電子デバイスとを、一般化された製造ステップ群にしたがって作製することができる。図２ａに示す第１の構造は、ＮチャネルＨＦＥＴ（ＮＨＦＥＴ）である。図示したように、これは高融点金属ゲート接点１６８を用いて形成されている（電極はエミッタとしても表示されている。と言うのは同じ接点群を用いて、構造を、バイポーラデバイス（図２ｂおよび２ｃにより最適に示されている）として動作させることができるからである）。デバイス製造は、高融点ゲートの付着から始まり、その後にＮ型イオンのイオン注入１７０を行って、自己整合型接点を、層１６１および１６０からなるチャネルに対して形成する。ＦＥＴのソース側では、構造をｐ型量子井戸１５７の付近（約１０００Å上方）までエッチングし、Ｐ型イオンのイオン注入１７３を行ってｐ型反転チャネルに接点する。また酸素などの絶縁注入１７１をＮ型ドレイン注入の下方に行って、高速動作を得るために静電容量を減らす。次にデバイスに、９００℃のオーダーまたはそれ以上の高速熱アニール（ＲＴＡ）を施して、注入物を全て活性化させる。次にデバイスを他のデバイスから、半絶縁性基板までのエッチング（ＡｌＡｓ／ＧａＡｓのミラー対１５１／１５２を通るエッチングを含む）によって分離する。この時点で、デバイスを蒸気周囲の中で酸化させて、最終的なＤＢＲミラーとして機能するＡｌＯ／ＧａＡｓの層を形成する。この酸化ステップの間に、エッチングされたＡｌＧａＡｓ層の露出した側壁が、非常に薄い酸化物層の形成によってパッシベートされる。製造の最後のステップは、Ａｕ金属接点の付着である。これらの接点には３つの形態がある。１つはＮ＋型注入物のためのＡｕＧｅ／Ｎｉ／Ａｕ接点１６９（１６９ａ、１６９ｂ）であり、１つはＰ＋型注入物のためのＡｕＺｎ／Ｃｒ／Ａｕ接点１７２（１７２ａ）であり、３番目はデバイスノード間の相互接続を形成するための純粋Ａｕの最終層（図示せず）である。
【００２４】
図２ｂに第２の構造を示す。この構造では同じ製造ステップを用いているが、構成は、バイポーラデバイスとして、より適切に最適化されている。このことを実現するために、エミッタとして機能している高融点接点１６８を形成した後に、チャネルと接点する自己整合型注入１７０の両方をベースまたは制御電極として接続し、注入１７０は反転チャネル内の電荷レベルを制御する機能を有する。チャネル電荷によって、エミッタとコレクタとの間の熱電子電流フローが制御され、熱電子バイポーラデバイスが作製される。次にデバイスを、ｐ型量子井戸１５７の約１０００Åだけ上方に設けられたコレクタメサまでエッチングし、これらの井戸にＰ＋型イオン注入１７３によって接点を形成する。プロセスの残りは図２ａの場合と同じである。このバイポーラは、ノーマリーオンの反転チャネルを有して成長するｐδｎｐデバイスであることに注意されたい。バイポーラデバイスという点では、ｐ型バイポーラは常にｎ型バイポーラよりも劣っている。したがってこのデバイスの主な用途は、相補型バイポーラ技術におけるｐ型コンポーネントとしてである。
【００２５】
図２ｂにおいて、コレクタ１７２ａ、１７２ｂは両方ともベースまたはソース接点の外側であるため、チャネルまたはベースアクセス抵抗のために、コレクタアクセス抵抗が失われていることに注意されたい。図２ｃに示すように、エミッタ接点１６８の一方の側への自己整合の注入１７０によるソース接点１６９ａと、エミッタ接点の他の側への自己整合の注入１７３によるコレクタ接点１７２ｂとを形成することによって、デバイスを異なって構成することができる。したがって製造手順では、エミッタゲートフィーチャ１６８内でのマスクのアライメントが必要であり、このためフィーチャをどのくらい小さく作れるかが制限される。したがって、より高速にするためには妥協を行う。この構成では、全体のソース抵抗を犠牲にして、コレクタ抵抗が最適化されている。
【００２６】
図２ｄ〜２ｆにおいて、ｎδｐｎバイポーラデバイスと断面が同一のＰＨＦＥＴの断面が示されている。図２ｄでは、最上部のｐ＋層１６５がエッチング除去され、また高融点金属１６８を付着させる前にＮ＋注入１７９を用いて、ＰＨＦＥＴまたはｎδｐｎバイポーラデバイスの何れかのコレクタ領域１５９に対するＮ接点を形成することが示されている。高融点接点１６８をマスクとして用いて、半導体をｐ量子井戸から１０００Å以内までエッチングした後、Ｐ＋型注入１７３を行って、ｐ反転チャネル１５７／１５８に対する自己整合接点を作製する。Ｐ＋型注入を、下方のＳＩ基板まで貫通するのに十分な程度に深く行うことができることに注意されたい。これは、バイポーラおよびＨＦＥＴの高速回路動作を得るための低静電容量という利点がある。次にＲＴＡステップを行って、全ての注入物を活性化する。次にメサを形成して、その下のゲート電極を形成するＮ＋層１５３まで、層をエッチングする。次に、より大きなメサをミラー層を通してエッチングして全てのデバイスを分離し、酸化ステップを行ってデバイスの下方にミラーを作製するとともに全てのデバイス側壁をパッシベートする。最後のステップは、ｐ型Ａｕ合金金属１７２をＰ＋型注入物に対して付着することと、ｎ型Ａｕ合金金属１７４をＮ＋ゲート層に対して付着することである。
【００２７】
図２ｅでは、ｎ型量子井戸チャネル１６１／１６０に対する自己整合接点の形成を、高融点金属をマスクとして用いてはいるがフィーチャの一方の側のみに注入することによって行うことで、コレクタ接点抵抗が改善されている。高融点接点の他方の側では、ｐ型量子井戸１５７／１５８から１０００Åのところまで半導体をエッチングし、Ｐ＋型注入１７３を行って、ｐ型反転チャネルにアクセスすることでｎδｐｎトランジスタのためのベースまたはソース接点が作製されている（図２ｄの場合と同様に、この注入はＳＩ基板まで貫通しても良い）。このタイプの構成では、図２ｄにおける構成よりも、大きなゲート／エミッタフィーチャ１６８が必要である。と言うのは、フィーチャの中央部においてアライメントが必要だからである。注入物を活性化するためのＲＴＡステップの後、より大きなメサを形成してＮ＋底部層１５３に対するエミッタ接点１７４ａ、１７４ｂを形成し、図２ｄの場合と同様にデバイス分離を行い、またＡｕ接点冶金も行う。このタイプの構成を用いれば、ベース（ソース）アクセス抵抗を犠牲にして、コレクタ接点抵抗が下がる。したがって、より高速を実現しようと試みる場合には、より低いコレクタアクセス抵抗を実現するために、より高いベースアクセス抵抗が容認される。
【００２８】
図２ｆでは、潜在的に図２ｅおよび２ｄよりも優れている、低コレクタアクセス抵抗を得るための他のアプローチのデバイス断面が示されている。この場合、最初に材料をエッチングして、層１６５、１６４、および１６３ｄを除去する。このエッチングを行うことによって、高融点接点を付着させる前に全てのＰ＋型層が除去される。Ｗ／Ｉｎ接点冶金を付着させてＲＴＡステップを用いることによって、Ｗ／ＩｎをＮ＋電荷シート層１６３ｂと相互作用させるのに十分な少量の合金化が起こる。このアプローチを用いる場合、Ｐ＋電荷層の正確なエッチングと除去とを可能にするために、半導体エッチの非常に厳格な制御が必要である。このアプローチは、本明細書で導入する新しいエピタキシャル成長によって可能になる。エピタキシャル成長は、全てのｐ型バリア電荷を、ｎ型変調ドーピングから間隔を置いて離された薄いシート内に集めるようにデザインされている。２つの電荷シートをこの仕方で隔てることによって、それらの間の位置までエッチングし、その結果、デバイスの最上部から全てのｐ型ドーピング層を効果的に除去することができる。このアプローチを効果的に行うことができれば、それは最適なアプローチである。と言うのは、このアプローチは、コレクタ抵抗とベース抵抗とを一緒に、かつ同時にコレクタ静電容量を、最小限にすることができるからである。一旦、高融点ゲート１６８が規定されてエッチングされたら、図２ｄに対して説明された製造が続く。
【００２９】
図２ａ〜２ｆの種々の構造（とともに、後述する図２ｇ〜２ｊの構造）は、互いに隣接して形成することができ（たとえば別個のメサ上に）、希望通りに相互接続できることに注意されたい。したがって、たとえば図２ａのＮＨＦＥＴ構造と図２ｄのＰＨＦＥＴの構造とを相互接続して、相補型ＦＥＴ回路を形成することができる。この場合、図２ａのゲート端子１６８を図２ｄのゲート端子１７４ａまたは１７４ｂに結合し、図２ａのドレイン１６９ｂを図２ｄのドレイン１７２ｂに結合し、図２ａのＮＨＦＥＴソース１６９ａをグランドに結合し、図２ｄのＰＨＦＥＴソース１７２ａを正の供給電圧に接続する。またメサの形成は、所望する層までエッチングすることによって行われることも理解されたい。すなわち所望する電気的および熱的分離特性に依存して、メサの形成を、たとえば最上部のミラー層１５２まで、またはより深く基板層１４９までエッチングすることによって、行うことができる。
【００３０】
図２ｇ〜２ｊでは、前述した製造手順が、光の放出、検出、変調、および増幅デバイスの形成に適応されている。図２ｇでは、Ｎ＋イオン注入１７０を用いて自己整合チャネル接点をｎ型反転チャネルに形成し、Ｐ＋イオン注入１７３を用いて自己整合チャネル接点をｐ型反転チャネルに形成したサイリスタデバイスのデバイス断面が示されている。これらのチャネルインジェクタによって、ｎ型および／またはｐ型の高インピーダンスの第３の端子入力を有するサイリスタのスイッチングが可能になる。これらの注入は、図２ａ〜２ｆで説明したのと同一の製造ステップを用いて形成される。またサブコレクタまたはバックゲート接続が、Ｎ＋底部層１５３までエッチングしてＡｕＧｅ／Ｎｉ／Ａｕオーミック合金接点１７４（１７４ａ、１７４ｂ）を設けることによって形成される。また前述したように、ｐ型およびｎ型注入１７３／１７０に対しては、ｐ型およびｎ型Ａｕ合金金属（１７２および１６９）によって、それぞれ接点が形成される。光デバイスの場合の主な違いは、エミッタ接点の形成にある。デバイス製造は、エッチングによってアライメントマーク（図示せず）を規定することから始まり、次に表面層の保護としておよびその後のイオン注入に対するブロッキング層として働くＳｉ3Ｎ4層（図示せず）を付着させる。次にアライメントマークにアライメントされたフォトマスクを用いて、Ｎ型イオンのイオン注入１７５を行い、注入間の分離によって規定される光開口部１７６を作製する。注入によって、ｎ型量子井戸と表面との間の層内にｐｎ接合が形成され、注入間の間隔によって、電流が流れ得る領域したがって光学的な活性領域が規定される。電流は、ｎ注入領域１７５内へ流れることはできない。その理由は、電流注入に対するバリアがあるからである。電流フローの軌跡を図に示す。レーザ閾値条件は、このバリアのターンオン用の電圧の前に達せられる。注入の後に、高融点ゲート１６８を被覆させて、やはりアライメントマークしたがって注入にアライメントされた環状部分として規定する。金属エッチングは、環状部分の内部の窒化物上でおよび環状部分の外部の半導体上で停止する。製造の残りの部分は、金属相互接続が全て規定されるまでは、前述した説明に従う。共振空洞デバイスを形成するために、製造プロセスの間にこの構造上に誘電体ミラーを付着させる。ミラー間の距離は、１５３から１６５まで（１５３と１６５とを含めて）の全ての層の厚みである。この構造をデザインする際、この厚みは、指定した波長における１／４波長の整数倍を示すことが好ましく、この条件を可能にするために層１６４および／または１５９の厚みを調整する。次に誘電体ミラーを、誘電体層１６６および１６７、通常はＳｉＯ2と高屈折率材料たとえばＧａＡｓまたはＧａＮとの層を付着させることによって、デバイスの最上部に形成する。誘電体ミラーは２つの目的を満たす。それは、垂直放射および光吸収に対する空洞を規定するとともに、導波管に対するクラッディング層として機能して、光がウェハの平面内で伝搬するようにする。殆どの用途において、用いられるのは電子の第３の端子１６９（１６９ａ、１６９ｂ）だけであって、正孔の第３の端子１７２（１７２ａ、１７２ｂ）ではない。図２ｈに、正孔端子１７２がないデバイスの断面を示す。デバイスは、垂直空洞エミッタまたは検出器として動作する。
【００３１】
図２ｇに戻ると、このデバイスは、光電子コンポーネントとして多機能である。ソース１６９が正にバイアスされているか、またはコレクタ１７２が負にバイアスされていると、サイリスタは、そのオン状態に切り換わる。バイアシングがレーザ用の閾値を上回っていると、デバイスの最上面における光開口部を通してレーザ放出が得られる。これが垂直空洞レーザの動作である。サイリスタがオフ状態にあって、光が最上部の光開口部を通して入れられた場合、デバイスは、臨界的なスイッチング条件を実現するのに十分な電子−正孔対が生成されているとオン状態へのスイッチングが起こるという意味で、デジタル検出器として機能する。図３に、光受信機に対する構成を示す。デバイスは、その供給電圧ＶDDに、負荷抵抗器ＲL１８０を通してバイアスされていると仮定する。またＮ＋電子源端子１６９（インジェクタと呼ぶ）が、電流源１８１を通して、最大の正電圧ＶDDにバイアスされていると仮定する。インジェクタ端子を通る電流源を上回る光電流の生成に十分な強度の光が検出器に入射すると、サイリスタはスイッチオンする。入射光が減少すると、インジェクタ上の電流源が電荷のチャネルを排出するために、サイリスタはスイッチオフする。したがって、この回路は光受信機として機能する。
【００３２】
図２ｈに示すデバイスは、米国特許第６，０３１，２４３号（Ｔａｙｌｏｒ）において検討されている技術により上部ミラー層１６６、１６７内に格子が形成されているならば、面内または導波管デバイスとしても機能し得る。なお、この文献の開示は本明細書において参照により全体として取り入れられている。格子は、垂直空洞によって生成された光を回折して、上部（１６６、１６７）および下部（１５１、１５２）ミラー層を導波管クラッディング層として有し注入物１７０を横方向の閉じ込め領域として有する導波管の中を伝搬する光にする機能を行う。図２ｉにこの種の動作を示す。図３ｂに、どのように受動型導波管が能動型導波管に接続されているかを示すこのデバイスの平面図を示す。このデバイスは、レーザ、検出器、変調器、および増幅器の動作モードを有する。レーザとしては、垂直空洞内で生じる全ての光は、ミラーによって形成される導波管内部まで横方向に送られ、そしてデバイスの縁において受動型導波管に接続される。導波管検出器としては、光は、受動型導波管からデバイス内部に入り、垂直空洞モードへと回折され、垂直空洞内で共振吸収される。この動作方法においては、デバイスは図３に示すように電気的にバイアスされ、回路の機能は、光受信機としてのそれとなる。しかし図２ｈまたは２ｉにおけるサブコレクタ接点１７４が接続されていない（すなわち浮遊している）場合には、デバイスは、ゲート１６８およびソース１６９に接続される簡単なピン検出器として動作する可能性があることにも注意されたい。と言うのは、ゲート／エミッタ内に光電流が生成されて回路に供給され、スイッチングが妨げられるからである。導波管吸収変調器としては、２つの形態の動作が可能である。第１に、デバイスがサイリスタとしてバイアスされ、電気データがインジェクタを通して入力されると、デバイスはデジタル変調器として動作することができる。インジェクタからデバイス内部に電流が注入され、データが１の場合にデバイスはオン状態に切り換わる。スイッチオン状態では、光損失は全くなく、光学的「１」が生成される。他方でデータがゼロの場合には、インジェクタは、連続的に電荷を取り去り（電流がデバイスから流れ出る）、デバイスを強制的にオフ状態のままにする。オフ状態では、光信号は全て吸収されて、光学的「０」が生成される。この動作に対しては、デバイスは、格子を用いて動作しても良いし、格子を用いずに動作しても良い。しかし格子を用いればデバイスの長さを短くすることができる。第２に、デバイスのサブコレクタが接続されていなければ、デバイスはアナログ変調器として機能することができる。アナログ変調器としては、インジェクタ入力電圧を、バイポーラ導電を伴わないＦＥＴ導電に対する最大電圧によって生じる変調器の最大吸収変化まで変化させることによって、どんなレベルの変調強度も得ることができる。と言うのは、サブコレクタが接続されていなければ、スイッチングは起きないと考えられるからである。
【００３３】
デバイスの最後の動作モードは、導波管増幅器としてである。図２ｉのデバイスが、スイッチオン状態ではあるがレーザ用閾値よりもはるかに下側で動作する場合には、一方の端における受動型導波管からデバイスへの光信号入力を、デバイスの出力において、より大きな光信号に増幅することができる。増幅器の場合にも、格子は用いても良いし、用いなくても良い。しかし格子を用いればデバイスは短くなる。また分極が安定する。と言うのは、格子はＴＥモードを、ＴＭモードの場合よりもはるかに強くサポートするからである。
【００３４】
これまで述べてきた全ての動作モードにおいて、デバイスへの入力上の１つの受動型導波管とデバイスの出力上の他の受動型導波管とに接続された１つの能動型導波管のみが必要とされている。特に重要な新考案は、変調器導波管のうちの２つを横方向においてすぐ近くに置いて、１つの導波管内のガイドされた光が２番目の導波管内のガイドされた光とエバネッセント結合するように、またその反対となるようにしたときに得られる。図２ｊにこのデバイスの断面を示す。この図では、２つの導波管内で伝搬する光モード１７７と１７９とが示されている。その製造は、高速熱アニール（ＲＴＡ）の前に、光開口部を保護する窒化物層をパターニングして、光学的活性領域全体を２つの導波管チャネルに均等に分割する開口部１７８を作製することを除いて、単一の変調器デバイスのそれと同一である。この開口部内でｐ＋層を除去する。次にＳｉＯ2を付着し、そしてＲＴＡの間に空孔の不規則化が起こるため、わずかに大きなエネルギーギャップが領域１７８内で生じる。このエネルギーギャップによって、エバネッセント結合が起こるのに理想的な領域が得られる。プロセシングの残りは、前述した導波管デバイスのそれに従う。図３ｃのデバイスの平面図が示すように、このデバイスは、入力としての２つの受動型導波管チャネルと、出力としての２つの受動型導波管チャネルとを有する。このようなデバイスは指向性カプラと呼ばれ、図２ｊにおけるモードＡからモードＢへの光の切り換わりは、ガイドＡとＢとの間の導波管伝搬定数の差分変化によって引き起こされる。この変化は、自己整合チャネル接点から反転チャネル内への電荷の注入によって生じ、２つのチャネルの一方または他方（しかし両方ではない）内への電荷の注入によって引き起こすことができる。２つのチャネルの製造技術は、２つの導波管があらゆる点で同一となって大きな面積に渡って結合長さが一定となるようなものでなければならないことに注意されたい。考慮しても良い異なる動作モードが存在する。１つには、サブコレクタを負荷抵抗器を通してグランドにバイアスして、エミッタを正にバイアスする。したがって両方の導波管部分が、ポテンシャルスイッチである。次に、電流を一方の側（ソース領域１６９の一方）に注入すると、その側は切り換わって、その側の電子チャネルのみが充填される（一方の側が切り換わると、デバイスにかかる電圧が減少しているために、他方の側は切り換わらないことがあり得ることに注意されたい）。このことによって、エバネッセント（一過性の）結合にとっては理想的な、２つの導波管の間における伝搬定数のはっきりとした違いが生じる。オン状態に一度切り換わってしまえば、増幅器としての導波管のゲインを調整して、他の全ての光損失（たとえば挿入損失など）を相殺できることに注意されたい。電荷の注入に伴って、導波管内の量子井戸の吸収端がシフトし、吸収の最大変化に対応する波長λmaxが存在する。クラマースクローニッヒの関係に従って、屈折率は、λ＞λmaxの場合には増加し、λ＜λmaxの場合には減少する。スルーまたはアンスイッチド状態に対しては、光がチャネルＡからチャネルＢにエバネッセント結合してＡに戻ること、チャネルＢに対してはその反対のことが求められる。したがってスルー状態に対しては、最も大きな屈折率が必要とされ、波長λ＞λmaxが選ばれるであろう。このことは、スルー状態では、スイッチオン状態に対応して両方のチャネルが電荷で満たされなければならないことを意味する。したがって指向性カプラをサイリスタモードで動作させるときには、オン状態はスルー状態に対応する。しかし、サイリスタスイッチングは導波管の一方のみで起こることが分かっているので、２番目の導波管内の電荷は、スイッチングを伴わないアナログモードでの注入によってもたされる。したがって望ましいスイッチングモードは、スイッチの一方の側をスイッチオンした後に、スイッチング用のデータを他方の側へ与えることである。クロス状態（スイッチド状態）は、チャネルＢと一度だけ結合するチャネルＡ上の光信号に対応し、チャネルＢ上の光信号に対してはその反対である。チャネルＡサイリスタがスイッチオンしていると仮定する。そしてスルー状態からクロス状態への移行が、チャネルＢへのソース入力に電荷が注入されたときに起こる。チャネルＢから電荷がなくなったときに、そのチャネルにおける吸収増加がなくなり、したがって屈折率の増加もなくなる。この結果、伝搬定数が変化し、したがってクロス状態と関連する結合長さが増加する。両方のチャネルに電荷が存在するスルー状態では、両方のチャネルで得ることができる光ゲインが存在することに注意されたい。クロス状態では、一方のチャネルで得ることができる光ゲインが存在する。このようなゲインは、挿入損失と、指向性カプラを横断するときに受ける損失とを相殺するのに有用である。このゲインを利用するためには、光モードの波長を調整して、屈折率の最大変化と一致させる必要があり得ることに注意されたい。これは、加熱要素として専用のＨＦＥＴを用いて、スイッチを局所的に加熱することによって行うことができる。
【００３５】
また全てのデバイスを相互接続する受動型導波管が、空孔不規則化技術を用いることによって形成される。受動型導波管領域において、隆起部分（ｒｉｄｇｅ）をエッチングしてＳｉＯ2をコーティングすることによって、非吸収（したがって低損失）領域が形成される。その後、受動型導波管に上部誘電体ミラー層をコーティングして、導波管伝搬用の上部クラッディング層を設ける。
【００３６】
本明細書では、サイリスタ、トランジスタ、光エミッタ、光検出器、光変調器、光増幅器、および他の光電子デバイスを実現するために変調ドーピングによって作製される反転チャネルを用いる半導体構造を説明し例示してきた。本発明の特定の実施形態について説明してきたが、本発明をそれに限定することは意図されておらず、本発明は当該技術分野において許される程度に範囲が広く本明細書も同様に読み取られることが意図されている。したがって特定の厚みを有し、特定の型および濃度のドーピングがなされた特定の層について説明してきたが、あるトランジスタ層を取り除くことができ、および／または追加の層および／またはサブ層を用いることができ、さらに層は異なる厚みを有することができ、また異なるドーピングがなされ得ることが理解される。また特定の層を、ある構成要素のパーセント含有量に関して説明してきたが、層は同じ構成要素を異なるパーセントで、または他の構成要素を利用できることが理解される。さらに、特定の形成およびメタライゼーション技術について説明してきたが、説明した構造は他の方法で形成することができ、また端子を形成するために他の金属を使用できることが理解される。さらに、説明した半導体構造から形成されるバイポーラおよびＦＥＴトランジスタ、光エミッタ、検出器、変調器、増幅器など、ならびにこれらのコンポーネントを用いる回路の特定の配置について説明してきたが、提供された構造およびコンポーネントから他のデバイスおよび回路を作製することができることが理解される。したがって提供された本発明から逸脱することなく、本発明に対してさらに他の変更を加えられることが当業者によって理解される。
【図面の簡単な説明】
【００３７】
【図１−ａ】本発明の原理となる実施形態による構造の層を示し、本発明の電子および光電子スイッチングデバイスを作製することができる概略図である。
【図１−ｂ】図１Ａの構造のエネルギーバンドダイアグラムを示す図である。
【図２−ａ】ソース、ドレイン、およびゲート接点と、加えてコレクタと表示されたバックゲートとを有するｎ型トランジスタを示す概略的な断面図である。ドレインは、酸素注入を挿入して局所的な静電容量を最小限にすることによって、低静電容量、高速ノードとして作製される。またこれは、端子の名称がエミッタ、ベース／ソース、および図２ｂで最適化して示されるコレクタである、ｐ型バイポーラデバイス（ｎチャネルＢＩＣＦＥＴ）を示す断面図である。
【図２−ｂ】ｐδｎｐトランジスタのデバイス接点幾何形状を示す図である。このレイアウトにおいては、ベース／ソース端子はチャネルに両側から接点し、コレクタ接点は、ベース接点の外側で規定される。この場合、ベース抵抗は、ベース接点領域の下方の非変調ｐチャネルを含むコレクタ抵抗を犠牲にして最小限にされる。
【図２−ｃ】より低いコレクタ抵抗に対して最適化されたｐδｎｐトランジスタのデバイス接点幾何形状を示す図である。ベース／ソース接点は、チャネルの一方の側に対して自己整合され、コレクタ接点は他方の側に対して自己整合される。図２ｂとの比較により、ベース／ソースアクセス抵抗はより高いが、コレクタアクセス抵抗はより低い。
【図２−ｄ】ｎδｐｎトランジスタの構造でもあるＰＨＦＥＴの構造を示す図。構造の最上部におけるオーム接点のためのｐ＋層と、ｎチャネルデバイスのコンデンサの上部プレートを規定するｐ＋層とは、両方ともエッチング除去されるため、高融点電極の付着の前に変調ドーピングが露出する。バイポーラトランジスタの場合、メサの両側上にエミッタ接点が必要である。ＦＥＴの場合、メサの一方側上のゲート接点で十分である。
【図２−ｅ】ｎδｐｎトランジスタの構造でもあるＰＨＦＥＴの構造を示す図。構造の最上部におけるオーム接点のためのｐ＋層と、ｎチャネルデバイスのコンデンサの上部プレートを規定するｐ＋層とは、両方ともエッチング除去されるため、高融点電極の付着の前に変調ドーピングが露出する。バイポーラトランジスタの場合、メサの両側上にエミッタ接点が必要である。ＦＥＴの場合、メサの一方側上のゲート接点で十分である。
【図２−ｆ】ｎδｐｎトランジスタの構成でもあるＰＨＦＥＴの構成を示す図。構造の最上部におけるオーム接点のためのｐ＋層と、ｎチャネルデバイスのコンデンサの上部プレートを規定するｐ＋層とは、両方ともエッチング除去されるため、高融点電極の付着の前に変調ドーピングが露出する。バイポーラトランジスタの場合、メサの両側上にエミッタ接点が必要である。ＦＥＴの場合、メサの一方側上のゲート接点で十分である。
【図２−ｇ】垂直放出または検出型デバイスとして構成される光電子サイリスタ構造の一般化された構成を示す図である。完全を期すために、ｎチャネルおよびｐチャネル接点の両方とも示されている。光開口部は、金属タングステンエミッタ接点の内部に配置されるＮ型注入によって形成される。活性層内への電流フローは、図示したように注入物によって導かれる。底部ミラーを成長させてＡｌＯ／ＧａＡｓに変換し、最上部ミラーは付着層からなる。
【図２−ｈ】第３の端子入力としての電子チャネル接点のみによって形成された光電子サイリスタ構造を示す図。これは、最も実用的なサイリスタ構造であり、状態を変えるためには単一の高インピーダンス入力ノードのみが必要であり、電子チャネルが、その高移動度のために好ましい。
【図２−ｉ】電子の第３の端子入力によって形成され、信号の導波管伝搬に適合された光電子サイリスタ構造を示す図である。光は、付着させたＤＢＲミラーによって最上部に形成されたクラッディングによって示されるように、また成長させたＤＢＲミラーによって底部に形成されたクラッディングによって示されるように、光モードに閉じ込められている。レーザ構造の場合、最上部に付着されたミラーの第１のミラー層内に形成された二次の回折格子の作用によって、光は垂直伝搬モードから導波管伝搬モードへと変換される。また導波管デバイスは、サイリスタデジタル受信機としても、導波管増幅器としても、また導波管デジタル変調器としても機能する。
【図２−ｊ】電子の第３の端子入力を有し、２つの平行な導波管チャネルの形成に適合された光電子サイリスタ導波管構造を示す図である。光は、エバネッセント結合によって、一方のチャネルから他のチャネルへ、またその反対に結合されている。結合は、空孔不規則化などの技術を通して形成されたわずかに大きなバンドギャップ、したがってわずかに低い屈折率の領域を通して起こる。このような指向性カプラデバイスでのスイッチングは、２つのチャネルのうちの一方へ電荷を注入することによって起こる。
【図３】図３は、光受信機回路を示す図である。
【図３−ａ】図３ａは、ＨＦＥＴまたはバイポーラデバイスの形態でサイリスタとともに集積されたトランジスタである直列の負荷要素を有するサイリスタの回路構成を示す図である。第３の電気端子から高インピーダンス入力が与えられて、デバイスがトリガされる。デバイスのＩＶ特性も示されており、スイッチングは、スイッチング電圧がバイアシング電圧を下回ったときに起こる。
【図３−ｂ】単一の導波管デバイスの面内構成を示す上面図である。光は、コア領域としての量子井戸と導波管クラッディング領域としての誘電体ミラーとによって形成された導波管の中を伝搬する。光は、受動型導波管から入って受動型導波管へと出て行く。これらの受動型導波管は、能動型導波管への遷移部分において反射率がほとんどゼロである。能動型デバイスは、横方向の伝搬モードから垂直方向の伝搬モードへの変換を可能にするために、上部誘電体ミラーの第１の層内に規定された格子を有する場合がある。
【図３−ｃ】指向性カプラ光スイッチを示す上面図である。２つの能動型導波管チャネルが、２つのガイド間で波をエバネッセント結合する電気的に絶縁している領域によって分離されている。ガイドの他の態様は図３ｂと同一である。
【０００１】
本発明は、半導体ヘテロ接合デバイスの分野に関し、特に、サイリスタ、トランジスタ、光エミッター、光検出器、光変調器、光増幅器、および他の光電子デバイスを実現するために変調ドーピングによって形成される反転チャネルを用いる半導体構造に関する。
【背景技術】
【０００２】
本発明は、擬似パルスドープ高電子移動度トランジスタ（パルスドープＰＨＥＭＴ）として知られ、しばしばパルスドープ変調ドープ電界効果トランジスタ（パルスドープＭＯＤＦＥＴ）またはパルスドープ２次元ガス電界効果トランジスタ（パルスドープＴＥＧＦＥＴ）と呼ばれる既存のデバイス構造に基づく。これらのデバイスに対しては、ＧａＡｓ／ＩｎＧａＡｓ／ＡｌxＧａ1-xＡｓが最適なＩＩＩ−Ｖ族材料系である。と言うのは、ＭＢＥ（分子ビームエピタキシ）によって高い光学／電気特性のエピタキシャル層を成長させる能力があるからである。しかしＧａＮなどの比較的新しい広帯域半導体も、量子井戸が簡単に形成されるため、有望な候補である。現在、ＰＨＥＭＴは、ワイヤレスおよびＭＭＩＣ用途におけるフロントエンド増幅器として絶えず需要があり、その優れた低ノイズおよび高周波特性によって十分に認められるようになってきている。
【０００３】
ＰＨＥＭＴは、マルチギガヘルツの領域内まで良好に動作するマイクロ波トランジスタの製造において非常に成功している。このトランジスタは当初、軍事システムで広く用いられ、現在は市販品への方向が、特にセルラー通信の領域において見出されている。高周波領域で電気信号とともに光信号を用いることによって得られる利点は多い。電子部品を光電子部品とモノリシックに組み合わせることは、光電子集積回路（ＯＥＩＣ）のコンセプトを生み出す。一般的に、モノリシック集積化は困難であることが分かっている。と言うのは、一方で電子デバイスたとえばＦＥＴと、他方で光電子デバイスたとえば接合ダイオードレーザおよびＭＳＭまたはＰＩＮダイオードとの構造が、非常に異なる性質であるからである。事態をさらに複雑にしているのは、光電子デバイスの組合せを導入することが、現在はＳｉ−ＣＭＯＳ回路の形態の相補型ＭＯＳトランジスタである従来技術の電子チップ技術と、競合するに違いないということである。推測されるのは、光電子デバイスの組合せを導入することによって、光電子機能性とともに相補型デバイスの組合せをもたらすに違いないということである。このように光電子技術の基礎によって、相補型機能と、この機能に従来のＣＭＯＳに対する明らかな利点を与える光電子機能との両方がもたらされるであろう。ＰＨＥＭＴは、オーム接点を用いてショットキー接点と取り替えることによって、オプトエレクトロニクス用に変更することができる（全体が参照として本明細書に組み込まれた米国特許第４，８００，４１５号を参照のこと）。このようなデバイスは、ＨＦＥＴとして説明されている幅広いＩＩＩ−Ｖ族トランジスタと区別するために、ＨＦＥＴ、より正確には反転チャネルＨＦＥＴ（ＩＣＨＦＥＴ）と呼ばれている。しかしｐドーピングをどのようにＰＨＥＭＴに加えるかについての詳細な性質は、重要な問題である。と言うのは、結果として生じる構造は、以下のような多機能を実行しなければならないからである。１）低抵抗オーム接点をもたらさなければならない、２）光電子デバイスの活性領域中へのキャリアの注ぎ込みをもたらさなければならない、３）自由キャリア吸収の影響を最小限にしなければならない。オーム接点に変更されたＰＨＥＭＴを有する相補型構造を実現するためには、２つの異なるタイプの変調ドープ量子井戸界面を成長させる必要がある。一方は電子用の反転チャネルを形成し、一方は正孔用の反転チャネルを形成する。これら２つの界面を構造的に組み合わせる方法によって、サイリスタの形態の光スイッチを形成するための、いくつかの特有の機会が与えられる。これらは、ＣＭＯＳ技術を実行する際にｐ−ｎ−ｐ−ｎ構造の一連の組合せとしてごく普通に形成されるが、寄生ラッチアップをなくすために意図的に抑制される。しかしＩＩＩ−Ｖ族相補型技術の層構造のデザインにおいては、スイッチングレーザおよび検出器に対する特有の機会を与えるようにサイリスタを最適化することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、電子多数キャリアバイポーラトランジスタ、正孔多数キャリアバイポーラトランジスタ、電子がチャネル多数キャリアである電界効果トランジスタ、正孔がチャネル多数キャリアである電界効果トランジスタ、チャネル接点からチャネル多数キャリアが注入されオーミックゲート接点からチャネル少数キャリアが注入される横方向注入型レーザ、サイリスタスイッチングレーザ、その量子井戸のバンドギャップに渡る放射を吸収するサイリスタスイッチング検出器、多数光電子がチャネル接点へ取り出され光正孔がゲートまたはコレクタオーム接点へ取り出されるピン型バンドギャップ検出器、光増幅器、変調器、として動作するように単一集積回路チップ内で同時に製造することができる単一エピタキシャル層構造を考案することである。
【０００５】
本発明の他の目的は、好ましくは相補型ロジックゲートとして機能する一対の相補的ｎチャネルおよびｐチャネルの電界効果トランジスタを作製するための製造技術を明確に述べることである。この製造手順は、ｎチャネルおよびｐチャネル制御要素をそれぞれ有する相補型バイポーラ電界効果トランジスタも作製する。
【０００６】
本発明の他の目的は、サイリスタデバイスを同じ相補型技術手順からどのように最適化して、そのオン状態へ切り換えたときに高効率レーザとして機能し、その高インピーダンスオフ状態において高効率検出器として機能するようにすることができるかを示すことである。
【０００７】
本発明の他の目的は、２つの平行な導波管内の伝搬定数を、これらの導波管の一方または両方の中へ、それらの個々の導波管のコア内へ電荷を注入することができる自己整合接点から電荷を注入することによって、選択的に変えることができる相補型構造を用いて、面指向性カプラを作製することである。
【０００８】
本発明の他の目的は、光電子デバイスを垂直空洞デバイスとしてどのように製造することができるか、さらに光電子デバイスが、集積回路の平面内で低損失受動型導波管によって相互接続されるソース、検出器、変調器、増幅器、およびスイッチをどのようにして与えることができるかを示すことである。
【０００９】
本発明のさらなる目的は、これらの目標を、一般的なＰＨＥＭＴ構造を変更してこの構造に光電子能力を与えるプレーナシートドーピングの特有の組合せによって実現することである。
【００１０】
本発明の最後の目的は、製造加工の解決法を得るために、相補型トランジスタ技術および光電子デバイス技術をどのようにして同時に最適化するかを示すことである。
【課題を解決するための手段】
【００１１】
これらの目的を達成するために、同じモノリシック半導体デバイス構造を用いて、相補型ＦＥＴまたはバイポーラ動作とともに、サイリスタレーザおよび検出器としての垂直空洞デバイスの動作を実現する半導体デバイス構造と製造技術とを発明した。本発明の１つの説明的な実施形態によれば、変調ドープ層に非常に近接して配置されたプレーナドーピングのシートを用いて電界効果トランジスタのゲート静電容量を設定する（ｎチャネルトランジスタに対してはｐ型シート、ｐ型チャネルトランジスタに対してはｎ型シート）相補型ＩＣＨＦＥＴデバイスをエピタキシャルに組み合わせて、単一のエピタキシャル成長の中で両方のトランジスタを実現する。これらの各トランジスタは、ショットキーダイオードとは対照的に、ゲート接点が事実上オーミックであるＰＨＥＭＴデバイスである。オーム接点は非整流性であるが、ショットキーダイオード接点は印加信号に対して整流性である。
【００１２】
ｎ型トランジスタを、ゲート接点を量子井戸の上方にして成長させ（通常構成と呼ぶ）、ｐ型トランジスタを、ゲート接点を量子井戸の下方にして成長させる（反転構成と呼ぶ）。ｎ型トランジスタの場合、ゲート金属とＰＨＥＭＴの変調ドープ層との間に２つのプレーナシートドーピング層があり、これらは両方とも、変調ドープ層（ｎ型）とは反対のドーピング層（ｐ型）である。表面シート電荷によって、低抵抗オーム接点が可能になる。第２のシートによって、ＦＥＴの入力静電容量が規定される。と言うのは、第２のシートによって、変調ドープ層上方の正確な間隔でのゲート電圧が設定されるからである。反対のドーピング型のこれらのシート間の間隔はアンドープであり、量子井戸に対して中間のバンドギャップ材料で形成される。
【００１３】
ｐ型トランジスタを、反転構成で成長させる。一番下の層は、ｐ型変調ドープ層の下方に臨界的なコンデンサ厚だけ間隔を置いて配置されるｎ型シートである。このｎ型シートの下方にあるのは、ｐ型トランジスタのゲートに対してオーム接点を形成するためのｎ＋型ＧａＡｓ層である。底部層に対するオーム接点は、従来の合金化技術によって形成される。
【００１４】
ｎ型トランジスタのコレクタ接点は、ｐ型トランジスタのチャネル領域によって形成され、ｐ型トランジスタのコレクタ接点は、ｎ型トランジスタのチャネル領域によって形成される。これは、同じエピタキシャル層群内での通常および反転のデバイスの組合せによって実現される。サイリスタは、完全な層構造によって形成されるため、ｎ型およびｐ型トランジスタの両方を包含する。サイリスタ構造では、ｎ型およびｐ型トランジスタの全ての端子接点を利用することができる。
【００１５】
ｎ型反転チャネルデバイスを形成するために、イオン注入と標準的な自己整合技術とを用いて高融点金属ゲート／エミッタの両側にソースおよびドレイン電極を形成する。ソースおよびドレイン電極を、注入種を活性化する高温アニールの後にメタライズする。ｐ型デバイスの場合、高融点金属によってゲートフィーチャが規定されるが、高融点金属は実際にはデバイスのコレクタとして機能する。ゲート層は底部Ｎ＋層であり、その電気的接続は、底部エピタキシャル層に対する電気的アクセスを得るためにソースまたはドレイン領域の一方の側に配置されたオーム接点によって得られる。電界効果トランジスタの場合、ゲートまたはコレクタ接点金属によって、デバイスの長さ（短寸法）に渡って一様な金属フィーチャが形成される。光電子デバイス（サイリスタレーザ、検出器、光増幅器および変調器を含む）の場合、ゲート金属に開口部を設けて光が活性領域の中へまたは活性領域から移動できるようにし、表面Ｐ＋＋プレーナシートドーピングに基づいて一定の電位を光開口部に渡って形成する。したがってゲート金属接点から活性層内への電流フローは事実上２次元であり、キャリアの流れの輪郭はキャリアの流れを案内するためのＳｉ注入を用いることによって決定される。光電子デバイスは共振垂直空洞デバイスであり、ｎおよびｐ型トランジスタの変調ドープ層間の間隔を調整して、半波長の整数倍を空洞内に形成する。
【００１６】
上記実施形態によって、表面に垂直に放出または検出する光電子デバイスが作製される。他の実施形態においては、垂直空洞のＤＢＲミラーが誘電体導波管用のクラッディング層として機能し、光がデバイスの縁内部へ、これらのデバイスとともにモノリシックに製造される受動型導波管を介して入っていく。導波管内にエッチングされた格子（ｇｒａｔｉｎｇ）を用いることによって、光を垂直空洞から導波管伝搬へと連続的に変換することができる。この動作は、レーザ、検出器、変調器、および増幅器デバイスに対して特に重要である。
【００１７】
本半導体デバイス構造の構成によって得られる利点は、以下の通りである。ＦＥＴ静電容量とゲート電圧制御の位置とが、低ゲート接点抵抗を実現するために用いるドーピングから切り離される、ゲート対ソース短絡の発生が大きく減る、ゲート誘電体の有効な（電気的）厚みを非常に薄く作ることができる、シートをエッチング除去して低接点抵抗を実現することができる、空乏デバイスを得るために注入により閾値をより容易に調整することができる、製造性が大きく向上する。２つのトランジスタの組合せによって得られる利点は、光電子サイリスタである新しい構造が形成されることである。サイリスタは、その高インピーダンス状態において特有の特性の高感度検出を有し、そのオフ状態においてレーザ放出を有する。サイリスタ構造は、デジタル変調器、トランシーバ、増幅器、および指向性カプラとして用いることができる。これらのデバイスは、導波管または垂直空洞デバイスとして実現することができる。垂直空洞構成によって、全てのデバイスモードの共振空洞動作が可能になる。また本構造によって、複数の光電子特性に加えて、多数キャリアとして電子または正孔の何れかを有するＢＩＣＦＥＴと呼ばれる反転チャネルバイポーラデバイス、ならびに電子および正孔の両方のチャネルを有するヘテロ構造ＦＥＴも作製される。したがってＦＥＴまたはバイポーラ回路の相補型動作が可能である。
【００１８】
本発明のさらなる特徴および利点が、以下の詳細な説明から、添付の図面と一緒に参照したときに、より容易に明らかになる。
【発明を実施するための最良の形態】
【００１９】
図１ａおよび１ｂに、本発明の一実施形態による層構造であって、光電子技術に関連する全てのデバイス構造を作製できる層構造を示す。図１Ａの構造は、たとえば既知の分子ビームエピタキシ（ＭＢＥ）技術を用いて作ることができる。ＡｌＡｓの第１の半導体層１５１とＧａＡｓの第２の半導体層１５２とを、２つ１組で、半絶縁性ガリウムヒ素基板１４９上に順に付着させて、誘電体分布型ブラッグ反射器（ＤＢＲ）ミラーを形成する。ＡｌＡｓ層の数はＧａＡｓ層の数よりも常に１つだけ多いことが好ましいため、ミラーの最初と最後の層は層１５１として示している。好ましい実施形態においては、その後にＡｌＡｓ層に高温蒸気酸化を施して、デザインされた中心波長でミラーが形成されるように化合物ＡｌxＯyを作製する。したがってミラー内の層１５１と１５２との厚みは、ＧａＡｓとＡｌxＯyとの最終的な光学厚みが、中心波長λDの１／４波長となるように選択される。ミラーの上に付着させるのは、２つのＨＦＥＴデバイスからなる能動型デバイス構造である。これらのうちの１番目は、ｐ変調ドープ量子井戸を有するｐチャネルＨＦＥＴであって、下側（すなわち、先ほど説明したようにミラー上）のゲート端子および上側のコレクタ端子とともに配置される。これらのうちの２番目は、ｎ変調ドープ量子井戸を有するｎチャネルＨＦＥＴであって、上側のゲート端子と下側のコレクタ端子（ｐチャネルデバイスのコレクタ）とともに配置される。したがって非反転Ｎチャネルデバイスが反転ｐチャネルデバイス上に積層されて、能動型デバイス構造が形成される。
【００２０】
層構造は、オーム接点の形成を可能にするために約２０００Åの厚みの高濃度Ｎ＋ドープＧａＡｓの層１５３から始まっており、これはｐチャネルデバイスのゲート電極である。層１５３上に付着されるのは、典型的な厚みが約５００〜３０００Åで典型的なドーピングが５×１０17ｃｍ-3のＮ型Ａｌx1Ｇａ1-x1Ａｓの層１５４である。この層は、ＰＨＦＥＴゲートの一部として機能し、また光学的には、全てのレーザ、増幅器、および変調器構造に対する下部導波管クラッディング層として機能する。次の層１５５は、厚みが約３８０〜５００ÅのＡｌx2Ｇａ1-x2Ａｓであり、ここでｘ２は約１５％である。最初の６０〜８０Å（層１５５ａ）はデルタドーピングの形態のドープされたＮ＋型であり、次の２００〜３００Å（層１５５ｂ）はアンドープであり、次の８０Å（層１５５ｃ）はデルタドーピングの形態のドープされたＰ＋型であり、最後の２０〜３０Å（層１５５ｄ）はスペーサ層を形成するためのアンドープである。この層は、レーザ、増幅器、および変調器デバイスのための下側の別個の閉じ込めヘテロ構造（ＳＣＨ）層を形成する。次の層は、ＰＨＦＥＴの量子井戸を規定する。歪み量子井戸の場合、これは約１０〜２５ÅのアンドープＧａＡｓのスペーサ層１５６と、次に４０〜８０Åの井戸（１５７と表示される）およびアンドープＧａＡｓ（１５８と表示される）のバリアの組合せとからなる。井戸は、一定範囲の組成物により構成することができる。好ましい実施形態においては、量子井戸はＩｎ.2Ｇａ.8ＡｓＮの組成物から形成され、窒素含有量は、所望する自然放出周波数に依存して０％から５％で変化する。すなわち自然放出周波数が０．９８μｍの場合には窒素含有量は０％であり、自然放出周波数が１．３μｍの場合には窒素含有量は約２％であり、自然放出周波数が１．５μｍの場合には窒素含有量は約４〜５％である。井戸バリアの組合せは通常、３回繰り返す。無歪み量子井戸も可能である。アンドープＧａＡｓからなる最後のバリアの次は、アンドープＡｌx2Ｇａ1-x2の層１５９である。この層はＰＨＦＥＴデバイスのコレクタを形成し、厚みが約０．５μｍである。これまで成長させた層は全て、ゲート接点が底部にあるＰＨＦＥＴデバイスを形成する。
【００２１】
また層１５９は、ＮＨＦＥＴデバイスのコレクタ領域を形成する。１５９の上に付着させるのは、約２００〜２５０ÅのアンドープＧａＡｓの層１６０であり、この層は第１の量子井戸のバリアを形成する。この層は、約１００Åの通常のバリア層よりも広い。と言うのは、この層は、成長中断（ｇｒｏｗｔｈ ｉｎｔｅｒｒｕｐｔｉｏｎ）に適応して、成長温度を６１０℃（光学的に高品質なＡｌx2Ｇａ1-x2Ａｓ層に対して要求される）からＩｎＧａＡｓの成長に対する約５３０℃へと変えるからである。したがって層１６０を、約１５０Åの単一層１６０ａと約１００Åの繰り返しバリア層とに分割する。次の層１６１は、アンドープで厚みが約４０〜８０ÅのＩｎ0.2Ｇａ0.8Ａｓの量子井戸である。量子井戸層１６１は、量子井戸層１５７と同じ配合である必要はないことに注意されたい。１００Åのバリアと４０〜８０Åの量子井戸とを、たとえば３回、繰り返しても良い。次は、約１０〜３０ÅのアンドープのＧａＡｓのバリア層１６２である。この層は、成長中断と成長温度の変化とに適応する。次は、約３００〜５００ÅのＡｌx2Ｇａ1-x2Ａｓの層１６３である。層１６３は、底部から最上部へ、２０〜３０ÅのＡｌx2Ｇａ1-x2Ａｓのアンドープのスペーサ層１６３ａと、変調ドープ層である約３〜５×１０18ｃｍ-3のＮ＋型ドーピングの層１６３ｂと、アンドープの約２００〜３００Åのコンデンサスペーシング層１６３ｃと、約６０〜８０Åおよび約３〜５×１０18ｃｍ-3のドーピングの、コンデンサの最上部プレートを形成するＰ＋型のデルタドープ層１６３ｄとから構成される。層１６３ｄに対するドーピング種は、拡散安定性を確保するために炭素（Ｃ）であることが好ましい。常に空乏化している層１６３ｂとは対照的に、層１６３ｄは動作中に完全に空乏化することは決してない。層１６３ｄと１６３ｂとは、全てのデバイスに対する電界効果入力を形成する平行板コンデンサの２枚のプレートを形成する。光電子デバイス動作の場合には、層１６３は上部ＳＣＨ領域である。非常に高い周波数動作を可能にするためには、層１６３は非常に薄くなければならない。例示した実施形態では、４０ＧＨｚのトランジスタカットオフ周波数に対しては、厚みとして３００Åを使用し、９０ＧＨｚに対しては厚みとして２００Åの方が適切である。次にＡｌx1Ｇａ1-x1Ａｓの層１６４を付着させて、レーザ、増幅器、および変調器デバイスに対する上部導波管クラッディング層の一部を形成する。これは通常、厚みが５００〜１５００Åである。層１６４は、たとえば１０〜２０Åの厚みでＰ＋の通常ドーピング１０19ｃｍ-3を有する第１の薄いサブ層１６４ａを有していても良い。第２のサブ層１６４ｂは、１〜５×１０17ｃｍ-3のＰドーピングと７００Åの通常厚みとを有する。次に付着させるのは、ＧａＡｓまたはＧａＡｓおよびＩｎＧａＡｓの組合せの層１６５である。この層は約５０〜１００Åの厚みで、最良のオーム接点を可能にするように、非常に高いレベルのＰ＋型ドーピング（約１×１０20ｃｍ-3）までドープされている。
【００２２】
後述するように、共振空洞デバイスを形成するために、製造プロセスの間にこの構造上に誘電体ミラーを付着させる。ミラー間の距離は、１５３から１６５まで（１５３と１６５とを含めて）の全ての層の厚みである。この構造をデザインする際、この厚みは、指定した波長における１／４波長の整数倍を示さなければならず、層１６４および／または１５９の厚みを調整して、この条件を可能にする。
【００２３】
説明した構造を用いて、サイリスタおよびトランジスタの形態のバイポーラと電界効果トランジスタと光電子デバイスとを、一般化された製造ステップ群にしたがって作製することができる。図２ａに示す第１の構造は、ＮチャネルＨＦＥＴ（ＮＨＦＥＴ）である。図示したように、これは高融点金属ゲート接点１６８を用いて形成されている（電極はエミッタとしても表示されている。と言うのは同じ接点群を用いて、構造を、バイポーラデバイス（図２ｂおよび２ｃにより最適に示されている）として動作させることができるからである）。デバイス製造は、高融点ゲートの付着から始まり、その後にＮ型イオンのイオン注入１７０を行って、自己整合型接点を、層１６１および１６０からなるチャネルに対して形成する。ＦＥＴのソース側では、構造をｐ型量子井戸１５７の付近（約１０００Å上方）までエッチングし、Ｐ型イオンのイオン注入１７３を行ってｐ型反転チャネルに接点する。また酸素などの絶縁注入１７１をＮ型ドレイン注入の下方に行って、高速動作を得るために静電容量を減らす。次にデバイスに、９００℃のオーダーまたはそれ以上の高速熱アニール（ＲＴＡ）を施して、注入物を全て活性化させる。次にデバイスを他のデバイスから、半絶縁性基板までのエッチング（ＡｌＡｓ／ＧａＡｓのミラー対１５１／１５２を通るエッチングを含む）によって分離する。この時点で、デバイスを蒸気周囲の中で酸化させて、最終的なＤＢＲミラーとして機能するＡｌＯ／ＧａＡｓの層を形成する。この酸化ステップの間に、エッチングされたＡｌＧａＡｓ層の露出した側壁が、非常に薄い酸化物層の形成によってパッシベートされる。製造の最後のステップは、Ａｕ金属接点の付着である。これらの接点には３つの形態がある。１つはＮ＋型注入物のためのＡｕＧｅ／Ｎｉ／Ａｕ接点１６９（１６９ａ、１６９ｂ）であり、１つはＰ＋型注入物のためのＡｕＺｎ／Ｃｒ／Ａｕ接点１７２（１７２ａ）であり、３番目はデバイスノード間の相互接続を形成するための純粋Ａｕの最終層（図示せず）である。
【００２４】
図２ｂに第２の構造を示す。この構造では同じ製造ステップを用いているが、構成は、バイポーラデバイスとして、より適切に最適化されている。このことを実現するために、エミッタとして機能している高融点接点１６８を形成した後に、チャネルと接点する自己整合型注入１７０の両方をベースまたは制御電極として接続し、注入１７０は反転チャネル内の電荷レベルを制御する機能を有する。チャネル電荷によって、エミッタとコレクタとの間の熱電子電流フローが制御され、熱電子バイポーラデバイスが作製される。次にデバイスを、ｐ型量子井戸１５７の約１０００Åだけ上方に設けられたコレクタメサまでエッチングし、これらの井戸にＰ＋型イオン注入１７３によって接点を形成する。プロセスの残りは図２ａの場合と同じである。このバイポーラは、ノーマリーオンの反転チャネルを有して成長するｐδｎｐデバイスであることに注意されたい。バイポーラデバイスという点では、ｐ型バイポーラは常にｎ型バイポーラよりも劣っている。したがってこのデバイスの主な用途は、相補型バイポーラ技術におけるｐ型コンポーネントとしてである。
【００２５】
図２ｂにおいて、コレクタ１７２ａ、１７２ｂは両方ともベースまたはソース接点の外側であるため、チャネルまたはベースアクセス抵抗のために、コレクタアクセス抵抗が失われていることに注意されたい。図２ｃに示すように、エミッタ接点１６８の一方の側への自己整合の注入１７０によるソース接点１６９ａと、エミッタ接点の他の側への自己整合の注入１７３によるコレクタ接点１７２ｂとを形成することによって、デバイスを異なって構成することができる。したがって製造手順では、エミッタゲートフィーチャ１６８内でのマスクのアライメントが必要であり、このためフィーチャをどのくらい小さく作れるかが制限される。したがって、より高速にするためには妥協を行う。この構成では、全体のソース抵抗を犠牲にして、コレクタ抵抗が最適化されている。
【００２６】
図２ｄ〜２ｆにおいて、ｎδｐｎバイポーラデバイスと断面が同一のＰＨＦＥＴの断面が示されている。図２ｄでは、最上部のｐ＋層１６５がエッチング除去され、また高融点金属１６８を付着させる前にＮ＋注入１７９を用いて、ＰＨＦＥＴまたはｎδｐｎバイポーラデバイスの何れかのコレクタ領域１５９に対するＮ接点を形成することが示されている。高融点接点１６８をマスクとして用いて、半導体をｐ量子井戸から１０００Å以内までエッチングした後、Ｐ＋型注入１７３を行って、ｐ反転チャネル１５７／１５８に対する自己整合接点を作製する。Ｐ＋型注入を、下方のＳＩ基板まで貫通するのに十分な程度に深く行うことができることに注意されたい。これは、バイポーラおよびＨＦＥＴの高速回路動作を得るための低静電容量という利点がある。次にＲＴＡステップを行って、全ての注入物を活性化する。次にメサを形成して、その下のゲート電極を形成するＮ＋層１５３まで、層をエッチングする。次に、より大きなメサをミラー層を通してエッチングして全てのデバイスを分離し、酸化ステップを行ってデバイスの下方にミラーを作製するとともに全てのデバイス側壁をパッシベートする。最後のステップは、ｐ型Ａｕ合金金属１７２をＰ＋型注入物に対して付着することと、ｎ型Ａｕ合金金属１７４をＮ＋ゲート層に対して付着することである。
【００２７】
図２ｅでは、ｎ型量子井戸チャネル１６１／１６０に対する自己整合接点の形成を、高融点金属をマスクとして用いてはいるがフィーチャの一方の側のみに注入することによって行うことで、コレクタ接点抵抗が改善されている。高融点接点の他方の側では、ｐ型量子井戸１５７／１５８から１０００Åのところまで半導体をエッチングし、Ｐ＋型注入１７３を行って、ｐ型反転チャネルにアクセスすることでｎδｐｎトランジスタのためのベースまたはソース接点が作製されている（図２ｄの場合と同様に、この注入はＳＩ基板まで貫通しても良い）。このタイプの構成では、図２ｄにおける構成よりも、大きなゲート／エミッタフィーチャ１６８が必要である。と言うのは、フィーチャの中央部においてアライメントが必要だからである。注入物を活性化するためのＲＴＡステップの後、より大きなメサを形成してＮ＋底部層１５３に対するエミッタ接点１７４ａ、１７４ｂを形成し、図２ｄの場合と同様にデバイス分離を行い、またＡｕ接点冶金も行う。このタイプの構成を用いれば、ベース（ソース）アクセス抵抗を犠牲にして、コレクタ接点抵抗が下がる。したがって、より高速を実現しようと試みる場合には、より低いコレクタアクセス抵抗を実現するために、より高いベースアクセス抵抗が容認される。
【００２８】
図２ｆでは、潜在的に図２ｅおよび２ｄよりも優れている、低コレクタアクセス抵抗を得るための他のアプローチのデバイス断面が示されている。この場合、最初に材料をエッチングして、層１６５、１６４、および１６３ｄを除去する。このエッチングを行うことによって、高融点接点を付着させる前に全てのＰ＋型層が除去される。Ｗ／Ｉｎ接点冶金を付着させてＲＴＡステップを用いることによって、Ｗ／ＩｎをＮ＋電荷シート層１６３ｂと相互作用させるのに十分な少量の合金化が起こる。このアプローチを用いる場合、Ｐ＋電荷層の正確なエッチングと除去とを可能にするために、半導体エッチの非常に厳格な制御が必要である。このアプローチは、本明細書で導入する新しいエピタキシャル成長によって可能になる。エピタキシャル成長は、全てのｐ型バリア電荷を、ｎ型変調ドーピングから間隔を置いて離された薄いシート内に集めるようにデザインされている。２つの電荷シートをこの仕方で隔てることによって、それらの間の位置までエッチングし、その結果、デバイスの最上部から全てのｐ型ドーピング層を効果的に除去することができる。このアプローチを効果的に行うことができれば、それは最適なアプローチである。と言うのは、このアプローチは、コレクタ抵抗とベース抵抗とを一緒に、かつ同時にコレクタ静電容量を、最小限にすることができるからである。一旦、高融点ゲート１６８が規定されてエッチングされたら、図２ｄに対して説明された製造が続く。
【００２９】
図２ａ〜２ｆの種々の構造（とともに、後述する図２ｇ〜２ｊの構造）は、互いに隣接して形成することができ（たとえば別個のメサ上に）、希望通りに相互接続できることに注意されたい。したがって、たとえば図２ａのＮＨＦＥＴ構造と図２ｄのＰＨＦＥＴの構造とを相互接続して、相補型ＦＥＴ回路を形成することができる。この場合、図２ａのゲート端子１６８を図２ｄのゲート端子１７４ａまたは１７４ｂに結合し、図２ａのドレイン１６９ｂを図２ｄのドレイン１７２ｂに結合し、図２ａのＮＨＦＥＴソース１６９ａをグランドに結合し、図２ｄのＰＨＦＥＴソース１７２ａを正の供給電圧に接続する。またメサの形成は、所望する層までエッチングすることによって行われることも理解されたい。すなわち所望する電気的および熱的分離特性に依存して、メサの形成を、たとえば最上部のミラー層１５２まで、またはより深く基板層１４９までエッチングすることによって、行うことができる。
【００３０】
図２ｇ〜２ｊでは、前述した製造手順が、光の放出、検出、変調、および増幅デバイスの形成に適応されている。図２ｇでは、Ｎ＋イオン注入１７０を用いて自己整合チャネル接点をｎ型反転チャネルに形成し、Ｐ＋イオン注入１７３を用いて自己整合チャネル接点をｐ型反転チャネルに形成したサイリスタデバイスのデバイス断面が示されている。これらのチャネルインジェクタによって、ｎ型および／またはｐ型の高インピーダンスの第３の端子入力を有するサイリスタのスイッチングが可能になる。これらの注入は、図２ａ〜２ｆで説明したのと同一の製造ステップを用いて形成される。またサブコレクタまたはバックゲート接続が、Ｎ＋底部層１５３までエッチングしてＡｕＧｅ／Ｎｉ／Ａｕオーミック合金接点１７４（１７４ａ、１７４ｂ）を設けることによって形成される。また前述したように、ｐ型およびｎ型注入１７３／１７０に対しては、ｐ型およびｎ型Ａｕ合金金属（１７２および１６９）によって、それぞれ接点が形成される。光デバイスの場合の主な違いは、エミッタ接点の形成にある。デバイス製造は、エッチングによってアライメントマーク（図示せず）を規定することから始まり、次に表面層の保護としておよびその後のイオン注入に対するブロッキング層として働くＳｉ3Ｎ4層（図示せず）を付着させる。次にアライメントマークにアライメントされたフォトマスクを用いて、Ｎ型イオンのイオン注入１７５を行い、注入間の分離によって規定される光開口部１７６を作製する。注入によって、ｎ型量子井戸と表面との間の層内にｐｎ接合が形成され、注入間の間隔によって、電流が流れ得る領域したがって光学的な活性領域が規定される。電流は、ｎ注入領域１７５内へ流れることはできない。その理由は、電流注入に対するバリアがあるからである。電流フローの軌跡を図に示す。レーザ閾値条件は、このバリアのターンオン用の電圧の前に達せられる。注入の後に、高融点ゲート１６８を被覆させて、やはりアライメントマークしたがって注入にアライメントされた環状部分として規定する。金属エッチングは、環状部分の内部の窒化物上でおよび環状部分の外部の半導体上で停止する。製造の残りの部分は、金属相互接続が全て規定されるまでは、前述した説明に従う。共振空洞デバイスを形成するために、製造プロセスの間にこの構造上に誘電体ミラーを付着させる。ミラー間の距離は、１５３から１６５まで（１５３と１６５とを含めて）の全ての層の厚みである。この構造をデザインする際、この厚みは、指定した波長における１／４波長の整数倍を示すことが好ましく、この条件を可能にするために層１６４および／または１５９の厚みを調整する。次に誘電体ミラーを、誘電体層１６６および１６７、通常はＳｉＯ2と高屈折率材料たとえばＧａＡｓまたはＧａＮとの層を付着させることによって、デバイスの最上部に形成する。誘電体ミラーは２つの目的を満たす。それは、垂直放射および光吸収に対する空洞を規定するとともに、導波管に対するクラッディング層として機能して、光がウェハの平面内で伝搬するようにする。殆どの用途において、用いられるのは電子の第３の端子１６９（１６９ａ、１６９ｂ）だけであって、正孔の第３の端子１７２（１７２ａ、１７２ｂ）ではない。図２ｈに、正孔端子１７２がないデバイスの断面を示す。デバイスは、垂直空洞エミッタまたは検出器として動作する。
【００３１】
図２ｇに戻ると、このデバイスは、光電子コンポーネントとして多機能である。ソース１６９が正にバイアスされているか、またはコレクタ１７２が負にバイアスされていると、サイリスタは、そのオン状態に切り換わる。バイアシングがレーザ用の閾値を上回っていると、デバイスの最上面における光開口部を通してレーザ放出が得られる。これが垂直空洞レーザの動作である。サイリスタがオフ状態にあって、光が最上部の光開口部を通して入れられた場合、デバイスは、臨界的なスイッチング条件を実現するのに十分な電子−正孔対が生成されているとオン状態へのスイッチングが起こるという意味で、デジタル検出器として機能する。図３に、光受信機に対する構成を示す。デバイスは、その供給電圧ＶDDに、負荷抵抗器ＲL１８０を通してバイアスされていると仮定する。またＮ＋電子源端子１６９（インジェクタと呼ぶ）が、電流源１８１を通して、最大の正電圧ＶDDにバイアスされていると仮定する。インジェクタ端子を通る電流源を上回る光電流の生成に十分な強度の光が検出器に入射すると、サイリスタはスイッチオンする。入射光が減少すると、インジェクタ上の電流源が電荷のチャネルを排出するために、サイリスタはスイッチオフする。したがって、この回路は光受信機として機能する。
【００３２】
図２ｈに示すデバイスは、米国特許第６，０３１，２４３号（Ｔａｙｌｏｒ）において検討されている技術により上部ミラー層１６６、１６７内に格子が形成されているならば、面内または導波管デバイスとしても機能し得る。なお、この文献の開示は本明細書において参照により全体として取り入れられている。格子は、垂直空洞によって生成された光を回折して、上部（１６６、１６７）および下部（１５１、１５２）ミラー層を導波管クラッディング層として有し注入物１７０を横方向の閉じ込め領域として有する導波管の中を伝搬する光にする機能を行う。図２ｉにこの種の動作を示す。図３ｂに、どのように受動型導波管が能動型導波管に接続されているかを示すこのデバイスの平面図を示す。このデバイスは、レーザ、検出器、変調器、および増幅器の動作モードを有する。レーザとしては、垂直空洞内で生じる全ての光は、ミラーによって形成される導波管内部まで横方向に送られ、そしてデバイスの縁において受動型導波管に接続される。導波管検出器としては、光は、受動型導波管からデバイス内部に入り、垂直空洞モードへと回折され、垂直空洞内で共振吸収される。この動作方法においては、デバイスは図３に示すように電気的にバイアスされ、回路の機能は、光受信機としてのそれとなる。しかし図２ｈまたは２ｉにおけるサブコレクタ接点１７４が接続されていない（すなわち浮遊している）場合には、デバイスは、ゲート１６８およびソース１６９に接続される簡単なピン検出器として動作する可能性があることにも注意されたい。と言うのは、ゲート／エミッタ内に光電流が生成されて回路に供給され、スイッチングが妨げられるからである。導波管吸収変調器としては、２つの形態の動作が可能である。第１に、デバイスがサイリスタとしてバイアスされ、電気データがインジェクタを通して入力されると、デバイスはデジタル変調器として動作することができる。インジェクタからデバイス内部に電流が注入され、データが１の場合にデバイスはオン状態に切り換わる。スイッチオン状態では、光損失は全くなく、光学的「１」が生成される。他方でデータがゼロの場合には、インジェクタは、連続的に電荷を取り去り（電流がデバイスから流れ出る）、デバイスを強制的にオフ状態のままにする。オフ状態では、光信号は全て吸収されて、光学的「０」が生成される。この動作に対しては、デバイスは、格子を用いて動作しても良いし、格子を用いずに動作しても良い。しかし格子を用いればデバイスの長さを短くすることができる。第２に、デバイスのサブコレクタが接続されていなければ、デバイスはアナログ変調器として機能することができる。アナログ変調器としては、インジェクタ入力電圧を、バイポーラ導電を伴わないＦＥＴ導電に対する最大電圧によって生じる変調器の最大吸収変化まで変化させることによって、どんなレベルの変調強度も得ることができる。と言うのは、サブコレクタが接続されていなければ、スイッチングは起きないと考えられるからである。
【００３３】
デバイスの最後の動作モードは、導波管増幅器としてである。図２ｉのデバイスが、スイッチオン状態ではあるがレーザ用閾値よりもはるかに下側で動作する場合には、一方の端における受動型導波管からデバイスへの光信号入力を、デバイスの出力において、より大きな光信号に増幅することができる。増幅器の場合にも、格子は用いても良いし、用いなくても良い。しかし格子を用いればデバイスは短くなる。また分極が安定する。と言うのは、格子はＴＥモードを、ＴＭモードの場合よりもはるかに強くサポートするからである。
【００３４】
これまで述べてきた全ての動作モードにおいて、デバイスへの入力上の１つの受動型導波管とデバイスの出力上の他の受動型導波管とに接続された１つの能動型導波管のみが必要とされている。特に重要な新考案は、変調器導波管のうちの２つを横方向においてすぐ近くに置いて、１つの導波管内のガイドされた光が２番目の導波管内のガイドされた光とエバネッセント結合するように、またその反対となるようにしたときに得られる。図２ｊにこのデバイスの断面を示す。この図では、２つの導波管内で伝搬する光モード１７７と１７９とが示されている。その製造は、高速熱アニール（ＲＴＡ）の前に、光開口部を保護する窒化物層をパターニングして、光学的活性領域全体を２つの導波管チャネルに均等に分割する開口部１７８を作製することを除いて、単一の変調器デバイスのそれと同一である。この開口部内でｐ＋層を除去する。次にＳｉＯ2を付着し、そしてＲＴＡの間に空孔の不規則化が起こるため、わずかに大きなエネルギーギャップが領域１７８内で生じる。このエネルギーギャップによって、エバネッセント結合が起こるのに理想的な領域が得られる。プロセシングの残りは、前述した導波管デバイスのそれに従う。図３ｃのデバイスの平面図が示すように、このデバイスは、入力としての２つの受動型導波管チャネルと、出力としての２つの受動型導波管チャネルとを有する。このようなデバイスは指向性カプラと呼ばれ、図２ｊにおけるモードＡからモードＢへの光の切り換わりは、ガイドＡとＢとの間の導波管伝搬定数の差分変化によって引き起こされる。この変化は、自己整合チャネル接点から反転チャネル内への電荷の注入によって生じ、２つのチャネルの一方または他方（しかし両方ではない）内への電荷の注入によって引き起こすことができる。２つのチャネルの製造技術は、２つの導波管があらゆる点で同一となって大きな面積に渡って結合長さが一定となるようなものでなければならないことに注意されたい。考慮しても良い異なる動作モードが存在する。１つには、サブコレクタを負荷抵抗器を通してグランドにバイアスして、エミッタを正にバイアスする。したがって両方の導波管部分が、ポテンシャルスイッチである。次に、電流を一方の側（ソース領域１６９の一方）に注入すると、その側は切り換わって、その側の電子チャネルのみが充填される（一方の側が切り換わると、デバイスにかかる電圧が減少しているために、他方の側は切り換わらないことがあり得ることに注意されたい）。このことによって、エバネッセント（一過性の）結合にとっては理想的な、２つの導波管の間における伝搬定数のはっきりとした違いが生じる。オン状態に一度切り換わってしまえば、増幅器としての導波管のゲインを調整して、他の全ての光損失（たとえば挿入損失など）を相殺できることに注意されたい。電荷の注入に伴って、導波管内の量子井戸の吸収端がシフトし、吸収の最大変化に対応する波長λmaxが存在する。クラマースクローニッヒの関係に従って、屈折率は、λ＞λmaxの場合には増加し、λ＜λmaxの場合には減少する。スルーまたはアンスイッチド状態に対しては、光がチャネルＡからチャネルＢにエバネッセント結合してＡに戻ること、チャネルＢに対してはその反対のことが求められる。したがってスルー状態に対しては、最も大きな屈折率が必要とされ、波長λ＞λmaxが選ばれるであろう。このことは、スルー状態では、スイッチオン状態に対応して両方のチャネルが電荷で満たされなければならないことを意味する。したがって指向性カプラをサイリスタモードで動作させるときには、オン状態はスルー状態に対応する。しかし、サイリスタスイッチングは導波管の一方のみで起こることが分かっているので、２番目の導波管内の電荷は、スイッチングを伴わないアナログモードでの注入によってもたされる。したがって望ましいスイッチングモードは、スイッチの一方の側をスイッチオンした後に、スイッチング用のデータを他方の側へ与えることである。クロス状態（スイッチド状態）は、チャネルＢと一度だけ結合するチャネルＡ上の光信号に対応し、チャネルＢ上の光信号に対してはその反対である。チャネルＡサイリスタがスイッチオンしていると仮定する。そしてスルー状態からクロス状態への移行が、チャネルＢへのソース入力に電荷が注入されたときに起こる。チャネルＢから電荷がなくなったときに、そのチャネルにおける吸収増加がなくなり、したがって屈折率の増加もなくなる。この結果、伝搬定数が変化し、したがってクロス状態と関連する結合長さが増加する。両方のチャネルに電荷が存在するスルー状態では、両方のチャネルで得ることができる光ゲインが存在することに注意されたい。クロス状態では、一方のチャネルで得ることができる光ゲインが存在する。このようなゲインは、挿入損失と、指向性カプラを横断するときに受ける損失とを相殺するのに有用である。このゲインを利用するためには、光モードの波長を調整して、屈折率の最大変化と一致させる必要があり得ることに注意されたい。これは、加熱要素として専用のＨＦＥＴを用いて、スイッチを局所的に加熱することによって行うことができる。
【００３５】
また全てのデバイスを相互接続する受動型導波管が、空孔不規則化技術を用いることによって形成される。受動型導波管領域において、隆起部分（ｒｉｄｇｅ）をエッチングしてＳｉＯ2をコーティングすることによって、非吸収（したがって低損失）領域が形成される。その後、受動型導波管に上部誘電体ミラー層をコーティングして、導波管伝搬用の上部クラッディング層を設ける。
【００３６】
本明細書では、サイリスタ、トランジスタ、光エミッタ、光検出器、光変調器、光増幅器、および他の光電子デバイスを実現するために変調ドーピングによって作製される反転チャネルを用いる半導体構造を説明し例示してきた。本発明の特定の実施形態について説明してきたが、本発明をそれに限定することは意図されておらず、本発明は当該技術分野において許される程度に範囲が広く本明細書も同様に読み取られることが意図されている。したがって特定の厚みを有し、特定の型および濃度のドーピングがなされた特定の層について説明してきたが、あるトランジスタ層を取り除くことができ、および／または追加の層および／またはサブ層を用いることができ、さらに層は異なる厚みを有することができ、また異なるドーピングがなされ得ることが理解される。また特定の層を、ある構成要素のパーセント含有量に関して説明してきたが、層は同じ構成要素を異なるパーセントで、または他の構成要素を利用できることが理解される。さらに、特定の形成およびメタライゼーション技術について説明してきたが、説明した構造は他の方法で形成することができ、また端子を形成するために他の金属を使用できることが理解される。さらに、説明した半導体構造から形成されるバイポーラおよびＦＥＴトランジスタ、光エミッタ、検出器、変調器、増幅器など、ならびにこれらのコンポーネントを用いる回路の特定の配置について説明してきたが、提供された構造およびコンポーネントから他のデバイスおよび回路を作製することができることが理解される。したがって提供された本発明から逸脱することなく、本発明に対してさらに他の変更を加えられることが当業者によって理解される。
【図面の簡単な説明】
【００３７】
【図１−ａ】本発明の原理となる実施形態による構造の層を示し、本発明の電子および光電子スイッチングデバイスを作製することができる概略図である。
【図１−ｂ】図１Ａの構造のエネルギーバンドダイアグラムを示す図である。
【図２−ａ】ソース、ドレイン、およびゲート接点と、加えてコレクタと表示されたバックゲートとを有するｎ型トランジスタを示す概略的な断面図である。ドレインは、酸素注入を挿入して局所的な静電容量を最小限にすることによって、低静電容量、高速ノードとして作製される。またこれは、端子の名称がエミッタ、ベース／ソース、および図２ｂで最適化して示されるコレクタである、ｐ型バイポーラデバイス（ｎチャネルＢＩＣＦＥＴ）を示す断面図である。
【図２−ｂ】ｐδｎｐトランジスタのデバイス接点幾何形状を示す図である。このレイアウトにおいては、ベース／ソース端子はチャネルに両側から接点し、コレクタ接点は、ベース接点の外側で規定される。この場合、ベース抵抗は、ベース接点領域の下方の非変調ｐチャネルを含むコレクタ抵抗を犠牲にして最小限にされる。
【図２−ｃ】より低いコレクタ抵抗に対して最適化されたｐδｎｐトランジスタのデバイス接点幾何形状を示す図である。ベース／ソース接点は、チャネルの一方の側に対して自己整合され、コレクタ接点は他方の側に対して自己整合される。図２ｂとの比較により、ベース／ソースアクセス抵抗はより高いが、コレクタアクセス抵抗はより低い。
【図２−ｄ】ｎδｐｎトランジスタの構造でもあるＰＨＦＥＴの構造を示す図。構造の最上部におけるオーム接点のためのｐ＋層と、ｎチャネルデバイスのコンデンサの上部プレートを規定するｐ＋層とは、両方ともエッチング除去されるため、高融点電極の付着の前に変調ドーピングが露出する。バイポーラトランジスタの場合、メサの両側上にエミッタ接点が必要である。ＦＥＴの場合、メサの一方側上のゲート接点で十分である。
【図２−ｅ】ｎδｐｎトランジスタの構造でもあるＰＨＦＥＴの構造を示す図。構造の最上部におけるオーム接点のためのｐ＋層と、ｎチャネルデバイスのコンデンサの上部プレートを規定するｐ＋層とは、両方ともエッチング除去されるため、高融点電極の付着の前に変調ドーピングが露出する。バイポーラトランジスタの場合、メサの両側上にエミッタ接点が必要である。ＦＥＴの場合、メサの一方側上のゲート接点で十分である。
【図２−ｆ】ｎδｐｎトランジスタの構成でもあるＰＨＦＥＴの構成を示す図。構造の最上部におけるオーム接点のためのｐ＋層と、ｎチャネルデバイスのコンデンサの上部プレートを規定するｐ＋層とは、両方ともエッチング除去されるため、高融点電極の付着の前に変調ドーピングが露出する。バイポーラトランジスタの場合、メサの両側上にエミッタ接点が必要である。ＦＥＴの場合、メサの一方側上のゲート接点で十分である。
【図２−ｇ】垂直放出または検出型デバイスとして構成される光電子サイリスタ構造の一般化された構成を示す図である。完全を期すために、ｎチャネルおよびｐチャネル接点の両方とも示されている。光開口部は、金属タングステンエミッタ接点の内部に配置されるＮ型注入によって形成される。活性層内への電流フローは、図示したように注入物によって導かれる。底部ミラーを成長させてＡｌＯ／ＧａＡｓに変換し、最上部ミラーは付着層からなる。
【図２−ｈ】第３の端子入力としての電子チャネル接点のみによって形成された光電子サイリスタ構造を示す図。これは、最も実用的なサイリスタ構造であり、状態を変えるためには単一の高インピーダンス入力ノードのみが必要であり、電子チャネルが、その高移動度のために好ましい。
【図２−ｉ】電子の第３の端子入力によって形成され、信号の導波管伝搬に適合された光電子サイリスタ構造を示す図である。光は、付着させたＤＢＲミラーによって最上部に形成されたクラッディングによって示されるように、また成長させたＤＢＲミラーによって底部に形成されたクラッディングによって示されるように、光モードに閉じ込められている。レーザ構造の場合、最上部に付着されたミラーの第１のミラー層内に形成された二次の回折格子の作用によって、光は垂直伝搬モードから導波管伝搬モードへと変換される。また導波管デバイスは、サイリスタデジタル受信機としても、導波管増幅器としても、また導波管デジタル変調器としても機能する。
【図２−ｊ】電子の第３の端子入力を有し、２つの平行な導波管チャネルの形成に適合された光電子サイリスタ導波管構造を示す図である。光は、エバネッセント結合によって、一方のチャネルから他のチャネルへ、またその反対に結合されている。結合は、空孔不規則化などの技術を通して形成されたわずかに大きなバンドギャップ、したがってわずかに低い屈折率の領域を通して起こる。このような指向性カプラデバイスでのスイッチングは、２つのチャネルのうちの一方へ電荷を注入することによって起こる。
【図３】図３は、光受信機回路を示す図である。
【図３−ａ】図３ａは、ＨＦＥＴまたはバイポーラデバイスの形態でサイリスタとともに集積されたトランジスタである直列の負荷要素を有するサイリスタの回路構成を示す図である。第３の電気端子から高インピーダンス入力が与えられて、デバイスがトリガされる。デバイスのＩＶ特性も示されており、スイッチングは、スイッチング電圧がバイアシング電圧を下回ったときに起こる。
【図３−ｂ】単一の導波管デバイスの面内構成を示す上面図である。光は、コア領域としての量子井戸と導波管クラッディング領域としての誘電体ミラーとによって形成された導波管の中を伝搬する。光は、受動型導波管から入って受動型導波管へと出て行く。これらの受動型導波管は、能動型導波管への遷移部分において反射率がほとんどゼロである。能動型デバイスは、横方向の伝搬モードから垂直方向の伝搬モードへの変換を可能にするために、上部誘電体ミラーの第１の層内に規定された格子を有する場合がある。
【図３−ｃ】指向性カプラ光スイッチを示す上面図である。２つの能動型導波管チャネルが、２つのガイド間で波をエバネッセント結合する電気的に絶縁している領域によって分離されている。ガイドの他の態様は図３ｂと同一である。
Claims (25)
- 少なくとも第１のエピタキシャル層によって前記Ｎ＋ドープ層から間隔を置いて配置されるｐ変調ドープ量子井戸を形成する第１の複数の層と、
ｎ変調ドープ量子井戸を形成する第２の複数の層と、前記第１の複数の層は少なくとも第２のエピタキシャル層によって前記第２の複数の層から分離されており、
少なくとも第３のエピタキシャル層によって前記第２の複数の層から間隔を置いて配置されるＰ＋ドープ層と、
を含む基板上に成長した一連のエピタキシャル層を備える半導体デバイス。 - 前記ｐ変調ドープ量子井戸は、ＡｌＧａＡｓのＰ＋ドープ層と、実質的にアンドープのＩｎＧａＡｓの量子井戸層と、ＧａＡｓのバリア層とを備える、請求項１に記載の半導体デバイス。
- 前記ｎ変調ドープ量子井戸は、ＡｌＧａＡｓのＮ＋ドープ層と、実質的にアンドープのＩｎＧａＡｓの量子井戸層と、ＧａＡｓのバリア層とを備える、請求項１または２に記載の半導体デバイス。
- 前記ｎ変調ドープ量子井戸および前記ｐ変調ドープ量子井戸の少なくとも一方が実質的にアンドープのＩｎＧａＡｓＮを含む、前記請求項１から３のいずれかに記載の半導体デバイス。
- 前記一連のエピタキシャル層は、ＡｌＡｓおよびＧａＡｓの複数の分布型ブラッグ反射器（ＤＢＲ）ミラー層を含む、前記請求項１から４のいずれかに記載の半導体デバイス。
- ｐおよびｎ変調ドープ量子井戸を分離する前記少なくとも第２のエピタキシャル層は、ＡｌＧａＡｓの比較的厚い層である、前記請求項１から５のいずれかに記載の半導体デバイス。
- 前記少なくとも第２のエピタキシャル層はＧａＡｓ層をさらに含む、請求項６に記載の半導体デバイス。
- 前記一連のエピタキシャル層は、分布型ブラッグ反射器（ＤＢＲ）ミラーを含み、ミラーの上に、
（ｉ）ｎ型バイポーラトランジスタは、電界効果制御要素として従来のベース領域の役を果たすｐ型反転チャネルを変調ドープ界面に有し、前記バイポーラトランジスタの層構造は、ｐチャネルへテロ構造電界効果トランジスタ（ＰＨＦＥＴ）の層構造であって、エミッタ層が前記ＰＨＦＥＴ用のゲート接点層の役を果たすＰＨＦＥＴ層構造も実現する、多数キャリアとして電子を有し（ｎ型）、前記ＤＢＲミラー上に前記エミッタが付着され、最上面層としてコレクタを有する変調ドープバイポーラ電界効果トランジスタを実現する第１の連続層と、
（ｉｉ）ｐ型バイポーラトランジスタは、電界効果制御要素として従来のベース領域の役を果たすｎ型反転チャネルを変調ドープ界面に有し、前記バイポーラトランジスタの層構造は、ｎチャネルへテロ構造電界効果トランジスタ（ＮＨＦＥＴ）層構造であって、エミッタ表面層が前記ＮＨＦＥＴ用のゲート接点層の役を果たすＮＨＦＥＴ層構造も実現する、多数キャリアとして正孔を有し（ｐ型）、コレクタ層が前記ｎ型バイポーラトランジスタの前記コレクタと共通であり、最上面層として前記エミッタを有する変調ドープバイポーラ電界効果トランジスタを実現する、前記第１の連続層に付着される第２の連続層と、
が付着される、請求項１に記載の半導体デバイス。 - 前記ｎ型バイポーラトランジスタは、Ｎ＋ＧａＡｓの第１の底部層と、Ｎ型ＡｌxＧａ1-xＡｓの層と、ＡｌyＧａ1-yＡｓの前記Ｎ＋ドープ層と、アンドープＡｌyＧａ1-yＡｓの前記少なくとも第１のエピタキシャル層と、Ｐ＋型ＡｌyＧａ1-yＡｓのデルタドープ層を含む前記ｐ変調ドープ量子井戸と、アンドープＡｌyＧａ1-yＡｓのスペーサ層と、アンドープＧａＡｓのスペーサ層と、ＡｌyＧａ1-yＡｓバリアを有する少なくとも１つの無歪みＧａＡｓ量子井戸、またはＧａＡｓバリアを有するＩｎＧａＡｓＮの少なくとも１つのアンドープ量子井戸と、を含む連続層から構成され、
前記少なくとも１つの第２のエピタキシャル層が、前記ｎ型トランジスタのコレクタとして機能するためにアンドープＡｌyＧａ1-yＡｓを含み、また前記ｐ型トランジスタが共通コレクタとしての前記コレクタから始まり、
前記ｐ型バイポーラトランジスタは、アンドープＧａＡｓのスペーサ層と、少なくとも１つのＡｌyＧａ1-yＡｓバリアおよび無歪みＧａＡｓ量子井戸を含むか、またはＧａＡｓバリアを有するＩｎＧａＡｓＮの少なくとも１つのアンドープ量子井戸を含む前記ｎ変調ドープ量子井戸と、アンドープＧａＡｓのスペーサ層と、アンドープＡｌyＧａ1-yＡｓのスペーサ層と、Ｎ＋型ＡｌyＧａ1-yＡｓのデルタドープ層と、アンドープＡｌyＧａ1-yＡｓの層と、前記Ｐ＋ドープＡｌyＧａ1-yＡｓ層と、Ｐ型ＡｌxＧａ1-xＡｓの層と、前記ｐ型トランジスタのエミッタ用金属接点層として機能するためのＰ＋＋型ＧａＡｓまたはＧａＡｓおよびＩｎＧａＡｓの組合せの層とを含む、前記少なくとも１つの第２のエピタキシャル層の上に付着される連続層から構成される、請求項８に記載の半導体デバイス。 - ｘ＝０．７およびｙ＝０．１５である、請求項９に記載の半導体デバイス。
- 前記ＩｎＧａＡｓＮ中の窒素の割合が、０．９８μｍの自然放出周波数に対して０％、１．５μｍの自然放出周波数に対して約４％〜５％、０．９８μｍと１．５μｍとの間の自然放出周波数に対して０％と５％との間に選択される、請求項１０に記載の半導体デバイス。
- 前記少なくとも１つのＡｌyＧａ1-yＡｓバリアおよび無歪みＧａＡｓ量子井戸、またはＧａＡｓバリアを有するＩｎＧａＡｓＮの少なくとも１つのアンドープ量子井戸が、一連のＡｌyＧａ1-yＡｓバリアおよび無歪みＧａＡｓ量子井戸、またはＧａＡｓバリアを有するＩｎＧａＡｓＮの一連のアンドープ量子井戸を含む、請求項９から１１のいずれかに記載の半導体デバイス。
- ＡｌyＧａ1-yＡｓの前記少なくとも１つの第２のエピタキシャル層は、厚さが４０００Åと１００００Åとの間である、請求項９から１２のいずれかに記載の半導体デバイス。
- 前記ｎ型バイポーラトランジスタの前記Ｎ型ＡｌxＧａ1-xＡｓ層はドーピングが約５×１０17ｃｍ-3で厚みが５００Å〜３０００Åであり、前記ＡｌyＧａ1-yＡｓのＮ＋ドープ層はドーピングが約３×１０18ｃｍ-3で厚みが６０Å〜８０Åであり、前記アンドープＡｌyＧａ1-yＡｓの少なくとも第１のエピタキシャル層は厚みが２００Å〜３００Åであり、前記Ｐ＋型ＡｌyＧａ1-yＡｓのデルタドープ層はドーピングが約３〜４×１０18ｃｍ-3で厚みが６０〜８０Åであり、前記アンドープＡｌyＧａ1-yＡｓのスペーサ層は厚みが２０〜３０Åであり、前記アンドープＧａＡｓのスペーサ層は厚みが約１５Åであり、
前記ｐ型バイポーラトランジスタは、約１００Åの前記アンドープＧａＡｓのスペーサ層を含む前記少なくとも１つの第２のエピタキシャル層の上に付着された連続層から構成され、前記ｐ型バイポーラトランジスタの前記アンドープＧａＡｓのスペーサ層は厚みが約１５Åであり、前記ｐ型バイポーラトランジスタの前記アンドープＡｌyＧａ1-yＡｓのスペーサ層は厚みが６０〜８０Åであり、前記ｐ型バイポーラトランジスタの前記アンドープＡｌyＧａ1-yＡｓ層は厚みが２００Å〜３００Åであり、前記ｐ型バイポーラトランジスタの前記Ｐ＋型ＡｌyＧａ1-yＡｓ層はドーピングが約３×１０18ｃｍ-3で厚みが６０Å〜８０Åであり、前記Ｐ型ＡｌxＧａ1-xＡｓ層はドーピングが約５×１０17ｃｍ-3で厚みが１０００Å〜３０００Å厚みであり、前記Ｐ＋型ＧａＡｓまたはＧａＡｓおよびＩｎＧａＡｓの組合せの層はドーピングが約５×１０19〜１０20ｃｍ-3である、請求項９から１３のいずれかに記載の半導体デバイス。 - パターンを位置合わせするためにエッチングされる１組のアライメントマークを用いる製造順序を適用することによって、エピタキシャル連続層から構成される多機能光電子デバイスであって、
電流案内経路と構造の活性領域内への正キャリアの２次元的な導電とを形成するｐｎ接合であって、空乏トランジスタを作製するための負の閾値も定めるｐｎ接合を形成するためにＮ型イオンが注入され、
高融点金属が、ｎチャネル電界効果トランジスタ用のゲート電極またはｐ型バイポーラトランジスタ用のエミッタ電極ならびに全てのレーザおよび検出器用のｐ型接点を形成するために規定され、前記高融点金属は、前記ｐチャネル電界効果トランジスタ用のコレクタ電極を、前記最上部Ｐ＋＋表面層とＰ＋デルタドープシートとを最初に除去することによって形成し、前記高融点金属パターンは、前記光電子デバイスへの光学エネルギーの流出入を可能にするための光開口部を形成し、
高融点金属およびそのフォトレジストを自己整合形成のためのマスクとして用いて、前記ｎチャネル電界効果トランジスタ反転チャネルに対する低抵抗接点を形成するためのＮ型イオンが注入され、前記反転チャネルは、ＧａＡｓ、前記ｐ型バイポーラトランジスタの前記変調ドープ層の存在による歪みＩｎＧａＡｓまたは歪みおよび無歪みＩｎＧａＡｓＮの、前記量子井戸内に作製され、
コレクタの役を果たす高融点金属を自己整合形成のためのマスクとして、前記ｐチャネル電界効果トランジスタ反転チャネルに対する低抵抗接点を形成するためのＰ型イオンが注入され、前記反転チャネルは、ＧａＡｓ、前記ｐ型バイポーラトランジスタの前記変調ドープ層の存在による歪みＩｎＧａＡｓまたは歪みおよび無歪みＩｎＧａＡｓＮの、前記量子井戸内に形成され、
前記注入を高速熱アニーリングして、活性化し、選択された領域を不規則化し、
ディープエッチを用いて底部ミラー層を露出させることによって活性なデバイス領域をメサ内に形成した後に、前記活性デバイス下でＡｌＡｓ層を完全に水蒸気酸化させ、
前記Ｐ＋イオン注入領域に対する、前記Ｎ＋イオン注入領域に対する、および前記ｐチャネルＨＦＥＴの前記ゲート接点としてまたは前記ｎ型バイポーラトランジスタの前記エミッタとして機能する前記底部Ｎ＋層に対する接点領域を規定およびエッチングし、
ｐおよびｎ型の金合金のリフトオフ処置用のレジストを規定した後に、ｎ型およびｐ型領域においてメタライゼーションおよび金属のリフトオフを行い、
ポリイミド分離を適用し、接点窓をエッチングし、および相互接続金金属パターンをリフトオフし、レーザおよび検出器用の分布型ブラッグ反射器ミラー層が設けられた、請求項１から１３のいずれかに記載のデバイス。 - 光電子サイリスタの動作に適合されたデバイスであって、前記最上部Ｐ＋＋エミッタが前記デバイスのアノードであり、前記Ｎ＋底部エミッタ領域が前記デバイスのカソードであり、前記ｎ型反転チャネルと接点する前記Ｎ＋イオン注入ソース領域が高インピーダンスの第３端子入力ノードとして機能し、良く規定されたオフおよびオン状態と、前記第３端子からの電流入力によってゼロ注入電流における最大値から高注入による最小値まで変調され得るスイッチング電圧とによって、デバイスがサイリスタとして電気的に機能し、前記サイリスタはそのスイッチオン状態において、前記オン状態電流フローが前記レーザ閾値を超えたときに、前記光開口部からの光放出を伴うＶＣＳＥＬとして機能し、また前記サイリスタはオフ状態において、光が前記光開口部に入る共振空洞検出器として機能して、前記サイリスタの前記反転チャネルの一方または両方に十分な電荷が蓄積しているときに、光発生による電子−正孔対が前記サイリスタを前記オフ状態から前記オン状態へ切り換え得る、請求項１４に記載のデバイス。
- 相補型ＨＦＥＴ機能の実現に適合されたデバイスであって、あるメサ上にＮチャネルＨＦＥＴが形成され、別のメサ上にＰチャネルＨＦＥＴが形成され、前記デバイスのゲート端子が、入力ノードとして機能する共通の接続部を有し、前記デバイスのドレイン端子が、出力ノードとして機能する共通の接続部を有し、相補型動作が得られるように前記ＰＨＦＥＴソースノードが正の供給電圧に接続されて前記ＮＨＦＥＴソースノードが接地された、請求項１４に記載のデバイス。
- 相補型バイポーラ機能の実現に適合されたデバイスであって、あるメサ上にｎ型バイポーラ（電子多数キャリア）トランジスタが形成され、別のメサ上にｐ型バイポーラ（正孔多数キャリア）トランジスタが形成され、前記デバイスのソース端子が、入力ノードとして機能する共通の接続部を有し、前記デバイスのコレクタ端子が、出力ノードとして機能する共通の接続部を有し、相補型バイポーラ動作が得られるように前記ｐ型エミッタノードが正の供給電圧に接続されて前記ｎ型エミッタノードが接地された、請求項１４に記載のデバイス。
- 光パワーの能動型導波管検出器の動作に適合されたデバイスであって、活性層の上方に設けられまた活性層の下方に成長された前記ＤＢＲミラーが、導波管伝搬用のクラッディング層として機能し、前記Ｎ＋イオン注入ソース領域が、前記電子反転チャネルから電子光電流を取り出し、前記Ｐ＋＋最上部エミッタと前記Ｐ＋イオン注入ソース領域とが、前記正孔反転チャネルから正孔光電流を取り出し、前記底部Ｎ＋ゲート領域が、完全に占有されたｐ型反転チャネルを保証して正孔導電用の高速伝送線を形成するようにバイアスされ、前記光入力が、前記高融点金属電極と前記Ｎ型導波用チャネル注入とによって規定される前記能動型導波管に自己整合された受動型導波管を通して、前記チャネル領域へ入れられ、前記受動型導波管が、不純物フリーの空孔不規則化または同様の技術によって実現される前記受動領域におけるわずかに大きいエネルギーギャップによって、前記能動型導波管内への低挿入損失を実現して、屈折率の最小変化したがって前記受動型／能動型導波管界面におけるほぼゼロの反射率を実現する、請求項１４に記載のデバイス。
- 光パワーの能動型導波管受信機の動作に適合されたデバイスであって、活性層の上方に設けられ且つ活性層の下方に成長された前記ＤＢＲミラーは、導波管伝搬用のクラッディング層として機能し、前記Ｎ＋イオン注入ソース領域が、前記電子反転チャネルから電子光電流の一定の流れを取り出すように、一体化された電流源によってバイアスされ、前記底部Ｎ＋ゲート領域またはサブコレクタノードが、直列の負荷要素を通して前記ｐ＋エミッタ接点に対してバイアスされる結果、光を前記導波管へ入れたときに、前記サイリスタをそのオン状態へ切り換えることが最小限の光入力パワーで起こり、前記光信号が終了したときに、前記サイリスタをそのオフ状態へ切り換えて戻すことが起こり、前記光受信機は、前記サイリスタと前記直列負荷要素との接続ノードにおいて電気出力をもたらし、前記光入力が、前記高融点金属電極と前記Ｎ型導波用チャネル注入とによって規定される前記能動型導波管に自己整合された受動型導波管を通して、前記チャネル領域へ入れられ、前記受動型導波管が、不純物フリーの空孔不規則化または同様の技術によって実現される前記受動領域におけるわずかに大きいエネルギーギャップによって、前記能動型導波管内への低挿入損失を実現して、屈折率の最小変化したがって前記受動型／能動型導波管界面におけるほぼゼロの反射率を実現する、請求項１４に記載のデバイス。
- 光パワーの能動型導波管増幅器の動作に適合されたデバイスであって、活性層の上方に設けられまた活性層の下方に成長された前記ＤＢＲミラーが、導波管伝搬用のクラッディング層として機能し、前記Ｎ＋イオン注入ソース領域が前記上部電子反転チャネル内へ電子を注入し、前記最上部Ｐ＋＋エミッタが、前記高融点金属接点から正孔を注入し、前記下部正孔反転チャネルが、前記最上部Ｐ＋＋エミッタからの正孔によって供給される浮遊ｐ電極の役を果たす前記上部量子井戸へ正孔を供給し、前記底部Ｎ＋ゲート領域も電気的に浮遊し、前記光入力が、前記高融点金属電極と前記Ｎ型導波用チャネル注入とによって規定される能動型導波管に自己整合された受動型導波管を通して、前記能動型導波管へ入れられ、前記受動型導波管が、不純物フリーの空孔不規則化または同様の技術によって実現される前記受動領域におけるわずかに大きいエネルギーギャップによって、前記能動型導波管内への低挿入損失を実現して、屈折率の最小変化したがって前記受動型／能動型導波管界面におけるほぼゼロの反射率を実現し、その結果、前記光増幅器に対する効果的な単一経路ゲイン動作が得られる、請求項１４に記載のデバイス。
- 光電子サイリスタ光増幅器として構成されて動作されるデバイスであって、前記最上部Ｐ＋＋エミッタが前記デバイスのアノードであり、前記Ｎ＋底部エミッタ領域が前記デバイスのカソードであり、前記Ｎ＋イオン注入ソース領域が、高インピーダンスの第３端子入力ノードとして、前記ｎ型反転チャネルと接点し、活性層の上方に設けられまた活性層の下方に成長された前記ＤＢＲミラーが、導波管伝搬用のクラッディング層として機能し、前記デバイスは、前記サイリスタレーザの閾値電流をかなり下回る電流レベルにバイアスされているため、光増幅器として機能し、前記光入力が、前記高融点金属電極と前記Ｎ型導波用チャネル注入とによって規定される前記能動型導波管に自己整合された受動型導波管を通して、前記サイリスタ光増幅器の前記能動型導波管へ入れられ、前記受動型導波管が、不純物フリーの空孔不規則化または同様の技術によって実現される前記受動領域におけるわずかに大きいエネルギーギャップによって、前記能動型導波管内への低挿入損失を実現して、屈折率の最小変化したがって前記受動型／能動型導波管界面におけるほぼゼロの反射率を実現し、その結果、前記光増幅器に対する効果的な単一経路ゲイン動作が得られる、請求項１４に記載のデバイス。
- 光パワーの能動型導波管吸収変調器の動作に適合されたデバイスであって、前記活性層の上方に設けられまた活性層の下方に成長された前記ＤＢＲミラーが、導波管伝搬用のクラッディング層として機能し、前記Ｎ＋イオン注入ソース領域が、前記上部ｎ型量子井戸反転チャネル内へ電子を注入して前記量子井戸を充填するように、前記Ｐ＋＋エミッタ接点に対して負にバイアスされ、前記Ｐ＋イオン注入ソース領域と前記Ｎ＋下部ゲート領域とが、互いに接続されて、前記上部ｎ型量子井戸を充填する正孔源として機能するように正にバイアスされ、前記注入される電子および注入される正孔によって、前記上部量子井戸における吸収端がより高いエネルギー（より短い波長）へシフトし、前記吸収端におけるシフトが光吸収を大きく減らすために、前記光パワーが、本質的に全吸収が実現するゼロバイアスにおける非シフト状態と比べてごくわずかな吸収で前記デバイスを通って伝搬し、前記光パワーが、前記高融点金属電極と前記Ｎ型導波用チャネル注入とによって規定される能動型導波管に自己整合された受動型導波管を通して、前記能動型導波管へ入れられ、前記受動型導波管が、不純物フリーの空孔不規則化または同様の技術によって実現される前記受動領域におけるわずかに大きいエネルギーギャップによって、前記能動型導波管内への低挿入損失を実現して、屈折率の最小変化したがって前記受動型／能動型導波管界面におけるほぼゼロの反射率を実現し、その結果、前記導波管変調器に対する低挿入損失が得られる、請求項１４に記載のデバイス。
- 活性層が、導波管伝搬用のクラッディング層として機能するために前記活性層の上方に設けられまた活性層の下方に成長されたＤＢＲミラーの間に挟まれた、光入力信号に対する光電子サイリスタデジタル光吸収変調器として構成されて動作されるデバイスであって、前記最上部Ｐ＋＋エミッタが前記デバイスのアノードであり、前記Ｎ＋底部エミッタ領域が前記デバイスのカソードであり、前記Ｎ＋イオン注入ソース領域が、高インピーダンスの第３端子入力ノードとして、前記ｎ型反転チャネルと接点し、前記変調器は２つの状態を有し、一方は、非常に吸収性のあるノーマリーオフ状態に対応し、他方は、上部および下部の両方の量子井戸レベルが電子および正孔によって充填され、量子井戸の両方の組における吸収端がより高いエネルギーへシフトして、本質的に吸収損失が全くない状態で光信号が導波管を通過することが可能となるノーマリーオン状態に対応し、前記第３の端子は、前記光入力信号が通過した後で前記サイリスタが切り換わってオフ状態へ戻って次の光信号を吸収するように、電流源へバイアスされ、前記光入力が、前記高融点金属電極と前記Ｎ型導波用チャネル注入とによって規定される前記能動型導波管に自己整合された受動型導波管を通して、前記サイリスタ光変調器の前記能動型導波管へ入れられ、前記受動型導波管が、不純物フリーの空孔不規則化または同様の技術によって実現される前記受動領域におけるわずかに大きいエネルギーギャップによって、前記能動型導波管内への低挿入損失を実現して、屈折率の最小変化したがって前記受動型／能動型導波管界面におけるほぼゼロの反射率を実現し、その結果、前記光変調器に対する効果的な単一経路ゲイン動作が得られる、請求項１４に記載のデバイス。
- デュアル能動型導波管指向性カプラ光スイッチの動作に適合されたデバイスであって、狭い寸法の電気的に絶縁された光結合領域によって分離される２つの平行な能動型導波管を備え、前記結合領域は、ＳｉＯ2被覆層の存在下での熱処理によって前記領域のバンドギャップがわずかに増加する不純物不規則化などの技術によって作製され、各導波管は、第１の導波管に入る光パワーが、第２の導波管に最小限の距離に渡ってエバネッセント的に結合して、ごくわずかなパワー成分が前記第１の導波管内に残り得るように（クロス状態）、または前記光パワーが、前記第１の導波管に完全に結合して戻り（スルー状態）、ごくわずかなパワーが前記第２の導波管内に残り得るように、１つのソースノードと１つのＰ＋＋ゲート／エミッタノードとによって電気的にアクセスされ、前記結合は、どちらかの導波管の前記ゲート／エミッタノードと前記ソースノードとの間に電圧を印加することによって開始され、前記電圧によって前記反転チャネル内に電子が注入されて、前記第２の導波管に対する前記第１の導波管の伝搬定数が変化し、前記伝播定数の変化は、第２の導波管に対する第１の導波管の吸収端がシフトして、光パワーの完全な結合を実現するための長さが著しく変化することに起因し、前記導波管は、導波管伝搬用のクラッディング層として機能するために前記活性層の上方に設けられまた活性層の下方に成長された前記ＤＢＲミラーを用いており、第１および第２の導波管への前記光入力は、前記高融点金属電極と前記Ｎ型導波用チャネル注入とによって規定される前記能動型導波管に自己整合された受動型導波管を通して、前記導波管へ入れられ、前記受動型導波管が、不純物の不規則化または同様の技術によって実現される前記受動領域におけるわずかに大きいエネルギーギャップによって、前記能動型導波管内への低挿入損失を実現して、屈折率の最小変化したがって前記受動型／能動型導波管界面におけるほぼゼロの反射率を実現し、その結果、非常に低い挿入損失が得られる、請求項１４に記載のデバイス。
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