WO2006006312A1

WO2006006312A1 - 光半導体装置及び光通信装置

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Publication number: WO2006006312A1
Application number: PCT/JP2005/009738
Authority: WO
Inventors: Naofumi Suzuki; Shigeo Sugou
Original assignee: Nec Corporation
Priority date: 2004-07-07
Filing date: 2005-05-27
Publication date: 2006-01-19
Also published as: JPWO2006006312A1

Abstract

　低電圧回路でも駆動可能で、かつ高密度実装が可能な半導体装置、及び光通信装置を提供すること。第１の電極１１５、発光部、第２の電極１１６を備える発光素子と、下部電極（Ｔｉ／Ｐｔ／Ａｕ）、当該下部電極の上に形成された誘電体（ＳｉＯ２）、当該誘電体の上に形成された上部電極（Ｔｉ／Ｐｔ／Ａｕ）を備えるキャパシタ１１７とを同一基板１０１上に備え、第１の電極１１５、又は第２の電極１１６と、下部電極（Ｔｉ／Ｐｔ／Ａｕ）、又は上部電極（Ｔｉ／Ｐｔ／Ａｕ）とを直列に接続する。

Description

明細書

光半導体装置及び光通信装置

技術分野

[0001] 本発明は、半導体装置に関わり、特に発光部を有する光半導体装置、その半導体装置を搭載した光通信装置に関する。

背景技術

[0002] 光通信技術によれば、情報の長距離及び大容量伝送が可能である。このため、特に長距離通信においては早い時期から、広く実用に供されてきた。現在では基幹系情報通信網は全て光通信となっており、各家庭までにも光ファイバが普及されつつある。一方、電子機器内のボード内チップ間やボード間などを結ぶ短距離の情報伝送には、従来、プリント配線や同軸ケーブルなどを用いた電気通信が用いられてきた。

[0003] しかしながら、近年の情報処理機器などの高速化に伴!ヽ、短距離の通信でも損失が無視できなくなつてきた。また、信号線間のクロストークも問題となりつつある。さらに、コンピュータの分野では CPUの速度が飛躍的に向上したのに対し、 CPU—メモリ間のバス接続の速度は上記のような問題のため、 CPUの高速ィ匕に追いつかずボトルネックとなってきている。特に、並列コンピューティングの分野では CPU— CPU間、 CPU—メモリ間などのチップ間、ボード間、及びユニット間を、高速かつ高密度に接続することが重要であるが、このような高速ィ匕及び高密度化に対する電気的接続技術の限界が指摘されるようになってきた。

[0004] このような状況下、光インターコネクション技術が注目されて、る。光は、高速変調時でも損失が増加せず、またチャネル間のクロストークも非常に小さいため、高速、高密度な接続が可能となるためである。光インターコネクション技術とは、まず、電気信号を半導体レーザや発光ダイオードアレイを用いて光信号に変換し、その光信号を光ファイバ又は光導波路アレイを通して伝達する。そして、ディテクタアレイで受光して再度電気信号に変換するものである。

光ビームにより、光信号を自由空間に飛ばして接続するフリースペース光インターコネクションも研究されて、る。 [0005] 従来、発光素子を駆動するためのドライバには高速性に優れる化合物半導体からなる HJ—FET(Hetero— Junction)などが用いられてきたが、近年、 Si— CMOSの高速ィ匕に伴って、低消費電力の CMOS—ICが用いられることが多くなつてきて、る。光インターコネクションの場合には、多数の発光素子を駆動する必要があり、消費電力抑制が重要となる。従って、 CMOS駆動が望ましい。さらに、チップ間インターコネクシヨンの場合には、 LSIからの信号により発光素子を直接駆動する形態が望ましい。この場合も CMOS回路で発光素子を駆動することになる。

[0006] CMOSは、微細化による高速化、低電圧化、低消費電力化が進んでいる。これに伴い、電源も低電圧化されている。このため、図 16に示すような、ドライバ ICからレーザダイオードへバイアス (直流)と変調信号 (交流)を供給する従来の構成をとることが困難となる。

[0007] 光インターコネクション用途には、低消費電力で 2次元アレイ化が可能な面発光型レーザ（以下、「VCSEL」（Vertical Cavity Surface -Emitting Laser)と略記する）が有望である。しかしながら、一般に、 VCSELは端面発光型のレーザと比べて抵抗が高いため、駆動回路の低電圧化の影響が大きい。このため、図 17に示すようにバイアス電圧と変調信号とを分け、ドライバ: [_C力もは変調信号のみを入力する回路構成が取られる。

この場合、ドライバ ICとレーザダイオードの間には変調信号のみを通すためにキヤパシタが必要となる。このため、通常は、チップキャパシタをレーザダイオードチップの近くに実装することになる。

[0008] なお、後述する実施形態において非特許文献 1を引用している。

非特許文献 1 :阪田外 Photon. Tech. Lett. , vol. 8 No. 2 February 19 96

発明の開示

発明が解決しょうとする課題

[0009] ところで、光インターコネクションなどの用途では多チャンネルレーザダイオードァレィが必要であり、この場合、キャパシタを実装するスペースが問題となる。特に、 LSI 間を結ぶチップ間インターコネクションの場合には、必要に応じて数百チャネルもの 2 次元発光素子アレイを駆動する構成となる。この場合には、発光素子の間隔を狭くする必要が生じ、キャパシタのサイズが発光素子のチップサイズと同等以上にもなるため、実装は非常に困難となる。

[0010] 本発明はこのような背景に鑑みてなされたものであり、その目的とするところは、低電圧回路でも駆動可能で、かつ高密度実装が可能な半導体装置、及び、当該半導体装置を搭載した光通信装置を提供することである。

課題を解決するための手段

[0011] 上記目的を達成するため、本発明の第 1の態様に係る半導体装置は、発光素子と

、該発光素子に直列に接続されているキャパシタが同一基板上に形成されたものである。

[0012] 本発明の第 2の態様に係る半導体装置は、第 1の電極、発光部、第 2の電極を備える発光素子と、下部電極、該下部電極の上に形成された誘電体、該誘電体の上に形成された上部電極を備えるキャパシタとを同一基板上に備え、該第 1の電極、又は該第 2の電極と、該下部電極、又は該上部電極とが直列に接続されるものである。

[0013] 本発明の第 3の態様に係る半導体装置は、上記第 1の電極、又は上記第 2の電極にバイアス電圧が印加され、上記下部電極又は上記上部電極には交流信号が印加されることを特徴とするものである。

[0014] 本発明の第 4の態様に係る半導体装置は、発光部を備える発光素子と、該発光素子に接続されているインダクタが同一基板上に形成されたものである。

[0015] 本発明の第 5の態様に係る半導体装置は、上記第 2の態様の半導体装置において、インダクタを備え、該インダクタは、上記第 1の電極、上記第 2の電極、上記下部電極、又は、上記上部電極のいずれかに直列に接続されていることを特徴とするものである。

[0016] 本発明の第 6の態様に係る半導体装置は、上記第 2、 3、又は 5のいずれかに記載の半導体装置において、上記誘電体は、 A1を含む半導体層を酸化させた層を備えてヽることを特徴とするものである。

[0017] 本発明の第 7の態様に係る半導体装置は、上記第 1〜6の態様の半導体装置にお V、て、上記発光部は面発光型素子であることを特徴とするものである。 [0018] 本発明の第 8の態様に係る半導体装置は、上記第 7の態様の半導体装置において、上記面発光型素子が面発光型レーザであることを特徴とするものである。

[0019] 本発明の第 9の態様に係る光通信装置は、請求項 1〜6に記載の半導体装置が、複数個配列された発光素子アレイ力もなることを特徴とするものである。

発明の効果

[0020] 本発明によれば、低電圧回路でも駆動可能で、かつ高密度実装が可能な半導体装置及びこの半導体装置を搭載した光通信装置を提供することができるという優れた効果がある。

図面の簡単な説明

[0021] [図 1]実施形態 1に係る半導体レーザの一製造工程を説明するための断面図。

[図 2]実施形態 1に係る半導体レーザの一製造工程を説明するための断面図。

[図 3]実施形態 1に係る半導体レーザの一製造工程を説明するための上面図。

[図 4]実施形態 1に係る半導体レーザを駆動回路に接続したときの回路図。

[図 5]実施形態 2に係る半導体レーザダイオードの断面図。

[図 6]実施形態 2に係る半導体レーザの一製造工程を説明するための斜視図。

[図 7]実施形態 2に係る半導体レーザの一製造工程を説明するための斜視図。

[図 8]実施形態 2に係る半導体レーザの一製造工程を説明するための斜視図。

[図 9]実施形態 2に係る半導体レーザを駆動回路に接続したときの回路図。

[図 10]実施形態 3に係る半導体レーザダイオードの断面図。

[図 11]実施形態 3に係る半導体レーザの一製造工程を説明するための斜視図。

[図 12]実施形態 3に係る半導体レーザの一製造工程を説明するための上面図。

[図 13]実施形態 3に係る半導体レーザを駆動回路に接続したときの回路図。

[図 14]実施形態 4に係る半導体レーザの一製造工程を説明するための斜視図。

[図 15]実施形態 4に係る半導体レーザを駆動回路に接続したときの回路図。

[図 16]従来例に係る半導体レーザの駆動方法を説明する模式図。

[図 17]低電圧化のための半導体レーザ駆動方式を示す模式図。

符号の説明

[0022] 101 Feドープ InP基板 102 n型 InPバッファ層

103 n+— InGaAs層

104 SiOマスク

2

105 活性層を含むメサ

106 Feドープ InP電流ブロック層

107 n型 InP電流ブロック層

108 p型 InPクラッド層

109 p^T— InGaAsコンタクト層

110 電極引き出し用溝

111 素子分離用溝

112 SiO膜

2

113 p側電極

114 n側電極

115 第 1のパッド

116 第 2のパッド

117 第 3のパッド（キャパシタ）

118 p側電極 113と第 1のパッド 115を結ぶ配線

119 駆動回路

120 電源ライン端子

121 交流用信号端子

122 直流用信号端子

201 n型 GaAs基板

202 第 1の DBR層

203 第 1クラッド層

204 活性層

205 第 2クラッド層

206 酸化電流狭窄部形成層

207 第 2の DBR層 208 円柱状構造

209 n側電極

210 ポリイミド

211 p側リング電極

212 第 1のパッド

213 第 2のパッド（キャパシタ）

214 第 3のパッド

215 第 4のパッド (キャパシタ）

216 第 1のパッド 212と第 2のパッド 213とを結ぶ配線

217 駆動回路

218 電源ライン端子

219 交流用信号端子

220 交流用信号端子

221 直流用信号端子

222 バイアス電流制御用素子

301 n型 GaAs基板

302 第 1の DBR層

303 第 1クラッド層

304 活性層

305 第 2クラッド層

306 酸化電流狭窄部形成層

307 第 2の DBR層

308 n型 GaAs層

309 n型 AlxGal— xAs層

310 n型 GaAs層

311 円柱状構造

312 n型 GaAs層 308〜n型 GaAs層 310を含むメサ 313 ポリイミド 314 第 1の n側電極

315 第 2の n側電極

316 p側リング電極

317 第 1のパッド

318 第 2のパッド (交流信号入力用）

319 第 3のパッド (直流信号入力用）

320 インダ'クタ

321 駆動回路

322 電源ライン端子

323 交流用信号端子

324 直流用信号端子

325 バイアス電流制御用素子

401 p側リング電極

402 第 1のパッド

403 第 2のパッド（キャパシタ）

404 第 3のパッド (直流信号入力用）

405 第 4のパッド（キャパシタ）

406 n側電極

407 インタ、'クタ

408 第 1のパッド 402と第 2のパッド 403とを結ぶ配線

409 駆動回路

410 電源ライン端子

411 交流用信号端子

412 交流用信号端子

413 直流用信号端子

501 制御回路

502 駆動用トランジスタ

503 半導体レーザ 601 制御回路

602 駆動用トランジスタ

603 キャパシタ

604 半導体レーザ

発明を実施するための最良の形態

[0023] 以下、本発明を適用した端面発光型レーザダイオード素子等の実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもな、。

[0024] [実施形態 1]

図 1及び図 2は、実施形態 1に係る端面発光型レーザダイオード素子の断面図である。図 3は、端面発光型レーザダイオード素子の上面図、図 4は、端面発光型レーザダイオード素子を駆動回路に接続したときの回路図である。

本実施形態 1に係る端面発光型レーザダイオード素子の構成及び製造方法について述べる。基板としては、面方位が（100)であって、 Feをドープした InP基板 101 を用いた。この基板 101上に、図 1に示すようにバッファ層 102を形成する。その後、 n+— InGaAs層 103を形成せしめた後、不図示のレジスト膜を塗布した。そして、当該レジスト膜をフォトリソグラフイエ程により幅約 10[ m]、間隔約 20 [ m]の 2本のストライプ対を 250 [ m]ピッチでパターユングした。その後、パターンとして形成されたレジスト膜をマスクとして n+— InGaAs層 103をエッチングし、図 1に示すようなパターンを得た。

[0025] 次に、電子ビーム露光を用いて n+— InGaAs層 103のストライプ対の間隙である 2 0[ m]の範囲に、光の進行方向に対し 240[nm]の周期で不図示の回折格子を形成する。次いで、基板 101上に熱 CVD法を用いて約 100[nm]の厚さの SiO膜を形

2 成し、フォトリソグラフイエ程とエッチング工程とにより [011]方向に平行となるような 1 対の SiOマスク 104を 250 [ m]ピッチで形成する。

2

[0026] 本実施形態 1においては、 SiOマスク 104の幅を 5 [ m]、 SiOマスク 104同士の

2 2

間隙を 2 [ m]とした。この 2つの SiOマスク 104同士を結ぶ中心ラインは、上記 n+

2

InGaAs層 103のストライプ対の中心ラインと一致するようにする。続いて、 SiOマスク 104を用いて、活性層及び光ガイド層の選択成長を行う。波長

2

組成 1. 05 [ 111]の1110&八5?光ガィド層（厚さ70[11111])、波長組成1. 15 [ /ζ πι]の光閉じ込め層（厚さ 60[nm])を成長し、次に波長組成 1. 15 [ m]の InGaAsP障壁層（厚さ 10[nm])、及び、波長組成約 1. 4 1!1]の歪11^&八5? (厚さ6[11111])からなる 7周期の多重量子井戸を活性層として成長せしめた。この多重量子井戸層のバンドギャップ波長は 1. 3 [ m]となった。その後、波長組成 1. 15 [ m]の InGaAsP 光閉じ込め層（厚さ 60[nm])、 p型 InP層（厚さ 200[nm])を成長せしめた。

[0027] 次に、活性層を含むメサ 105上面に不図示の SiO膜を形成する。この選択成長層

2

上部への SiO膜形成法については、上記非特許文献 1に詳しい記載があり、この記

2

載に従って形成することができる。なお、このプロセスでメサ両側にある活性層の選択成長に用いた SiOマスク 104は取り除かれる。

2

[0028] 続いて、上述したメサ上面に形成された不図示の SiO膜をマスクとし、図 2に示す

2

ように Feドープ InP力も構成される電流ブロック層 106、及び n型 InPから構成される電流ブロック層 107の成長を行った。その後、メサ上面に形成された不図示の SiO

2 膜を除去し、 p型 InPにより構成されるクラッド層 108及び p+— InGaAsコンタクト層 1 09を形成する。

[0029] 次に、コンタクト層 109を形成後、これらの積層体に複数の溝を形成する。まず、活性層が略中心となるように（図 2参照） 20 [ m]の間隔で n+—InGaAs層 103の表面まで達する 2本の電極引き出し用溝 110を形成する。また、これら 2本の電極引き出し用溝 110のさらに外側に、活性層が略中心となるように Feドープ基板にまで達する 2 本の素子分離用溝 111を形成する。

[0030] 続いて、上記溝が形成された積層体の表面全体に SiO膜 112 (厚さ 0. 4[ m])

2

を形成する。続いて、 p側電極 113、 n側電極 114を形成するために SiO膜 112に開

2 口部をフォトリソグラフイエ程により形成する。 SiO膜 112の開口箇所は、活性層上

2

方に形成されているコンタクト層 109上、及び、活性層両側にある 2本のストライプ構造の n+—InGaAs層 103のうちの図 2中の右側の n+—InGaAs層 103上である。そして、コンタクト層 109上の開口部には p側電極力 n+— InGaAs層 103上の開口部には n側電極が形成されることになる。開口幅は、両者ともに 5 [ μ m]とした。開口膜形成後、 TiZPtZAu電極を蒸着し、フォトリソグラフイエ程によりパターユングを行つて、図 3に示すような p側電極 113、 n側電極 114、第 1のパッド 115、第 2のパッド 11 6、第 3のパッド 117を形成する。

[0031] その後、再度 SiO膜を成膜し、 TiZPtZAuの蒸着を行う。次いで、第 3のパッド 1

2

17上にのみ、形成された SiO膜と TiZPtZAuがパターンとして残るよう、他の部分

2

に積層された SiO膜と TiZPtZAuを除去する。この工程により、第 2のパッド 117は

2

、電極間に SiOが挟持された構造となる。そして、この第 3のノ¾ド 117の部分がキヤ

2

パシタとして機能することになる。すなわち、第 3のパッド 117の最上層に形成された TiZPtZAuが上部電極、 SiOが誘電体、その下層に形成された TiZPtZAuが下

2

部電極となる。また、第 2のパッド 116の最上層にある TiZPtZAuと、第 3のパッドの下部電極と、 n側電極 114とは電気的に導通した構造となっている。同じぐ第 1のパッド 115の最上層にある TiZPtZAuと p側電極 113とは電気的に導通した構造となつている。

なお、必要に応じて P側電極 113と第 1のパッド 115とを結ぶ配線 118の Auを除去することにより TiZPtとして抵抗を高くし、インピーダンス整合のためのマッチング抵抗として用いてもよい。

[0032] 次に、基板 101を約 100 [ m]の厚さまで研磨する。そして、劈開により 250[ /ζ πι ]の共振器長に切り出した後、レーザ端面の片側に高反射膜、もう一方に低反射膜を形成し、 4チャネル毎に切り出してレーザアレイを形成する。この 4チャネルレーザァレイの各素子を、図 4に示すように、駆動回路 119に接続して動作させる。ここでは駆動回路として単動出力のものを使用している。図 4中のキャパシタ及び抵抗は、上記プロセスで形成した SiO膜を金属で挟んだもの（117)、及び、 TiZPt抵抗（ 118)で

2

あり、点線で囲んだ部分がレーザチップ内に対応する。

[0033] 本実施形態に係る面発光型レーザを駆動回路に接続するに際して、複数の端子が必要となる。第 1の端子 120は、電源ラインに接続するためのものである。第 2の端子 121は駆動回路の交流信号用に、第 3の端子 122は直流信号用に用いられる。第 1の端子 120、第 2の端子 121、第 3の端子 122は、それぞれ面発光型レーザ内に設けられた第 1のパッド 115、第 3のノッド 117、第 2のパッド 116に接続されている。 [0034] 本実施形態 1によれば、発光素子基板上にキャパシタを設けたので外部キャパシタが不要となる。その結果、高密度実装が可能となり半導体装置の小型化が可能となる。また、高密度アレイ化の可能な発光素子が実現可能となる。これによりチップ間やボード間のインターコネクションを大容量の光通信で行うことが可能となり、システム全体のスループット、演算速度などの性能向上に大きく寄与することができる。

[0035] [実施形態 2]

次に、上記実施形態 1の半導体装置とは異なる例の実施形態について説明する。図 5は、実施形態 2に係る発振波長約 0. 85 [ m]の面発光型レーザの断面図である。図 6〜8は、面発光型レーザの一製造工程を説明するための概略説明図。図 9 は、面発光型レーザを駆動回路に接続したときの回路図である。

[0036] 本実施形態 2に係る面発光型レーザの 2次元アレイの構成及び製造方法について述べる。基板としては、 n型 GaAs基板 201を用いた。この基板 201上には、図 5に示すように、 n型 Al Ga As層と n型 Al Ga As層の一対を基本単位とする n型半

0. 2 0. 8 0. 9 0. 1

導体ミラー層（以下、「DBR」（Distributed Bragg Reflector)と略記する）を複数積層した第 1の DBR層 202、 n型 Al Ga As層の第 1クラッド層 203、ノンドープ G

0. 3 0. 7

aAs量子井戸と Al Ga As障壁層からなる活性層 204、 p型 Al Ga As層の第

0. 2 0. 8 0. 3 0. 7

2クラッド層 205、 p型 Al Ga As (ただし 0. 9<x< 1)の酸化電流狭窄部形成層 20 6、p型 Al Ga As層と p型 Al Ga As層の一対を基本単位とする DBR (p型半

0. 2 0. 8 0. 9 0. 1

導体ミラー層）を複数積層した第 2の DBR層 207が順次積層される（工程 2— 1)。これらの層は、有機金属気相成長（MOCVD)法にて積層される。

[0037] 第 2の DBR層 207を構成する高屈折率の Al Ga As層と低屈折率の Al Ga

0. 2 0. 8 0. 9 0.

As層のそれぞれの膜厚は、これら媒質内の各々の光路長が発振波長のほぼ 1Z4 なるように設定してある。

[0038] 次に、不図示のレジスト膜を第 2の DBR層 207上へ塗布し、フォトリソグラフィーェ程により円形のレジストマスクを形成する。次いで、ドライエッチングにより、図 6に示すように第 1の DBR層 202の表面が露出するまでエッチングを行う。そして、直径約 2 0 [ m]の円柱状構造 208を形成する（工程 2— 2)。この工程により、電流狭窄部形成層 206の側面が露出する。その後、上記不図示のレジストを除去する。 [0039] 続いて、水蒸気雰囲気中の炉内において、約 400[°C]の環境下、約 10分間加熱を行う（工程 2— 3)。これにより、図 7に示すように、電流狭窄部形成層 206のみが円環状に選択的に酸化される。この酸化により、電流狭窄部形成層 206の中心部には直径約 8 [ m]の非酸化領域が形成される。電流狭窄部形成層 206に形成された、酸化領域と非酸化領域からなる構成を電流狭窄部という。

[0040] 電流狭窄部は、電流を非酸化領域とほぼ同じ幅の活性層領域に集中して流すために設けて！/、る。なお、酸化電流狭窄部形成層 206の構成成分たる p型 Al Ga A sのうちの A1の含有率たる xは、 0. 9より大きく 1. 0より/ J、さい値とした。 Xの値力^). 9 以下であるとほとんど酸ィ匕が生じないためである。また、 DBR層よりも酸化速度を速くさせる必要があるためである。

[0041] 次に、上記メサエッチングにより露出した第 1の DBR202上に電極を形成する。まず、前面にレジスト膜を塗布した後、フォトリソグラフイエ程により電極を形成する部分のみを除去する。そして、 TiZPtZAuを蒸着した後、上記レジストを除去してリフトォフすることにより、第 1の DBR202上の一部に n側電極 209を形成する（図 8参照）（ェ程 2— 4)。次に、ポリイミド 210により、図 8に示すようにメサを埋め込み、フォトリソダラフイエ程により工程 2 - 4で形成した電極上のポリイミドを除去する（工程 2 - 5)。

[0042] 続ヽて、 P側電極を形成する。まず、レジスト膜を塗布し、マスク露光によりパター- ングした後、 TiZPtZAuを蒸着する。その後、上記レジスト膜を除去してリフトオフ法により、図 8に示すように、 p側電極 211及び第 1のパッド 212、第 2のパッド 213が形成される。同図に示すように、 p側電極 211、第 1のパッド 212、第 2のパッド 213はこの順に接続されている。また、このとき同時にポリイミド上に第 3のパッド 214及び第 4のパッド 215を形成する。この第 3のパッド 213と第 4のパッド 214とは、上記工程 2 —4で形成した n側電極 209と接続されて、る（工程 2— 6)。

[0043] その後、 SiO膜を成膜し、 TiZPtZAuの蒸着を行う。そして、必要部分以外の Ti

2

/Pt/Au,及び SiOを除去することによりキャパシタを形成する。本実施形態 2に

2

おいては、第 2のパッド 213、及び第 3のパッド 215上にキャパシタを形成する。すなわち、第 2のパッド 213及び第 3のノッド 215上に SiOと電極とが積層されるようにす

2

る。次に、第 1のパッド 212と第 2のパッド 213とを結ぶ配線 216を構成する TiZPt/ Auのうちの Auを除去することにより TiZPtとし、面発光レーザと同程度の抵抗になるようにする（工程 2— 7)。

[0044] このようにして製造した面発光レーザを切り出し、 4 X 8の 32素子力もなる 2次元ァレイとする。そして、この 2次元アレイの各素子を図 9に示すように駆動回路 217に接続して動作させる。ここでは駆動回路として差動出力のものを使用している。図中のキャパシタ及び抵抗は、上記プロセスで形成したものであり、点線で囲んだ部分がレ一ザチップ内に対応する。面発光型レーザを駆動回路に接続するための第 1の端子 218は、電源ラインに接続されており、第 2の端子 219、第 3の端子 220は駆動回路の交流信号用端子、第 4の端子 221は直流信号用端子である。駆動回路内には、駆動回路内のバイアス電流制御用素子 222が備えられている。第 1の端子 218、第 2の端子 219、第 3の端子 220、第 4の端子 221は、それぞれ面発光レーザ内に設けられた第 1のパッド 212、第 2のノッド 213、第 4のノッド 215、第 3のパッド 214に接続されている。

[0045] 図中のキャパシタは、上記プロセスで形成した SiO膜を金属で挟んだものである。

2

ここでは駆動チップ裏面に薄、インターポーザを介して実装して、る。

[0046] 本実施形態 2に係る面発光レーザによれば、キャパシタを面発光レーザアレイ上に集積している。このため、外部に実装する必要がないため、半導体装置の小型化が可能となる。また、 2次元アレイを LSI裏面などに実装することもできる。その結果、 LS

I間インターコネクト用途への適用が可能となる。

[0047] [実施形態 3]

次に、上記実施形態 2の面発光レーザとは異なる例について説明する。図 10は、本実施形態 3に係る面発光レーザダイオード素子の構成を示す断面図である。図 11及び図 12は、面発光レーザダイオード素子の一製造工程を説明するための斜視図と上面図である。図 14は、駆動回路に接続したときの回路図である。基本的な構成は、上記実施形態 2と同様であるが、以下の点が異なっている。すなわち、上記実施形態 2においては、キャパシタを構成する誘電体膜として SiOを用い

2 たが、本実施形態 3においては、キャパシタを構成する誘電体として酸ィ匕させた A1G aAs層を用いている点が異なる。また、インダクタを集積している点が異なる。 [0048] 本実施形態 3に係る面発光型レーザの 2次元アレイの構成及び製造方法について述べる。基板としては、 n型 GaAs基板 301を用いた。この基板 301上には、上記実施形態 2と同様に、 n型 DBRを複数積層した第 1の DBR層 302、 n型 Al Ga As

0. 3 0. 7 層の第 1クラッド層 303、ノンドープ GaAs量子井戸と Al Ga As障壁層力もなる活

0. 2 0. 8

性層 304、 p型 Al Ga As層の第 2クラッド層 305、 p型 Al Ga As (ただし 0. 9

0. 3 0. 7 1

<χ< 1)の酸ィ匕電流狭窄部形成層 306、p型 Al Ga As層と p型 Al Ga As層

0. 2 0. 8 0. 9 0. 1 の一対を基本単位とする DBR (p型半導体ミラー層）を複数積層した第 2の DBR層 3 07を順次積層が順次積層される（図 10参照)。これらの層は、上記実施形態 2と同様、有機金属気相成長（MOCVD)法にて積層される。

[0049] 続いて、本実施形態 3においては、図 10に示すように、第 2の DBR層 307上に、 n 型 GaAs308、 n型 Al Ga As309 (ただし 0. 9<y< 1)、 n型 GaAs310を形成す l

る。そして、フォトリソグラフイエ程とエッチング工程とにより一部を残して上記 n型 GaA s308、 Al Ga As309、 GaAs310を除去する。さらに残った部分の一部について l

n型 GaAs310、 Al Ga As309を除去して図 10のような構成とする（これらの積層 l

体を 350とする）（工程 3— 2)。

[0050] 次に、上記実施形態 2と同様に積層体 350をドライエッチングにより、図 11に示すような、円柱状構造 311とストライプ構造 31²を形成する。円柱の直径は、約 ²〇 [ m] とする（工程 3— 3)。

[0051] 続いて、水蒸気雰囲気中の炉内において温度約 400[°C]で約 10分間加熱を行う。これにより、電流狭窄部形成層 306が円環状に選択的に同時に酸化され、電流狭窄部形成層 306の中心部には直径が約 8 [ m]の非酸ィ匕領域が形成される。このとき、工程 3— 3で残した部分の Al Ga As層 309も同時に酸ィ匕されることになる。た l

だし、 Al Ga As層 309は、全体が酸化されて非酸化領域が残らないようにする。

l

具体的には、 Al Ga As層 306、及び Al Ga As層 309の糸且成、層厚及び工程 3 3のエッチングにおける Al Ga As層 309の残り幅などを調整することにより非酸 l

化領域が残らないようにする。

[0052] 上記水蒸気雰囲気中における加熱時の酸ィ匕速度は、 A1組成に大きく依存する。このため、 Al Ga As層 306と Al Ga As層 309との組成比を、 xく yに設定することにより Al Ga _ As306に非酸化領域を残しつつ、 Al Ga _ As309を全酸化させることが可能となる。例えば、 Al Ga As306に、 8 [ m]の非酸化領域が残る酸化条件及び時間においても、比較的広い幅の Al Ga As309を全酸ィ匕させることが

l-y

できる（工程 3—4)。

酸化された Al Ga As層 309は、誘電体膜となるため、この部分がキャパシタとし

l-y

て機能することになる。

[0053] 次に、上記実施形態 2の工程 2—4、及び工程 2— 5と同様に n電極の形成、ポリイミド 313の埋め込み、及び一部除去を行う。ただし、 n側電極は図 11に示すように工程 3— 3で形成した電柱状構造一つに対して 2つ、すなわち第 1の n側電極 314と第 2の n側電極 315とを形成する（工程 3— 5)。

[0054] 続いて、上記実施形態 2の工程 2— 6と同様にして、 p側電極を形成する。まず、レジスト膜を塗布する。続いて、マスク露光によりパターユングした後、 TiZPtZAuを蒸着し、上記レジストを除去してリフトオフ法により、図 12に示すように p側電極 316及び第 1のパッド 317が形成される。このとき同時にポリイミド上に第 2のパッド 318、及び第 3のパッド 319を形成する。そして、上記工程 3— 5で形成した 2つの n側電極のうちの一つである n側電極 314と、工程 3— 2で露出させた下部電極たる n型 GaAs層 308と、上部電極たる n型 GaAs層 310と、第 2のパッド 318とをそれぞれ接続させる。その後、ポリイミド上にインダクタとなる渦巻状の配線パターン 320を形成する。配線パターン 320端部の一方は第 2の n側電極 315に、他方の端部は第 3のパッド 319に接続される。

[0055] このようにして製造した面発光レーザを切り出し、 4素子力もなる 1次元アレイとし、各素子を、図 13に示すような駆動回路 321に接続して動作させる。ここでは駆動回路として単動出力のものを使用している。図中のキャパシタ及びインダクタは上記プ口セスで形成したものであり、点線で囲んだ部分がレーザチップ内に対応する。面発光型レーザを駆動回路に接続するための第 1の端子 322は電源ラインに接続されており、第 2の端子 323は駆動回路の交流信号用端子、第 3の端子 324は直流信号用のものである。第 1の端子 322、第 2の端子 323、第 3の端子 324はそれぞれ第 1のパッド 317、第 2のノッド 318、第 3のパッド 319に接続されている。 [0056] 本実施形態 3によれば、同一基板上に発光素子とキャパシタを搭載しているので、半導体装置の高密度実装が可能となる。また小型化も可能となる。さらに、同一基板上に発光素子とキャパシタに加えて、インダクタも集積しているため、バイアス電流量制御用 MOS— FET325のソースドレイン間電圧の変動を抑制できる。このため M OS— FETを非飽和領域で動作させ、ゲート電圧制御の可変抵抗のように使用することも可能となる。この場合、 MOS— FETでの電圧降下は小さくなるため、より低い電源電圧でもレーザに必要なノィァスをかけることが可能となる。

[0057] また、本実施形態 3によれば、 AlGaAs層を酸ィ匕させてキャパシタを構成する誘電体としている力 AlGaAs層の厚さはェピタキシャル成長により制御されるため、ピンホールの無、薄、膜が均一性、再現性よく製造できる。

[0058] [実施形態 4]

次に、上記実施形態 2及び 3の面発光レーザとは異なる実施形態について説明する。

図 14は、本実施形態 4に係る面発光レーザの斜視図である。本実施形態 4においては、伝送線路のインピーダンスよりも抵抗の高い面発光型レーザを使用する場合のためにインピーダンス調整用のインダクタを集積した例にっ、て説明する。

[0059] 本実施形態 4においては、上記実施形態 2における工程 2—1から工程 2— 5までは同じ手順にて製造する。続いて、 p側電極を形成する。そして、レジストを塗布して、マスク露光によりパターユングした後、 TiZPtZAuを蒸着する。上記レジストを除去してリフトオフ法により、図 14に示すように p側リング電極 401及び第 1のパッド 402、第 2のパッド 403を形成する。また、このとき同時に、ポリイミド上に第 3のパッド 404、第 4のパッド 405、及び、インダクタとなる配線パターン 407を形成する。そして、第 3 のパッド 404は、第 1の DBR上に形成された n側電極 406と接続させる。インダクタとなる配線パターン 407の端部の一つは第 3のパッド 404に接続し、他方の端部は第 4 のパッド 405に接続する。

[0060] その後、 SiO膜を成膜し、 TiZPtZAuの蒸着を行う。次、で、第 2のパッド 403と

2

第 5のパッド 405上にのみ、形成された SiO膜と Ti/Pt/Auがパターンとして残るよ

2

う、他の部分に積層された SiO膜と TiZPtZAuを除去する。この工程により、第 2のノッド 403と第 4のパッド 405のみ電極により SiOが挟持された構造となる。そして、

2

この第 2のパッド 403と第 4のパッド 405の部分がキャパシタとして機能することになる。すなわち、第 2のパッド 403の最上層に形成された Ti/PtZAuが上部電極、 SiO

2 が誘電体、その下層に形成された TiZPtZAuが下部電極となる。

次に、第 1のパッド 402と第 2のパッド 403とを結ぶ TiZPtZAuの配線 408の Au部分を除去し、 TiZPtのみ力もなる配線とする。これにより、配線 408の部分の抵抗が伝送線路のインピーダンスと一致するようにする。

[0061] このようにして製造した面発光レーザを切り出し、 2 X 4の 8素子力なる 2次元ァレィとする。そして、各素子を図 15のような駆動回路 409に接続して動作させる。ここでは駆動回路として差動出力のものを使用している。本実施形態に係る面発光レーザを駆動するための第 1の端子 410は電源ラインに接続されており、第 2の端子 411、第 3の端子 412は駆動回路の交流信号用端子、第 4の端子 413は直流信号用端子として用いられる。第 1の端子 410、第 2の端子 411、第 3の端子 412、第 4の端子 41 3は、それぞれ第 1のパッド 402、第 2のノッド 403、第 4のノッド 405、第 3のパッド 40 4に接続されている。図中の発光素子側のキャパシタ、インダクタ及び抵抗は上記プ口セスで形成したものであり、点線で囲んだ部分がレーザチップ内に相当する。

[0062] 面発光型レーザの抵抗が伝送線路のインピーダンスよりも高、場合にはインピーダンス整合が取れないが、本実施形態 4によれば、キャパシタとインダクタが直列に接続されているため、所定の周波数範囲において、インピーダンスをほぼ整合させることができる。そして、信号の反射を大幅に低減させることが可能となる。従って、インダクタの値を適切に設定することにより、使用する変調周波数付近での信号の反射を減少、させることができる。なお、ワイヤボンディングにより配線を行う場合、ワイヤのィンダクタンス分を利用することも可能であるが、フリップチップ実装する場合にはワイャのインダクタンス分を利用することはできない。従って、本実施形態 4のようにチップに小さなインダクタを形成し、これを利用することが有用である。

[0063] なお、上記実施形態にお!ヽては、キャパシタを構成する誘電体として SiO、及び酸

2 化させた AlGaAs層を用いた例を説明した力これに限定されるものではなぐ他の誘電体を使用することもできる。特に、 HfO、 ZrOなどの誘電率の高い膜を使用することにより、同じ面積で大きな容量のキャパシタを製造することが可能となる。また、レーザの波長、材料等についても上記実施形態に挙げたもの以外のものを選定することができることは言うまでもな!/、。

Claims

請求の範囲

[1] 発光部を備える発光素子と

該発光素子に直列に接続されているキャパシタが同一基板上に形成された半導体装置。

[2] 第 1の電極、発光部、第 2の電極を備える発光素子と、

下部電極、該下部電極の上に形成された誘電体、該誘電体の上に形成された上部電極を備えるキャパシタとを同一基板上に備え、

該第 1の電極、又は該第 2の電極と、

該下部電極、又は該上部電極とが直列に接続されている半導体装置。

[3] 請求項 2の半導体装置において、

上記第 1の電極、又は上記第 2の電極にバイアス電圧が印加され、上記下部電極又は上記上部電極には交流信号が印加されることを特徴とする半導体装置。

[4] 発光部を備える発光素子と、

該発光素子に接続されているインダクタが同一基板上に形成された半導体装置。

[5] 請求項 2の半導体装置において、

インダクタを備え、

該インダクタは、上記第 1の電極、上記第 2の電極、上記下部電極、又は、上記上部電極のいずれかに直列に接続されていることを特徴とする半導体装置。

[6] 請求項 2、 3、又は 5のいずれかに記載の半導体装置において、

上記誘電体は、 A1を含む半導体層を酸化させた層を備えてヽることを特徴とする半導体装置。

[7] 請求項 1〜6の半導体装置において、

上記発光部は面発光型素子であることを特徴とする半導体装置。

[8] 請求項 7の半導体装置において、

上記面発光型素子が面発光型レーザであることを特徴とする半導体装置。

[9] 請求項 1〜6に記載の半導体装置が、複数個配列された発光素子アレイ力なることを特徴とする光通信装置。