JPWO2006006312A1 - 光半導体装置及び光通信装置 - Google Patents

Abstract

低電圧回路でも駆動可能で、かつ高密度実装が可能な半導体装置、及び光通信装置を提供すること。第１の電極１１５、発光部、第２の電極１１６を備える発光素子と、下部電極（Ｔｉ／Ｐｔ／Ａｕ）、当該下部電極の上に形成された誘電体（ＳｉＯ２）、当該誘電体の上に形成された上部電極（Ｔｉ／Ｐｔ／Ａｕ）を備えるキャパシタ１１７とを同一基板１０１上に備え、第１の電極１１５、又は第２の電極１１６と、下部電極（Ｔｉ／Ｐｔ／Ａｕ）、又は上部電極（Ｔｉ／Ｐｔ／Ａｕ）とを直列に接続する。

Description

本発明は、半導体装置に関わり、特に発光部を有する光半導体装置、その半導体装置を搭載した光通信装置に関する。

光通信技術によれば、情報の長距離及び大容量伝送が可能である。このため、特に長距離通信においては早い時期から、広く実用に供されてきた。現在では基幹系情報通信網は全て光通信となっており、各家庭までにも光ファイバが普及されつつある。一方、電子機器内のボード内チップ間やボード間などを結ぶ短距離の情報伝送には、従来、プリント配線や同軸ケーブルなどを用いた電気通信が用いられてきた。

しかしながら、近年の情報処理機器などの高速化に伴い、短距離の通信でも損失が無視できなくなってきた。また、信号線間のクロストークも問題となりつつある。さらに、コンピュータの分野ではＣＰＵの速度が飛躍的に向上したのに対し、ＣＰＵ−メモリ間のバス接続の速度は上記のような問題のため、ＣＰＵの高速化に追いつかずボトルネックとなってきている。特に、並列コンピューティングの分野ではＣＰＵ−ＣＰＵ間、ＣＰＵ−メモリ間などのチップ間、ボード間、及びユニット間を、高速かつ高密度に接続することが重要であるが、このような高速化及び高密度化に対する電気的接続技術の限界が指摘されるようになってきた。

このような状況下、光インターコネクション技術が注目されている。光は、高速変調時でも損失が増加せず、またチャネル間のクロストークも非常に小さいため、高速、高密度な接続が可能となるためである。光インターコネクション技術とは、まず、電気信号を半導体レーザや発光ダイオードアレイを用いて光信号に変換し、その光信号を光ファイバ又は光導波路アレイを通して伝達する。そして、ディテクタアレイで受光して再度電気信号に変換するものである。
光ビームにより、光信号を自由空間に飛ばして接続するフリースペース光インターコネクションも研究されている。

従来、発光素子を駆動するためのドライバには高速性に優れる化合物半導体からなるＨＪ−ＦＥＴ（Ｈｅｔｅｒｏ−Ｊｕｎｃｔｉｏｎ）などが用いられてきたが、近年、Ｓｉ−ＣＭＯＳの高速化に伴って、低消費電力のＣＭＯＳ−ＩＣが用いられることが多くなってきている。光インターコネクションの場合には、多数の発光素子を駆動する必要があり、消費電力抑制が重要となる。従って、ＣＭＯＳ駆動が望ましい。さらに、チップ間インターコネクションの場合には、ＬＳＩからの信号により発光素子を直接駆動する形態が望ましい。この場合もＣＭＯＳ回路で発光素子を駆動することになる。

ＣＭＯＳは、微細化による高速化、低電圧化、低消費電力化が進んでいる。これに伴い、電源も低電圧化されている。このため、図１６に示すような、ドライバＩＣからレーザダイオードへバイアス（直流）と変調信号（交流）を供給する従来の構成をとることが困難となる。

光インターコネクション用途には、低消費電力で２次元アレイ化が可能な面発光型レーザ（以下、「ＶＣＳＥＬ」（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ−Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）と略記する）が有望である。しかしながら、一般に、ＶＣＳＥＬは端面発光型のレーザと比べて抵抗が高いため、駆動回路の低電圧化の影響が大きい。このため、図１７に示すようにバイアス電圧と変調信号とを分け、ドライバＩＣからは変調信号のみを入力する回路構成が取られる。
この場合、ドライバＩＣとレーザダイオードの間には変調信号のみを通すためにキャパシタが必要となる。このため、通常は、チップキャパシタをレーザダイオードチップの近くに実装することになる。

なお、後述する実施形態において非特許文献１を引用している。
阪田外 Ｐｈｏｔｏｎ． Ｔｅｃｈ． Ｌｅｔｔ．，ｖｏｌ．８ Ｎｏ．２ Ｆｅｂｒｕａｒｙ １９９６

ところで、光インターコネクションなどの用途では多チャンネルレーザダイオードアレイが必要であり、この場合、キャパシタを実装するスペースが問題となる。特に、ＬＳＩ間を結ぶチップ間インターコネクションの場合には、必要に応じて数百チャネルもの２次元発光素子アレイを駆動する構成となる。この場合には、発光素子の間隔を狭くする必要が生じ、キャパシタのサイズが発光素子のチップサイズと同等以上にもなるため、実装は非常に困難となる。

本発明はこのような背景に鑑みてなされたものであり、その目的とするところは、低電圧回路でも駆動可能で、かつ高密度実装が可能な半導体装置、及び、当該半導体装置を搭載した光通信装置を提供することである。

上記目的を達成するため、本発明の第１の態様に係る半導体装置は、発光素子と、該発光素子に直列に接続されているキャパシタが同一基板上に形成されたものである。

本発明の第２の態様に係る半導体装置は、第１の電極、発光部、第２の電極を備える発光素子と、下部電極、該下部電極の上に形成された誘電体、該誘電体の上に形成された上部電極を備えるキャパシタとを同一基板上に備え、該第１の電極、又は該第２の電極と、該下部電極、又は該上部電極とが直列に接続されるものである。

本発明の第３の態様に係る半導体装置は、上記第１の電極、又は上記第２の電極にバイアス電圧が印加され、上記下部電極又は上記上部電極には交流信号が印加されることを特徴とするものである。

本発明の第４の態様に係る半導体装置は、発光部を備える発光素子と、該発光素子に接続されているインダクタが同一基板上に形成されたものである。

本発明の第５の態様に係る半導体装置は、上記第２の態様の半導体装置において、インダクタを備え、該インダクタは、上記第１の電極、上記第２の電極、上記下部電極、又は、上記上部電極のいずれかに直列に接続されていることを特徴とするものである。

本発明の第６の態様に係る半導体装置は、上記第２、３、又は５のいずれかに記載の半導体装置において、上記誘電体は、Ａｌを含む半導体層を酸化させた層を備えていることを特徴とするものである。

本発明の第７の態様に係る半導体装置は、上記第１〜６の態様の半導体装置において、上記発光部は面発光型素子であることを特徴とするものである。

本発明の第８の態様に係る半導体装置は、上記第７の態様の半導体装置において、上記面発光型素子が面発光型レーザであることを特徴とするものである。

本発明の第９の態様に係る光通信装置は、請求項１〜６に記載の半導体装置が、複数個配列された発光素子アレイからなることを特徴とするものである。

本発明によれば、低電圧回路でも駆動可能で、かつ高密度実装が可能な半導体装置及びこの半導体装置を搭載した光通信装置を提供することができるという優れた効果がある。

実施形態１に係る半導体レーザの一製造工程を説明するための断面図。 実施形態１に係る半導体レーザの一製造工程を説明するための断面図。 実施形態１に係る半導体レーザの一製造工程を説明するための上面図。 実施形態１に係る半導体レーザを駆動回路に接続したときの回路図。 実施形態２に係る半導体レーザダイオードの断面図。 実施形態２に係る半導体レーザの一製造工程を説明するための斜視図。 実施形態２に係る半導体レーザの一製造工程を説明するための斜視図。 実施形態２に係る半導体レーザの一製造工程を説明するための斜視図。 実施形態２に係る半導体レーザを駆動回路に接続したときの回路図。 実施形態３に係る半導体レーザダイオードの断面図。 実施形態３に係る半導体レーザの一製造工程を説明するための斜視図。 実施形態３に係る半導体レーザの一製造工程を説明するための上面図。 実施形態３に係る半導体レーザを駆動回路に接続したときの回路図。 実施形態４に係る半導体レーザの一製造工程を説明するための斜視図。 実施形態４に係る半導体レーザを駆動回路に接続したときの回路図。 従来例に係る半導体レーザの駆動方法を説明する模式図。 低電圧化のための半導体レーザ駆動方式を示す模式図。

符号の説明

１０１ ＦｅドープＩｎＰ基板
１０２ ｎ型ＩｎＰバッファ層
１０３ ｎ＋−ＩｎＧａＡｓ層
１０４ ＳｉＯ_２マスク
１０５ 活性層を含むメサ
１０６ ＦｅドープＩｎＰ電流ブロック層
１０７ ｎ型ＩｎＰ電流ブロック層
１０８ ｐ型ＩｎＰクラッド層
１０９ ｐ^＋−ＩｎＧａＡｓコンタクト層
１１０ 電極引き出し用溝
１１１ 素子分離用溝
１１２ ＳｉＯ_２膜
１１３ ｐ側電極
１１４ ｎ側電極
１１５ 第１のパッド
１１６ 第２のパッド
１１７ 第３のパッド（キャパシタ）
１１８ ｐ側電極１１３と第１のパッド１１５を結ぶ配線
１１９ 駆動回路
１２０ 電源ライン端子
１２１ 交流用信号端子
１２２ 直流用信号端子
２０１ ｎ型ＧａＡｓ基板
２０２ 第１のＤＢＲ層
２０３ 第１クラッド層
２０４ 活性層
２０５ 第２クラッド層
２０６ 酸化電流狭窄部形成層
２０７ 第２のＤＢＲ層
２０８ 円柱状構造
２０９ ｎ側電極
２１０ ポリイミド
２１１ ｐ側リング電極
２１２ 第１のパッド
２１３ 第２のパッド（キャパシタ）
２１４ 第３のパッド
２１５ 第４のパッド（キャパシタ）
２１６ 第１のパッド２１２と第２のパッド２１３とを結ぶ配線
２１７ 駆動回路
２１８ 電源ライン端子
２１９ 交流用信号端子
２２０ 交流用信号端子
２２１ 直流用信号端子
２２２ バイアス電流制御用素子
３０１ ｎ型ＧａＡｓ基板
３０２ 第１のＤＢＲ層
３０３ 第１クラッド層
３０４ 活性層
３０５ 第２クラッド層
３０６ 酸化電流狭窄部形成層
３０７ 第２のＤＢＲ層
３０８ ｎ型ＧａＡｓ層
３０９ ｎ型ＡｌｘＧａ１−ｘＡｓ層
３１０ ｎ型ＧａＡｓ層
３１１ 円柱状構造
３１２ ｎ型ＧａＡｓ層３０８〜ｎ型ＧａＡｓ層３１０を含むメサ
３１３ ポリイミド
３１４ 第１のｎ側電極
３１５ 第２のｎ側電極
３１６ ｐ側リング電極
３１７ 第１のパッド
３１８ 第２のパッド（交流信号入力用）
３１９ 第３のパッド（直流信号入力用）
３２０ インダクタ
３２１ 駆動回路
３２２ 電源ライン端子
３２３ 交流用信号端子
３２４ 直流用信号端子
３２５ バイアス電流制御用素子
４０１ ｐ側リング電極
４０２ 第１のパッド
４０３ 第２のパッド（キャパシタ）
４０４ 第３のパッド（直流信号入力用）
４０５ 第４のパッド（キャパシタ）
４０６ ｎ側電極
４０７ インダクタ
４０８ 第１のパッド４０２と第２のパッド４０３とを結ぶ配線
４０９ 駆動回路
４１０ 電源ライン端子
４１１ 交流用信号端子
４１２ 交流用信号端子
４１３ 直流用信号端子
５０１ 制御回路
５０２ 駆動用トランジスタ
５０３ 半導体レーザ
６０１ 制御回路
６０２ 駆動用トランジスタ
６０３ キャパシタ
６０４ 半導体レーザ

以下、本発明を適用した端面発光型レーザダイオード素子等の実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。

［実施形態１］
図１及び図２は、実施形態１に係る端面発光型レーザダイオード素子の断面図である。図３は、端面発光型レーザダイオード素子の上面図、図４は、端面発光型レーザダイオード素子を駆動回路に接続したときの回路図である。
本実施形態１に係る端面発光型レーザダイオード素子の構成及び製造方法について述べる。基板としては、面方位が（１００）であって、ＦｅをドープしたＩｎＰ基板１０１を用いた。この基板１０１上に、図１に示すようにバッファ層１０２を形成する。その後、ｎ^＋−ＩｎＧａＡｓ層１０３を形成せしめた後、不図示のレジスト膜を塗布した。そして、当該レジスト膜をフォトリソグラフィ工程により幅約１０［μｍ］、間隔約２０［μｍ］の２本のストライプ対を２５０［μｍ］ピッチでパターニングした。その後、パターンとして形成されたレジスト膜をマスクとしてｎ^＋−ＩｎＧａＡｓ層１０３をエッチングし、図１に示すようなパターンを得た。

次に、電子ビーム露光を用いてｎ^＋−ＩｎＧａＡｓ層１０３のストライプ対の間隙である２０［μｍ］の範囲に、光の進行方向に対し２４０[ｎｍ]の周期で不図示の回折格子を形成する。次いで、基板１０１上に熱ＣＶＤ法を用いて約１００[ｎｍ]の厚さのＳｉＯ_２膜を形成し、フォトリソグラフィ工程とエッチング工程とにより［０１１］方向に平行となるような１対のＳｉＯ_２マスク１０４を２５０［μｍ］ピッチで形成する。

本実施形態１においては、ＳｉＯ_２マスク１０４の幅を５［μｍ］、ＳｉＯ_２マスク１０４同士の間隙を２［μｍ］とした。この２つのＳｉＯ_２マスク１０４同士を結ぶ中心ラインは、上記ｎ^＋−ＩｎＧａＡｓ層１０３のストライプ対の中心ラインと一致するようにする。
続いて、ＳｉＯ_２マスク１０４を用いて、活性層及び光ガイド層の選択成長を行う。波長組成１．０５［μｍ］のＩｎＧａＡｓＰ光ガイド層（厚さ７０[ｎｍ]）、波長組成１．１５［μｍ］の光閉じ込め層（厚さ６０[ｎｍ]）を成長し、次に波長組成１．１５［μｍ］のＩｎＧａＡｓＰ障壁層（厚さ１０[ｎｍ]）、及び、波長組成約１．４［μｍ］の歪ＩｎＧａＡｓＰ（厚さ６[ｎｍ]）からなる７周期の多重量子井戸を活性層として成長せしめた。この多重量子井戸層のバンドギャップ波長は１．３［μｍ］となった。その後、波長組成１．１５［μｍ］のＩｎＧａＡｓＰ光閉じ込め層（厚さ６０[ｎｍ]）、ｐ型ＩｎＰ層（厚さ２００[ｎｍ]）を成長せしめた。

次に、活性層を含むメサ１０５上面に不図示のＳｉＯ_２膜を形成する。この選択成長層上部へのＳｉＯ_２膜形成法については、上記非特許文献１に詳しい記載があり、この記載に従って形成することができる。なお、このプロセスでメサ両側にある活性層の選択成長に用いたＳｉＯ_２マスク１０４は取り除かれる。

続いて、上述したメサ上面に形成された不図示のＳｉＯ_２膜をマスクとし、図２に示すようにＦｅドープＩｎＰから構成される電流ブロック層１０６、及びｎ型ＩｎＰから構成される電流ブロック層１０７の成長を行った。その後、メサ上面に形成された不図示のＳｉＯ_２膜を除去し、ｐ型ＩｎＰにより構成されるクラッド層１０８及びｐ^＋−ＩｎＧａＡｓコンタクト層１０９を形成する。

次に、コンタクト層１０９を形成後、これらの積層体に複数の溝を形成する。まず、活性層が略中心となるように（図２参照）２０［μｍ］の間隔でｎ^＋−ＩｎＧａＡｓ層１０３の表面まで達する２本の電極引き出し用溝１１０を形成する。また、これら２本の電極引き出し用溝１１０のさらに外側に、活性層が略中心となるようにＦｅドープ基板にまで達する２本の素子分離用溝１１１を形成する。

続いて、上記溝が形成された積層体の表面全体にＳｉＯ_２膜１１２（厚さ０．４［μｍ］）を形成する。続いて、ｐ側電極１１３、ｎ側電極１１４を形成するためにＳｉＯ_２膜１１２に開口部をフォトリソグラフィ工程により形成する。ＳｉＯ_２膜１１２の開口箇所は、活性層上方に形成されているコンタクト層１０９上、及び、活性層両側にある２本のストライプ構造のｎ^＋−ＩｎＧａＡｓ層１０３のうちの図２中の右側のｎ^＋−ＩｎＧａＡｓ層１０３上である。そして、コンタクト層１０９上の開口部にはｐ側電極が、ｎ^＋−ＩｎＧａＡｓ層１０３上の開口部にはｎ側電極が形成されることになる。開口幅は、両者ともに５［μｍ］とした。開口膜形成後、Ｔｉ／Ｐｔ／Ａｕ電極を蒸着し、フォトリソグラフィ工程によりパターニングを行って、図３に示すようなｐ側電極１１３、ｎ側電極１１４、第１のパッド１１５、第２のパッド１１６、第３のパッド１１７を形成する。

その後、再度ＳｉＯ_２膜を成膜し、Ｔｉ／Ｐｔ／Ａｕの蒸着を行う。次いで、第３のパッド１１７上にのみ、形成されたＳｉＯ₂膜とＴｉ／Ｐｔ／Ａｕがパターンとして残るよう、他の部分に積層されたＳｉＯ₂膜とＴｉ／Ｐｔ／Ａｕを除去する。この工程により、第２のパッド１１７は、電極間にＳｉＯ_２が挟持された構造となる。そして、この第３のパッド１１７の部分がキャパシタとして機能することになる。すなわち、第３のパッド１１７の最上層に形成されたＴｉ／Ｐｔ／Ａｕが上部電極、ＳｉＯ_２が誘電体、その下層に形成されたＴｉ／Ｐｔ／Ａｕが下部電極となる。また、第２のパッド１１６の最上層にあるＴｉ／Ｐｔ／Ａｕと、第３のパッドの下部電極と、ｎ側電極１１４とは電気的に導通した構造となっている。同じく、第１のパッド１１５の最上層にあるＴｉ／Ｐｔ／Ａｕとｐ側電極１１３とは電気的に導通した構造となっている。
なお、必要に応じてｐ側電極１１３と第１のパッド１１５とを結ぶ配線１１８のＡｕを除去することによりＴｉ／Ｐｔとして抵抗を高くし、インピーダンス整合のためのマッチング抵抗として用いてもよい。

次に、基板１０１を約１００［μｍ］の厚さまで研磨する。そして、劈開により２５０［μｍ］の共振器長に切り出した後、レーザ端面の片側に高反射膜、もう一方に低反射膜を形成し、４チャネル毎に切り出してレーザアレイを形成する。この４チャネルレーザアレイの各素子を、図４に示すように、駆動回路１１９に接続して動作させる。ここでは駆動回路として単動出力のものを使用している。図４中のキャパシタ及び抵抗は、上記プロセスで形成したＳｉＯ_２膜を金属で挟んだもの（１１７）、及び、Ｔｉ／Ｐｔ抵抗（１１８）であり、点線で囲んだ部分がレーザチップ内に対応する。

本実施形態に係る面発光型レーザを駆動回路に接続するに際して、複数の端子が必要となる。第１の端子１２０は、電源ラインに接続するためのものである。第２の端子１２１は駆動回路の交流信号用に、第３の端子１２２は直流信号用に用いられる。第１の端子１２０、第２の端子１２１、第３の端子１２２は、それぞれ面発光型レーザ内に設けられた第１のパッド１１５、第３のパッド１１７、第２のパッド１１６に接続されている。

本実施形態１によれば、発光素子基板上にキャパシタを設けたので外部キャパシタが不要となる。その結果、高密度実装が可能となり半導体装置の小型化が可能となる。また、高密度アレイ化の可能な発光素子が実現可能となる。これによりチップ間やボード間のインターコネクションを大容量の光通信で行うことが可能となり、システム全体のスループット、演算速度などの性能向上に大きく寄与することができる。

［実施形態２］
次に、上記実施形態１の半導体装置とは異なる例の実施形態について説明する。
図５は、実施形態２に係る発振波長約０．８５［μｍ］の面発光型レーザの断面図である。図６〜８は、面発光型レーザの一製造工程を説明するための概略説明図。図９は、面発光型レーザを駆動回路に接続したときの回路図である。

本実施形態２に係る面発光型レーザの２次元アレイの構成及び製造方法について述べる。基板としては、ｎ型ＧａＡｓ基板２０１を用いた。この基板２０１上には、図５に示すように、ｎ型Ａｌ_０．２Ｇａ_０．８Ａｓ層とｎ型Ａｌ_０．９Ｇａ_０．１Ａｓ層の一対を基本単位とするｎ型半導体ミラー層（以下、「ＤＢＲ」（Ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇｇ Ｒｅｆｌｅｃｔｏｒ）と略記する）を複数積層した第１のＤＢＲ層２０２、ｎ型Ａｌ_０．３Ｇａ_０．７Ａｓ層の第１クラッド層２０３、ノンドープＧａＡｓ量子井戸とＡｌ_０．２Ｇａ_０．８Ａｓ障壁層からなる活性層２０４、ｐ型Ａｌ_０．３Ｇａ_０．７Ａｓ層の第２クラッド層２０５、ｐ型Ａｌ_ｘＧａ_１−ｘＡｓ（ただし０．９＜ｘ＜１）の酸化電流狭窄部形成層２０６、ｐ型Ａｌ_０．２Ｇａ_０．８Ａｓ層とｐ型Ａｌ_０．９Ｇａ_０．１Ａｓ層の一対を基本単位とするＤＢＲ（ｐ型半導体ミラー層）を複数積層した第２のＤＢＲ層２０７が順次積層される（工程２−１）。これらの層は、有機金属気相成長（ＭＯＣＶＤ）法にて積層される。

第２のＤＢＲ層２０７を構成する高屈折率のＡｌ_０．２Ｇａ_０．８Ａｓ層と低屈折率のＡｌ_０．９Ｇａ_０．１Ａｓ層のそれぞれの膜厚は、これら媒質内の各々の光路長が発振波長のほぼ１／４なるように設定してある。

次に、不図示のレジスト膜を第２のＤＢＲ層２０７上へ塗布し、フォトリソグラフィー工程により円形のレジストマスクを形成する。次いで、ドライエッチングにより、図６に示すように第１のＤＢＲ層２０２の表面が露出するまでエッチングを行う。そして、直径約２０［μｍ］の円柱状構造２０８を形成する（工程２−２）。この工程により、電流狭窄部形成層２０６の側面が露出する。その後、上記不図示のレジストを除去する。

続いて、水蒸気雰囲気中の炉内において、約４００［℃］の環境下、約１０分間加熱を行う（工程２−３）。これにより、図７に示すように、電流狭窄部形成層２０６のみが円環状に選択的に酸化される。この酸化により、電流狭窄部形成層２０６の中心部には直径約８［μｍ］の非酸化領域が形成される。電流狭窄部形成層２０６に形成された、酸化領域と非酸化領域からなる構成を電流狭窄部という。

電流狭窄部は、電流を非酸化領域とほぼ同じ幅の活性層領域に集中して流すために設けている。なお、酸化電流狭窄部形成層２０６の構成成分たるｐ型Ａｌ_ｘＧａ_１−ｘＡｓのうちのＡｌの含有率たるｘは、０．９より大きく１．０より小さい値とした。ｘの値が０．９以下であるとほとんど酸化が生じないためである。また、ＤＢＲ層よりも酸化速度を速くさせる必要があるためである。

次に、上記メサエッチングにより露出した第１のＤＢＲ２０２上に電極を形成する。まず、前面にレジスト膜を塗布した後、フォトリソグラフィ工程により電極を形成する部分のみを除去する。そして、Ｔｉ／Ｐｔ／Ａｕを蒸着した後、上記レジストを除去してリフトオフすることにより、第１のＤＢＲ２０２上の一部にｎ側電極２０９を形成する（図８参照）（工程２−４）。次に、ポリイミド２１０により、図８に示すようにメサを埋め込み、フォトリソグラフィ工程により工程２−４で形成した電極上のポリイミドを除去する（工程２−５）。

続いて、ｐ側電極を形成する。まず、レジスト膜を塗布し、マスク露光によりパターニングした後、Ｔｉ／Ｐｔ／Ａｕを蒸着する。その後、上記レジスト膜を除去してリフトオフ法により、図８に示すように、ｐ側電極２１１及び第１のパッド２１２、第２のパッド２１３が形成される。同図に示すように、ｐ側電極２１１、第１のパッド２１２、第２のパッド２１３はこの順に接続されている。また、このとき同時にポリイミド上に第３のパッド２１４及び第４のパッド２１５を形成する。この第３のパッド２１３と第４のパッド２１４とは、上記工程２−４で形成したｎ側電極２０９と接続されている（工程２−６）。

その後、ＳｉＯ_２膜を成膜し、Ｔｉ／Ｐｔ／Ａｕの蒸着を行う。そして、必要部分以外のＴｉ／Ｐｔ／Ａｕ、及びＳｉＯ_２を除去することによりキャパシタを形成する。本実施形態２においては、第２のパッド２１３、及び第３のパッド２１５上にキャパシタを形成する。すなわち、第２のパッド２１３及び第３のパッド２１５上にＳｉＯ_２と電極とが積層されるようにする。次に、第１のパッド２１２と第２のパッド２１３とを結ぶ配線２１６を構成するＴｉ／Ｐｔ／ＡｕのうちのＡｕを除去することによりＴｉ／Ｐｔとし、面発光レーザと同程度の抵抗になるようにする（工程２−７）。

このようにして製造した面発光レーザを切り出し、４×８の３２素子からなる２次元アレイとする。そして、この２次元アレイの各素子を図９に示すように駆動回路２１７に接続して動作させる。ここでは駆動回路として差動出力のものを使用している。図中のキャパシタ及び抵抗は、上記プロセスで形成したものであり、点線で囲んだ部分がレーザチップ内に対応する。面発光型レーザを駆動回路に接続するための第１の端子２１８は、電源ラインに接続されており、第２の端子２１９、第３の端子２２０は駆動回路の交流信号用端子、第４の端子２２１は直流信号用端子である。駆動回路内には、駆動回路内のバイアス電流制御用素子２２２が備えられている。第１の端子２１８、第２の端子２１９、第３の端子２２０、第４の端子２２１は、それぞれ面発光レーザ内に設けられた第１のパッド２１２、第２のパッド２１３、第４のパッド２１５、第３のパッド２１４に接続されている。

図中のキャパシタは、上記プロセスで形成したＳｉＯ_２膜を金属で挟んだものである。ここでは駆動チップ裏面に薄いインターポーザを介して実装している。

本実施形態２に係る面発光レーザによれば、キャパシタを面発光レーザアレイ上に集積している。このため、外部に実装する必要がないため、半導体装置の小型化が可能となる。また、２次元アレイをＬＳＩ裏面などに実装することもできる。その結果、ＬＳＩ間インターコネクト用途への適用が可能となる。

［実施形態３］
次に、上記実施形態２の面発光レーザとは異なる例について説明する。
図１０は、本実施形態３に係る面発光レーザダイオード素子の構成を示す断面図である。図１１及び図１２は、面発光レーザダイオード素子の一製造工程を説明するための斜視図と上面図である。図１４は、駆動回路に接続したときの回路図である。
基本的な構成は、上記実施形態２と同様であるが、以下の点が異なっている。すなわち、上記実施形態２においては、キャパシタを構成する誘電体膜としてＳｉＯ_２を用いたが、本実施形態３においては、キャパシタを構成する誘電体として酸化させたＡｌＧａＡｓ層を用いている点が異なる。また、インダクタを集積している点が異なる。

本実施形態３に係る面発光型レーザの２次元アレイの構成及び製造方法について述べる。基板としては、ｎ型ＧａＡｓ基板３０１を用いた。この基板３０１上には、上記実施形態２と同様に、ｎ型ＤＢＲを複数積層した第１のＤＢＲ層３０２、ｎ型Ａｌ_０．３Ｇａ_０．７Ａｓ層の第１クラッド層３０３、ノンドープＧａＡｓ量子井戸とＡｌ_０．２Ｇａ_０．８Ａｓ障壁層からなる活性層３０４、ｐ型Ａｌ_０．３Ｇａ_０．７Ａｓ層の第２クラッド層３０５、ｐ型Ａｌ_ｘＧａ_１−ｘＡｓ（ただし０．９＜ｘ＜１）の酸化電流狭窄部形成層３０６、ｐ型Ａｌ_０．２Ｇａ_０．８Ａｓ層とｐ型Ａｌ_０．９Ｇａ_０．１Ａｓ層の一対を基本単位とするＤＢＲ（ｐ型半導体ミラー層）を複数積層した第２のＤＢＲ層３０７を順次積層が順次積層される（図１０参照）。これらの層は、上記実施形態２と同様、有機金属気相成長（ＭＯＣＶＤ）法にて積層される。

続いて、本実施形態３においては、図１０に示すように、第２のＤＢＲ層３０７上に、ｎ型ＧａＡｓ３０８、ｎ型Ａｌ_ｙＧａ_１−ｙＡｓ３０９（ただし０．９＜ｙ＜１）、ｎ型ＧａＡｓ３１０を形成する。そして、フォトリソグラフィ工程とエッチング工程とにより一部を残して上記ｎ型ＧａＡｓ３０８、Ａｌ_ｙＧａ_１−ｙＡｓ３０９、ＧａＡｓ３１０を除去する。さらに残った部分の一部についてｎ型ＧａＡｓ３１０、Ａｌ_ｙＧａ_１−ｙＡｓ３０９を除去して図１０のような構成とする（これらの積層体を３５０とする）（工程３−２）。

次に、上記実施形態２と同様に積層体３５０をドライエッチングにより、図１１に示すような、円柱状構造３１１とストライプ構造３１２を形成する。円柱の直径は、約２０［μｍ］とする（工程３−３）。

続いて、水蒸気雰囲気中の炉内において温度約４００［℃］で約１０分間加熱を行う。これにより、電流狭窄部形成層３０６が円環状に選択的に同時に酸化され、電流狭窄部形成層３０６の中心部には直径が約８［μｍ］の非酸化領域が形成される。このとき、工程３−３で残した部分のＡｌ_ｙＧａ_１−ｙＡｓ層３０９も同時に酸化されることになる。ただし、Ａｌ_ｙＧａ_１−ｙＡｓ層３０９は、全体が酸化されて非酸化領域が残らないようにする。具体的には、Ａｌ_ｘＧａ_１−ｘＡｓ層３０６、及びＡｌ_ｙＧａ_１−ｙＡｓ層３０９の組成、層厚及び工程３−３のエッチングにおけるＡｌ_ｙＧａ_１−ｙＡｓ層３０９の残り幅などを調整することにより非酸化領域が残らないようにする。

上記水蒸気雰囲気中における加熱時の酸化速度は、Ａｌ組成に大きく依存する。このため、Ａｌ_ｘＧａ_１−ｘＡｓ層３０６とＡｌ_ｙＧａ_１−ｙＡｓ層３０９との組成比を、ｘ＜ｙに設定することによりＡｌ_ｘＧａ_１−ｘＡｓ３０６に非酸化領域を残しつつ、Ａｌ_ｙＧａ_１−ｙＡｓ３０９を全酸化させることが可能となる。例えば、Ａｌ_ｘＧａ_１−ｘＡｓ３０６に、８［μｍ］の非酸化領域が残る酸化条件及び時間においても、比較的広い幅のＡｌ_ｙＧａ_１−ｙＡｓ３０９を全酸化させることができる（工程３−４）。
酸化されたＡｌ_ｙＧａ_１−ｙＡｓ層３０９は、誘電体膜となるため、この部分がキャパシタとして機能することになる。

次に、上記実施形態２の工程２−４、及び工程２−５と同様にｎ電極の形成、ポリイミド３１３の埋め込み、及び一部除去を行う。ただし、ｎ側電極は図１１に示すように工程３−３で形成した電柱状構造一つに対して２つ、すなわち第１のｎ側電極３１４と第２のｎ側電極３１５とを形成する（工程３−５）。

続いて、上記実施形態２の工程２−６と同様にして、ｐ側電極を形成する。まず、レジスト膜を塗布する。続いて、マスク露光によりパターニングした後、Ｔｉ／Ｐｔ／Ａｕを蒸着し、上記レジストを除去してリフトオフ法により、図１２に示すようにｐ側電極３１６及び第１のパッド３１７が形成される。このとき同時にポリイミド上に第２のパッド３１８、及び第３のパッド３１９を形成する。そして、上記工程３−５で形成した２つのｎ側電極のうちの一つであるｎ側電極３１４と、工程３−２で露出させた下部電極たるｎ型ＧａＡｓ層３０８と、上部電極たるｎ型ＧａＡｓ層３１０と、第２のパッド３１８とをそれぞれ接続させる。その後、ポリイミド上にインダクタとなる渦巻状の配線パターン３２０を形成する。配線パターン３２０端部の一方は第２のｎ側電極３１５に、他方の端部は第３のパッド３１９に接続される。

このようにして製造した面発光レーザを切り出し、４素子からなる１次元アレイとし、各素子を、図１３に示すような駆動回路３２１に接続して動作させる。ここでは駆動回路として単動出力のものを使用している。図中のキャパシタ及びインダクタは上記プロセスで形成したものであり、点線で囲んだ部分がレーザチップ内に対応する。面発光型レーザを駆動回路に接続するための第１の端子３２２は電源ラインに接続されており、第２の端子３２３は駆動回路の交流信号用端子、第３の端子３２４は直流信号用のものである。第１の端子３２２、第２の端子３２３、第３の端子３２４はそれぞれ第１のパッド３１７、第２のパッド３１８、第３のパッド３１９に接続されている。

本実施形態３によれば、同一基板上に発光素子とキャパシタを搭載しているので、半導体装置の高密度実装が可能となる。また小型化も可能となる。さらに、同一基板上に発光素子とキャパシタに加えて、インダクタも集積しているため、バイアス電流量制御用ＭＯＳ−ＦＥＴ３２５のソース−ドレイン間電圧の変動を抑制できる。このためＭＯＳ−ＦＥＴを非飽和領域で動作させ、ゲート電圧制御の可変抵抗のように使用することも可能となる。この場合、ＭＯＳ−ＦＥＴでの電圧降下は小さくなるため、より低い電源電圧でもレーザに必要なバイアスをかけることが可能となる。

また、本実施形態３によれば、ＡｌＧａＡｓ層を酸化させてキャパシタを構成する誘電体としているが、ＡｌＧａＡｓ層の厚さはエピタキシャル成長により制御されるため、ピンホールの無い薄い膜が均一性、再現性よく製造できる。

［実施形態４］
次に、上記実施形態２及び３の面発光レーザとは異なる実施形態について説明する。
図１４は、本実施形態４に係る面発光レーザの斜視図である。本実施形態４においては、伝送線路のインピーダンスよりも抵抗の高い面発光型レーザを使用する場合のためにインピーダンス調整用のインダクタを集積した例について説明する。

本実施形態４においては、上記実施形態２における工程２−１から工程２−５までは同じ手順にて製造する。続いて、ｐ側電極を形成する。そして、レジストを塗布して、マスク露光によりパターニングした後、Ｔｉ／Ｐｔ／Ａｕを蒸着する。上記レジストを除去してリフトオフ法により、図１４に示すようにｐ側リング電極４０１及び第１のパッド４０２、第２のパッド４０３を形成する。また、このとき同時に、ポリイミド上に第３のパッド４０４、第４のパッド４０５、及び、インダクタとなる配線パターン４０７を形成する。そして、第３のパッド４０４は、第１のＤＢＲ上に形成されたｎ側電極４０６と接続させる。インダクタとなる配線パターン４０７の端部の一つは第３のパッド４０４に接続し、他方の端部は第４のパッド４０５に接続する。

その後、ＳｉＯ_２膜を成膜し、Ｔｉ／Ｐｔ／Ａｕの蒸着を行う。次いで、第２のパッド４０３と第５のパッド４０５上にのみ、形成されたＳｉＯ₂膜とＴｉ／Ｐｔ／Ａｕがパターンとして残るよう、他の部分に積層されたＳｉＯ₂膜とＴｉ／Ｐｔ／Ａｕを除去する。この工程により、第２のパッド４０３と第４のパッド４０５のみ電極によりＳｉＯ_２が挟持された構造となる。そして、この第２のパッド４０３と第４のパッド４０５の部分がキャパシタとして機能することになる。すなわち、第２のパッド４０３の最上層に形成されたＴｉ／Ｐｔ／Ａｕが上部電極、ＳｉＯ_２が誘電体、その下層に形成されたＴｉ／Ｐｔ／Ａｕが下部電極となる。
次に、第１のパッド４０２と第２のパッド４０３とを結ぶＴｉ／Ｐｔ／Ａｕの配線４０８のＡｕ部分を除去し、Ｔｉ／Ｐｔのみからなる配線とする。これにより、配線４０８の部分の抵抗が伝送線路のインピーダンスと一致するようにする。

このようにして製造した面発光レーザを切り出し、２×４の８素子からなる２次元アレイとする。そして、各素子を図１５のような駆動回路４０９に接続して動作させる。ここでは駆動回路として差動出力のものを使用している。本実施形態に係る面発光レーザを駆動するための第１の端子４１０は電源ラインに接続されており、第２の端子４１１、第３の端子４１２は駆動回路の交流信号用端子、第４の端子４１３は直流信号用端子として用いられる。第１の端子４１０、第２の端子４１１、第３の端子４１２、第４の端子４１３は、それぞれ第１のパッド４０２、第２のパッド４０３、第４のパッド４０５、第３のパッド４０４に接続されている。図中の発光素子側のキャパシタ、インダクタ及び抵抗は上記プロセスで形成したものであり、点線で囲んだ部分がレーザチップ内に相当する。

面発光型レーザの抵抗が伝送線路のインピーダンスよりも高い場合にはインピーダンス整合が取れないが、本実施形態４によれば、キャパシタとインダクタが直列に接続されているため、所定の周波数範囲において、インピーダンスをほぼ整合させることができる。そして、信号の反射を大幅に低減させることが可能となる。従って、インダクタの値を適切に設定することにより、使用する変調周波数付近での信号の反射を減少させることができる。なお、ワイヤボンディングにより配線を行う場合、ワイヤのインダクタンス分を利用することも可能であるが、フリップチップ実装する場合にはワイヤのインダクタンス分を利用することはできない。従って、本実施形態４のようにチップに小さなインダクタを形成し、これを利用することが有用である。

なお、上記実施形態においては、キャパシタを構成する誘電体としてＳｉＯ_２、及び酸化させたＡｌＧａＡｓ層を用いた例を説明したが、これに限定されるものではなく、他の誘電体を使用することもできる。特に、ＨｆＯ_２、ＺｒＯ_２などの誘電率の高い膜を使用することにより、同じ面積で大きな容量のキャパシタを製造することが可能となる。また、レーザの波長、材料等についても上記実施形態に挙げたもの以外のものを選定することができることは言うまでもない。

Claims (9)

1. 発光部を備える発光素子と
   該発光素子に直列に接続されているキャパシタが同一基板上に形成された半導体装置。
2. 第１の電極、発光部、第２の電極を備える発光素子と、
   下部電極、該下部電極の上に形成された誘電体、該誘電体の上に形成された上部電極を備えるキャパシタとを同一基板上に備え、
   該第１の電極、又は該第２の電極と、
   該下部電極、又は該上部電極とが直列に接続されている半導体装置。
3. 請求項２の半導体装置において、
   上記第１の電極、又は上記第２の電極にバイアス電圧が印加され、上記下部電極又は上記上部電極には交流信号が印加されることを特徴とする半導体装置。
4. 発光部を備える発光素子と、
   該発光素子に接続されているインダクタが同一基板上に形成された半導体装置。
5. 請求項２の半導体装置において、
   インダクタを備え、
   該インダクタは、上記第１の電極、上記第２の電極、上記下部電極、又は、上記上部電極のいずれかに直列に接続されていることを特徴とする半導体装置。
6. 請求項２、３、又は５のいずれかに記載の半導体装置において、
   上記誘電体は、Ａｌを含む半導体層を酸化させた層を備えていることを特徴とする半導体装置。
7. 請求項１〜６の半導体装置において、
   上記発光部は面発光型素子であることを特徴とする半導体装置。
8. 請求項７の半導体装置において、
   上記面発光型素子が面発光型レーザであることを特徴とする半導体装置。
9. 請求項１〜６に記載の半導体装置が、複数個配列された発光素子アレイからなることを特徴とする光通信装置。

Images