KR100912358B1 - 모노리식 광전자 집적회로용의 변조 도핑된 사이리스터 및상보 트랜지스터 조합 - Google Patents

모노리식 광전자 집적회로용의 변조 도핑된 사이리스터 및상보 트랜지스터 조합 Download PDF

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Abstract

사이리스터, 및 고속 트랜지스터들 및 광전자 장치들 패밀리는 서로에 대해 역전된 두 개의 변조 도핑된 트랜지스터 구조들로 구성된 에피택셜 층 구조의 모노리식 기판(149) 상에서 얻어진다. 트랜지스터 구조들은 PHEMT(Pseudomorphic High Electron Mobility Transistor) 구조에 평면 도핑을 부가하여 얻어진다. 한 트랜지스터에 있어서, PHEMT의 변조 도핑에 반대되는, 저농도로 도핑된 층에 의해 분리된 동일 극성의 평면 도핑된 두 개의 시트들이 부가된다. 조합은 도핑되지 않은 물질에 의해 PHEMT 변조 도핑으로부터 분리된다. 전하 시트들은 얇으며 고농도로 도핑된다. 상측 전하 시트(168)은 낮은 게이트 접촉 저항을 달성하며 하측 전하 시트(153)은 PHEMT의 변조 도핑 층에 관하여 전계효과 트랜지스터(FET)의 캐패시턴스를 정의한다. 다른 트랜지스터에 있어서는 단지 하나의 추가 시트만이 부가된다.
Figure R1020037011558
모놀리식 광전자, PHFET, PHMET, 광전자 사이리스터, 상보 FET

Description

모노리식 광전자 집적회로용의 변조 도핑된 사이리스터 및 상보 트랜지스터 조합{A modulation doped thyristor and complementary transistor combination for a monolithic optoelectronic integrated circuit}
본 발명은 반도체 이종접합 장치들의 분야에 관한 것으로, 특히 변조 도핑에 의해 생성된 반전 채널을 이용하여 사이리스터들, 트랜지스터들, 광 방출기들, 광 검출기들, 광 변조기들, 광 증폭기들 및 이외 광전자 장치들을 구현하는 반도체 구조에 관한 것이다.
본 발명은 펄스 도핑된 PHEMT(Pseudomorphic Pulsed Doped High Electron Mobility Transistor)로 알려져 있고 펄스 도핑된 MODFET(Pulsed Doped Modulation Doped Field Effect Transistor) 또는 펄스 도핑된 TEGFET(Pulsed Doped Two Dimensional Gas Field Effect Transistor)라고도 하는 기존의 장치 구조를 토대로 한다. GaAs/InGaAs/AlxGa1-xAs는 MBE(분자 빔 에피택시)에 의해 광학/전기적으로 고품질의 층들을 성장시킬 수 있기 때문에 이들 장치들용으로 선택되는 III-V 물질 시스템이였다. 그러나, GaN과 같은 비교적 새로운 광대역 반도체들은 양자 우물들이 쉽게 형성되기 때문에 유망한 후보들이다. PHEMT들은 무선 및 MMIC 애플리케이션들에서 전단(front end) 증폭기로서 계속적인 수요가 있으며 우수한 저 잡음 및 고 주파수 성능으로 인정받고 있다.
마이크로파 트랜지스터들은 복수-GHz 영역에서도 잘 동작하며 초기엔 군사 시스템들에 널리 사용되었고 현재엔 특히 셀룰라 통신 영역에서 상업적인 제품들로 나아가고 있는데, PHEMT은 이들 마이크로파 트랜지스터들을 제작하는데 매우 성공적이었다. 고 주파수 영역의 전기신호들과 더불어 광학 신호들을 사용함으로써 얻어지는 많은 잇점들이 있다. 전자성분과 광전자 성분을 하나로 결합하는 것이 광전자 집적회로(OEIC)의 개념이다. 일반적으로, 한편으로는 FET와 같은 전자장치들의 구조들과 다른 한편으로 접합 다이오드 및 MSM 또는 PIN 다이오드와 같은 전자장치들의 구조들의 특성이 유사하지 않기 때문에 모노리식 집적화는 어려운 것으로 알려져 있다. 문제를 더 복잡하게 하는 것은, 광전자 장치 조합들의 도입이 Si CMOS 회로들의 형태로 현재 상보 MOS 트랜지스터들인 최근의 전자 칩 기술에 양립해야 한다. 광전자 장치 조합들의 도입은 광전자 기능과 더불어 상보 장치 조합들을 제공해야 함을 뜻한다. 그러므로, 광전자 기술의 토대는 이에 종래의 CMOS에 비해 명확한 잇점을 제공하게 될 것인 상보 기능들 및 광전자 기능들을 모두 제공할 것이다. 쇼트키 접촉 대신 저항 접촉(ohmic contact)을 사용함으로써 광전자용으로 PHEMT를 수정할 수도 있다(전체를 여기 참고로 포함시키는 미국특허 4,800,415 참조). 이러한 장치는 HFET로, 또는 HFET들로서 기술된 광범위한 III-V 트랜지스터들과 구별하기 위해 보다 정밀하게는 반전 채널 HFET(ICHFET)이라 지칭되었다. 그러나, p 도핑이 PHEMT에 어떻게 부가되는가에 대한 상세한 특징은, 결과적인 구조가 1) 저 저항 저항 접촉을 제공해야 하며, 2) 광전자 장치의 활성영역으로의 캐리어들의 터널링을 제공해야 하며, 3) 자유 캐리어 흡수 효과를 최소화해야 하는 복수의 기능들을 수행해야 하기 때문에, 중요한 문제이다. 저항 접촉으로 수정된 PHEMT를 갖춘 상보 구조를 실현하기 위해서는, 하나는 전자들용의 반전 채널을 만들고 다른 하나는 정공들용의 반전 채널을 만드는 이들 두 가지 서로 상이한 유형들의 변조 도핑된 양자 우물 계면들을 성장시켜야 한다. 이들 두 계면들이 구조적으로 결합될 때 사이리스터들 형태의 광학 스위치들을 제작할 수 있는 어떤 유일한 기회들이 제공된다. 이들은 일련의 결합된 p-n-p-n 구조로서 CMOS 기술의 구현에서 일상적으로 형성되나, 기생 래치-업을 제거하기 위해 의도적으로 억제된다. 그러나, III-V 상보 기술 층 구조의 설계에서, 사이리스터는 레이저들 및 검출기들을 전환시키는 유일한 기회들을 제공하도록 최적화될 수 있다.
본 발명의 목적은 전자가 다수 캐리어인 바이폴라 트랜지스터, 정공이 다수 캐리어인 바이폴라 트랜지스터, 채널의 다수 캐리어로서 전자들을 갖는 전계효과 트랜지스터, 채널의 다수 캐리어로서 정공들을 갖는 전계효과 트랜지스터, 채널의 다수 캐리어들이 채널 접촉들로부터 주입되고 채널의 소수 캐리어들이 저항 게이트 접촉으로부터 주입되는 측방향 주입 레이저, 사이리스터 스위칭 레이저, 양자 우물(들)의 밴드갭을 거친 방사를 흡수하는 사이리스터 스위칭 검출기, 다수 광전자들이 채널 접촉들로 이동되고 광 정공들이 게이트 또는 콜렉터 저항 접촉들로 이동되는 pin 형 밴드갭 검출기, 광학 증폭기 및 변조기로서 동작하도록 단일 집적회로 칩 내에 동시에 제조될 수 있는 단일 에피택셜 층 구조를 안출하는 것이다.
본 발명의 또 다른 목적은 상보 논리 게이트로서 최적으로 기능하는 한 쌍의 상보 n 채널 및 p 채널 전계효과 트랜지스터들을 제작하는 제조기술을 명시하는 것이다. 이 제조 순서는 각각 n채널 및 p채널 제어 요소들을 갖는 상보 바이폴라 전계효과 트랜지스터들을 또한 제작할 것이다.
본 발명의 또 다른 목적은 사이리스터 장치가 이의 온 상태로 스위칭되었을 때 고 효율 레이저로서 기능하고 고 임피던스 오프 상태에선 고 효율 검출기로서 동작하게 동일 상보 기술 순서로부터 어떻게 하여 최적화될 수 있는가를 보이는 것이다.
본 발명의 또 다른 목적은 두 개의 평행한 도파관들의 전파상수들이 각각의 도파관들의 코어에 전하를 주입할 수도 있는 자기정렬된 접촉들로부터 선택적으로 어느 한 도파관 또는 이들 두 양 도파관들에 전하의 주입에 의해 변경될 수 있는 상보 구조를 사용하여 인-플레인 방향성 커플러를 제작하는 것이다.
본 발명의 또 다른 목적은 광전자 장치들이 수직 공동 장치들로서 제조될 수 있는 방법을 보이는 것이며 또한 집적회로 수준에서 저 손실 수동 도파관들에 의해 상호접속되는 소스들, 검출기들, 변조기들, 증폭기들 및 스위치들을 제공하는 것이다.
본 발명의 또 다른 목적은 일반적인 PHEMT 구조를 수정하여 이에 광전자 능력을 제공하는 평면 시트 도핑들의 유일한 조합으로 이들 목적들을 달성하는 것이 다.
본 발명의 최종의 목적은 상보 트랜지스터 기술 및 광전자 장치 기술이 제조 해결책으로 동시에 최적화되는 방법을 보이는 것이다.
<발명의 요약>
반도체 장치 구조 및 제조기술은 동일 모노리식 반도체 장치 구조를 사용하여 상보 FET 또는 바이폴라 동작과 함께 사이리스터 레이저들 및 검출기들로서 수직 공동 장치들의 동작을 달성하는 이들 목적들을 달성하도록 발명되었다. 본 발명의 일 실시예에 따라서, 변조 도핑된 층들에 매우 가까이 위치한 평면 도핑 시트들을 사용하여 전계효과 트랜지스터들(n채널 트랜지스터에 대한 p형 시트 및 p채널 트랜지스터에 대한 n형 시트)의 게이트 캐패시턴스를 확립시키는 상보 ICHFET 장치들은 단일 에피택셜 성장으로 양 트랜지스터들을 에피택셜로 실현하도록 결합된다. 이들 트랜지스터들 각각은 게이트 접촉이 쇼트키 다이오드와는 반대로 본질적으로 저항접촉인 PHEMT 장치이다. 저항 접촉은 비-정류이지만 쇼트키 다이오드 접촉은 인가된 신호들을 정류한다.
n형 트랜지스터는 게이트 접촉을 양자 우물 위로 하여 성장되고(정규 구성) p형 트랜지스터는 게이트 접촉을 양자 우물 아래로 하여 성장된다(역전된 구성). n형 트랜지스터에 있어서, PHEMT의 게이트 금속과 변조 도핑된 층 사이에 2개의 평면 도핑층들이 있으며, 이들은 변조 도핑된 층(n형)에 반대되는 도핑형(p형)이다. 표면 시트 전하는 저 저항 저항 접촉을 가능하게 한다. 제2 시트는 변조 도핑된 층 위의 정밀한 간격에 게이트 전압을 확립하기 때문에 FET의 입력 캐패시턴스를 정의한다. 서로 반대되는 도핑 유형들의 이들 시트들 간 간격은 도핑되지 않으며 양자우물에 대해 중간 밴드갭의 물질로 형성된다.
p형 트랜지스터는 역전된 구성으로 성장된다. 최하위의 층은 p형 변조 도핑된 층 밑의 임계 캐패시터 두께만큼 이격된 n형 시트이다. 이 n형 시트 밑에는 p형 트랜지스터의 게이트에 대해 저항 접촉을 만들 목적으로 n+형 GaAs층이다. 하측의 층에 대한 저항접촉은 통상의 합금 기술로 만들어진다.
n형 트랜지스터의 콜렉터 접촉은 p형 트랜지스터의 채널영역에 의해 형성되며 p형 트랜지스터의 콜렉터 접촉은 n형 트랜지스터의 채널영역에 의해 형성된다. 이것은 동일 세트의 에피택셜 층들 내에 정규 장치 및 역전된 장치의 조합에 의해 달성된다. 사이리스터는 완전한 층 구조에 의해 만들어지므로, n형 및 p형 트랜지스터들을 포함한다. 사이리스터 구조는 n형 및 p형 트랜지스터들의 단자접촉들 모두를 이용할 수 있다.
n형 반전채널 장치들을 만들기 위해서, 소스 및 드레인 전극들은 이온 주입 및 표준 자기정렬 기술들을 사용하여 내열성 금속 게이트/에미터의 어느 하나에 형성된다. 소스 및 드레인 전극들은 주입된 종들을 활성화시키는 고온 어닐링 후에 금속화된다. p형 장치들의 경우에, 내열성 금속은 게이트 형상을 정의하지만, 실제로는 장치의 콜렉터로서 기능한다. 게이트 층은 하측의 N+층이며 이의 전기적 접속은 하측 에피택셜 층에의 전기적 접속을 제공하기 위해 소스 또는 드레인 영역들의 일 측에 형성된 저항 접촉에 의해 제공된다. 전계효과 트랜지스터들의 경우, 게이트 또는 콜렉터 접촉 금속은 장치의 길이(짧은 크기)에 걸쳐 균일한 금속 형상을 형성한다. 광전자 장치들(사이리스터 레이저, 검출기, 광학 증폭기 및 변조기를 포함함)의 경우, 게이트 금속은 활성영역 내외로 광이 통과되게 열려있고 P++ 평탄 시트 도핑은 광학 개구에 걸쳐 일정한 전위를 내도록 하는 데에 달려있다.
이때 게이트 금속 접촉에서 활성층으로의 전류흐름은, 캐리어 흐름을 조정하기 위해 Si 주입의 사용에 의해 캐리어 흐름의 외형(contour)으로 결정되는 성질로 2차원적이다. 광전자 장치들은 공진 수직 공동장치들이며 n형 및 p형 트랜지스터들의 변조 도핑된 층들 간 간격은 공동 내 반 파장의 정수배가 되게 조정된다.
상기 실시예는 표면에 수직하여 방출하거나 이를 검출하는 광전자 장치들을 제공한다. 또 다른 실시예에서, 수직 공동의 DBR 미러들은 유전 도파관용 클래딩 층들로서 기능하며, 광은 이들 장치들과 일체로 제조된 수동 도파관에 의해 장치의 에지로 들어간다. 도파관에 에칭된 격자를 사용함으로써, 광은 수직공동에서 도파관 전파로 연속하여 변환될 수 있다. 이 동작은 레이저, 검출기, 변조기, 및 증폭기 장치들에 특히 중요하다.
반도체 장치 구조의 구조에 의해 얻어지는 잇점들은, FET 캐패시턴스 및 게이트 전압 제어의 위치가 낮은 게이트 접촉 저항을 달성하는데 사용되는 도핑으로부터 분리되고, 게이트-소스 간 단락회로들의 발생이 크게 감소되고, 게이트 유전체의 유효 (전기적) 두께를 대단히 얇게 할 수 있으며, 저 접촉 저항을 달성하도록 시트들을 에칭할 수 있으며, 공핍 장치들을 얻기 위해 주입에 의해 임계치가 쉽게 조정될 수 있으며, 제조성이 훨씬 향상된다는 것이다. 두 트랜지스터들의 조합에 의해 얻어지는 잇점들은 광전자 사이리스터인 새로운 구조가 형성된다는 것이다. 사이리스터는 고유하게, 이의 고 임피던스 상태에서는 감응성 검출의 특성과 오프 상태에선 레이저 방출의 특성을 갖는다. 사이리스터 구조는 디지털 변조기, 트랜시버, 증폭기 및 방향성 커플러로서 사용될 수 있다. 이들 장치들은 도파관이나 수직 공동장치들로서 실현될 수도 있다. 수직 공동 구조는 모든 장치의 동작 모드들의 공진 공동 동작을 가능하게 한다. 복수의 광전자 특성들 외에, 구조는 다수 캐리어로서 전자들 또는 정공들을 갖는 BICFET라 하는 반전채널 바이폴라 장치들 및 전자와 정공 채널들을 모두 갖는 이종구조 FET들을 제공한다. 그러므로, FET 또는 바이폴라 회로들의 상보 동작이 가능하다.
본 발명의 다른 특징 및 잇점은 다음의 설명이 첨부한 도면에 따라 취해졌을 때 이로부터 명백하게 될 것이다.
도 1a는 본 발명의 주 실시예에 따른 구조의 층들을 도시한 개략도로 이로부터 본 발명의 전자 및 광전자 스위칭 장치들이 만들어질 수 있다.
도 1b는 도 1a의 구조의 에너지 밴드를 도시한 것이다.
도 2a는 소스접촉, 드레인 접촉 및 게이트 접촉과 콜렉터로서 표시된 백 게이트를 구비한 n형 트랜지스터의 개략적 단면도이다. 드레인은 국부적인 캐패시턴스를 최소화하기 위해서 산소 주입의 삽입에 의해 저 캐패시턴스 및 고속의 노드로 서 만들어진다. 이것은 또한 단자를 에미터, 베이스/소스, 및 도 2b에 최적화하여 도시한 콜렉터로 표시된 p형 바이폴라 장치(n 채널 BICFET)의 단면도이다.
도 2b는 pδnp 트랜지스터의 장치 접촉의 기하구조를 도시한 것이다. 이 레이아웃에서, 베이스/소스 단자는 양측으로부터 채널과 접촉하고 콜렉터 접촉은 베이스 접촉 밖에 형성된다. 이 경우, 베이스 저항은 게이트 접촉 영역들 밑의 변조되지 않은 p 채널을 포함하는 콜렉터 저항을 희생하여 최소화된다.
도 2c는 보다 낮은 콜렉터 저항을 위해 최적화된 pδnp 트랜지스터의 장치 접촉의 기하구조를 도시한 것이다. 베이스/소스 접촉은 채널의 일측에 자기정렬되고 콜렉터 접촉은 다른 측에 자기정렬된다. 도 2b와 비교에 의해, 베이스/소스 액세스 저항은 더 높으나 콜렉터 액세스 저항은 더 낮다.
도 2d, 2e, 2f는 pδnp 트랜지스터의 구조이기도 한 PHFET의 구조를 도시한 것이다. 구조의 맨 위에 저항 접촉을 위한 p+층과 n채널 캐패시터의 상측 판을 형성하는 p+ 층은 모두 에칭되어 내열성 전극의 증착에 앞서 변조 도핑이 노출된다. 바이폴라 트랜지스터의 경우, 에미터 접촉들은 메사의 양측에 필요하다. FET의 경우, 메사의 일측의 게이트 접촉만으로 족할 것이다.
도 2g는 수직으로 방출 또는 검출하는 장치로서 구성된 광전자 사이리스터 구조를 일반화시킨 구조를 도시한 것이다. n채널 및 p채널 접촉들 모두 완전하게 도시되었다. 광학 애퍼처는 금속 텅스텐 에미터 접촉 내에 배치된 N형 주입들에 의해 형성된다. 활성층으로의 전류 흐름은 도시된 바와 같이 주입들에 의해 안내된다. 하측 거울은 성장되어 AlO/GaAs로 변환되고 상측 미러는 증착된 층들로 구성된다.
도 2h는 제3 단자 입력으로서 전자 채널 접촉만이 형성된 광전자 사이리스터 구조를 도시한 것이다. 이것은 단일의 고 임피던스 입력 노드만이 상태를 변경시키는데 필요하고 전자 채널이 보다 높은 이동도에 기인하여 바람직하므로 가장 실제적인 사이리스터 구조이다.
도 2i는 전자 제3 단자 입력이 형성되고 신호들의 도파관 전파하게 한 광전자 사이리스트 구조를 도시한 것이다. 광은 증착된 DBR 미러에 의해 상측 형성된 클래딩과 성장된 DBR 미러에 의해 하측에 형성된 클래딩에 의해 도시된 바와 같이 광학 모드로 제한된다. 레이저 구조의 경우, 광은 상측에 증착된 미러의 제1 미러 층에 형성된 2차 회절 격자의 동작에 의해서 수직 전파 모드에서 도파관 전파 모드로 전환된다. 도파관 장치는 사이리스터 디지털 수신기로서, 도파관 증폭기로서, 도파관 디지털 변조기로서도 기능한다.
도 2j는 전자 제3 단자 입력들을 구비하고 두 개의 평행한 도파관 채널들을 형성하도록 된 광전자 사이리스터 도파관 구조를 도시한 것이다. 광은 한 채널에서 다른 채널로 또는 그 역으로 순간적 커플링에 의해 결합된다. 커플링은 약간 큰 밴드갭의 영역을 통해 발생하므로 빈자리 무질서화와 같은 기술들을 통해 약간 낮은 굴절률이 야기된다. 이러한 방향성 커플러 장치에서의 스위칭은 두 채널들 중 한 채널에의 전하의 삽입에 의해 일어난다.
도 3은 광학 수신기 회로.
도 3a는 HFET 또는 바이폴라 장치 형태로 사이리스터에 일체로 된 트랜지스 터인 직렬 부호 요소를 구비한 사이리스트의 회로 구성을 도시한 것이다. 제3 전기적 단자는 장치를 트리거하기 위해 고 임피던스 입력을 제공한다. 장치의 IV 특성들이 도시되었고 스위칭은 스위칭 전압이 바이어스 전압 미만으로 감소되었을 때 일어난다.
도 3b는 단일 도파관 장치의 인-플레인 구성의 평면도이다. 광은 코어 영역으로서 양자 우물들과 도파관 클래딩 영역들로서 유전 미러들로 형성된 도파관에서 전파한다. 광은 수동 도파관에 들어가 수동 도파관에서 나온다. 이들 수동 도파관들은 능동 도파관으로 이행시 거의 제로의 반사율을 갖는다. 능동장치는 측방향 전파에서 수직 전파 모드로 전환할 수 있게 상측 유전 미러의 제1 층에 격자를 형성할 수 있다.
도 3c는 방향성 커플러 광학 스위치의 평면도이다. 두 개의 능동 도파관 채널들은 두 개의 도파관들 간에 순간적으로 파들을 결합시키는 전기적 분리 영역에 의해 분리된다. 도파관들의 다른 특징들은 도 3b에 동일하다.
도 1a 및 도 1b는 발명의 실시예에 따른 구조의 층들을 도시한 것으로 이로부터 광전자 기술에 연관된 모든 장치 구조들이 만들어질 수 있다. 도 1의 구조는, 예를 들면, 공지의 MBE 기술들을 사용하여 만들어질 수 있다. 반-절연 갈륨 비소 기판(149) 상에 DBR(dielectric distributed bragg reflector) 미러를 형성하기 위해 순차로 AlAs의 제1 반도체층(151) 및 GaAs의 제2 반도체층(152)이 쌍으로 증착된다. 미러의 제1 층과 마지막 층이 층(151)처럼 되도록 AlAs 층들의 수는 항시 GaAs 층들의 수보다 하나 많은 것이 바람직할 것이다. 이어서, 바람직한 실시예에서, 설계된 중심 파장의 미러가 형성되도록 화합물 AlxOy를 형성하기 위해 AlAs 층들에 고온 스팀 산화를 행한다. 그러므로, 미러 내 층들(151, 152)의 두께들은 GaAs 및 AlxOy의 최종 광학 두께가 중심 파장(λD)의 1/4 파장이 되게 선택된다. 미러 위에는 두 개의 HFET 장치들로 구성된 활성 장치 구조가 증착된다. 이들 중 제1 HFET 장치는, p 변조 도핑된 양자 우물을 가지며 하측이 게이트 단자가 되게 하고(즉, 전술한 미러 위) 상측이 콜렉터 단자가 되게 배치된 p 채널 HFET이다. 이들 중 제2 HFET 장치는, n 변조 도핑된 양자 우물을 가지며 상측이 게이트 단자가 되게 하고 p 채널 장치의 콜렉터인 하측이 콜렉터 단자가 되게 배치된 n 채널 HFET이다. 그러므로, 비역전된(non-inverted) n 채널 장치가 역전된(inverted) p 채널 위에 적층되어 활성 장치 구조를 형성한다.
층 구조는 저항 접촉들을 형성할 수 있게 약 2000Å의 고농도 N+ 도핑된 GaAs의 층(153)으로 시작하며 이것이 p 채널 장치의 게이트 전극이다. 층(153) 위에는 전형적인 500-3000Å 두께 및 전형적인 5 X 1017cm-3의 N형 Alx1Ga1-x1As 층(154)이 증착된다. 이 층은 PHFET 게이트 부분으로서 작용하고 선택적으로는 모든 레이저, 증폭기 변조기 구조들용의 하측 도파관 클래딩층들로서 작용한다. 다음 층(155)은 약 380-500Å 두께의 Alx2Ga1-x2As이고, 여기서 x2는 약 15%이다. 제1 60-80Å층(층(155a))에는 델타 도핑 형태로 N+형이 도핑되고, 그 다음 200-300Å의 층(층(155b))은 도핑되지 않으며, 그 다음 80Å 층(층(155c))은 델타 도핑 형태로 P+ 형이 도핑되고 마지막 20-30Å 층(층(155d))은 스페이서 층을 형성하도록 도핑되지 않는다. 이 층은 레이저 장치, 증폭기 장치 변조기 장치용의 하측 SCH(separate confinement heterostructure) 층을 형성한다. 다음 층들은 PHFET의 양자 웰(들)을 형성한다. 스트레인 양자 우물에 있어서, 이것은 약 10-25Å의 도핑되지 않은 GsAs의 스페이서 층(156)과 이에 이어 40-80Å의 우물층(157) 및 도핑되지 않은 GaAs의 장벽층(158)과의 조합들로 구성된다. 우물은 범위 내 혼합물들로 구성될 수 있다. 바람직한 실시예에서, 양자 우물은 원하는 자연 방출 주파수에 따라 0% 내지 5%의 가변 질소 함유량을 갖는 In.2Ga.8AsN 혼합물로부터 형성된다. 이에 따라, 0.98㎛의 자연 방출 주파수에 대해서, 질소 함유량은 0%가 될 것이며, 1.3 ㎛의 자연 방출 주파수에 대해서 질소 함유량은 대략 2%가 될 것이며, 1.5㎛의 자연 방출 주파수에 대해서 질소 함유량은 대략 4.5A%가 될 것이다. 우물 장벽층 조합은 통상 3번 반복될 것이다. 언스트레인 양자 우물들도 가능하다. 도핑되지 않은 GaAs의 마지막 장벽층 다음엔 PHFET 장치의 콜렉터를 이루며 약 0.5㎛의 두께인 도핑되지 않은 Alx2Ga1-x2 층(159)이다. 이와 같이 하여 성장된 모든 층들은 하측에 게이트 접촉을 구비한 PHFET 장치를 형성한다.
층(159)은 또한 NHFET 장치의 콜렉터 영역을 이룬다. 층(159) 위에는 제1 양자 우물의 장벽층을 형성하는 약 200-250Å의 도핑되지 않은 GaAs 층(160)이다. 이 층은 InGaAs 성장을 위해서 성장 온도를 610℃(광학적 특성의 Alx2Ga1-x2As 층들에 필요한)에서 약 530℃로 변경하기 위해 성장 중단을 받아들여야 하기 때문에 약 100Å의 정규의 장벽층보다는 넓다. 그러므로 층(160)은 약 150Å의 단일 층(160a) 및 반복된 약 100Å의 장벽층으로 나뉘어진다. 다음 층(161)은 도핑되지 않고 약 40-80Å 두께인 In0.2Ga0.8As 양자 우물이다. 양자 우물층(161)은 양자 우물층(157)과 동일한 포뮬레이션일 필요는 없다는 것에 유의한다. 100Å의 장벽층과 40-80Å의 양자 우물층은 예를 들면 3번 반복될 수도 있다. 다음에는 성장 중단 및 성장온도 변경을 받아들이는 도핑되지 않은 GaAs로 된 약 10-30Å의 장벽층(162)이 있다. 다음에는 약 300-500Å 두께의 Alx2Ga1-x2As 층(163)이 있다. 층(163)은, 밑에서부터 위로, 20-30Å 두께의 Alx2Ga1-x2As의 도핑되지 않은 스페이서 층(163a), 변조 도핑된 층인 약 3-5 x 1018cm-3의 N+형 도핑된 층(163b), 도핑되지 않은 약 200-300Å의 캐패시터 이격층(163c) 및 약 60-80Å이고 캐패시터의 상측 판을 형성하도록 약 3 - 5 x 1018cm-3 도핑된 P+형 델타 도핑된 층(163d)으로 구성된다. 층(163d)용의 도핑 종들(species)은 확산 안정성을 보장하기 위해서 탄소(C)인 것이 바람직하다. 항시 공핍상태인 층(163b)과는 반대로, 층(163d)은 동작시 결코 완전히 공핍되지 말아야 한다. 층들(163d, 163b)은 모든 장치들에 전계 효과 입력을 형성하는 평행판 캐패시터의 두 개의 판들을 형성한다. 광전자 장치 동작에 있어서, 층(163)은 상측 SCH 영역이 된다. 층(163)은 매우 높은 주파수 동작을 가능하게 하기 위해서 매우 얇아야 한다. 본 실시예에서, 트랜지스터 차단 주파수가 40GHz인 경우, 300Å의 두께가 사용될 것이며, 90GHz인 경우엔 200Å의 두께가 더 적합할 것이다. 다음에 Alx1Ga1-x1As 층(164)이 레이저 장치, 증폭기 장치 및 변조기 장치용의 상측 도파관 클래딩 층 부분을 형성하도록 증착된다. 이것은 통상의 500-1500Å의 두께를 갖는다. 층(164)은 예를 들면 10-20Å의 두께 및 통상의 1019cm-3의 P+ 도핑의 제1의 얇은 서브-층(164a)을 구비할 수 있다. 제2 서브-층(164b)은 1-5 x 1017cm-3의 P 도핑 및 700Å의 전형적인 두께를 갖는다. 다음엔 최상의 가능한 저항 접촉을 가능하게 하기 위해서 약 50-100Å 두께이고 매우 높은 레벨의 P+형 도핑(약 1 x 1017cm-3)으로 도핑된 GaAs 또는 GaAs와 InGaAs를 조합한 층(165)이 증착된다.
이하 본원에서 기술되는 바와 같이, 공진공동(resonant cavity) 장치들을 형성하기 위해서, 유전체 미러(dielectric mirror)를 제조 공정 중에 이 구조 위에 증착한다. 미러들 간 거리는 153 내지 165를 포함하여 모든 층들의 두께이다. 이러한 구조의 설계에서, 이 두께는 지정된 파장의 1/4 파장들의 정수배가 되어야 하고 층들(164 및/또는 159)의 두께는 이 조건이 가능하게 되도록 조정된다.
개시된 구조를 사용하여, 사이리스터들 및 트랜지스터들 형태의 바이폴라 및 전계효과 트랜지스터들 및 광전자 장치들은 일반화된 한 세트의 제조 단계들에 따라 만들어 질 수 있다. 도 2a에 도시한 제1 구조는 N 채널 HFET(NHFET)이다. 도면에 도시된 바와 같이 내열성 금속 게이트 접촉(168)이 형성된다(구조를 도 2b 및 도 2c에 최적으로 도시된 바이폴라 장치로서 동작시키는 데에 있어 동일 세트의 접촉들이 사용될 수도 있기 때문에 전극을 에미터라고도 표기하였다). 장치 제조는 내열성 게이트의 증착부터 시작하며 이에 이어 층들(161, 160)로 구성되는 채널에 자기정렬된 접촉들을 형성하도록 N형 이온들의 이온 주입(170)이 이어진다. FET의 소스측에서, p형 양자 우물들(157)에 가깝게 되게(약 1000Å 위) 구조를 에칭하고 p형 반전 채널과 접촉하도록 P형 이온들의 이온주입(173)을 수행한다. 고속동작을 위해 캐패시턴스를 감소시키기 위해서 N형 드레인 주입 밑에 산소와 같은 절연 주입(171)이 수행된다. 다음에, 모든 주입들을 활성화시키기 위해서 900℃ 이상의 급속 열 어닐링(RTA)을 장치에 행한다. 이어서, AlAs/GaAS의 미러 쌍들(151/152)을 관통하는 에칭을 포함하는 반절연 기판까지 에칭함으로써 장치를 다른 장치들과 분리한다. 이때, 최종의 DBR 미러로서 기능하도록 AlO/GaAs의 층들을 생성하도록 스팀 분위기에서 장치를 산화시킨다. 이 산화 단계 동안에, 에칭된 AlGaAs 층들의 노출된 측벽들은 매우 얇은 산화층들의 형성에 의해 막으로 보호된다. 제조에서 최종 단계는 Au 금속 접촉들의 증착이다. 이들 접촉들은 3가지 형태이다. 하나는 N+형 주입들을 위한 AuGe/Ni/Au 접촉(169)(169a, 169b)이고, 다른 하나는 P+형 주입을 위한 AuZn/Cr/Au 접촉(172)(172a)이고, 세 번째는 장치 노드들 간 상호접속을 형성하기 위한 순 Au의 최종 층(도시생략)이다.
제2 구조를 도 2b에 도시하였으며 여기서 동일한 제조 단계들이 사용되었지만 구성은 바이폴라 장치로서 더 적합하게 최적화되었다. 이것을 달성하기 위해 서, 에미터로서 기능하는 내열성 접촉(168)의 형성 후에, 채널과 접촉하는 자기정렬된 주입들(170) 모두가 베이스 또는 제어 전극들에 접속되고 반전 채널 내 전하 레벨을 제어하는 기능을 갖는다. 채널 전하는 열전자 바이폴라 장치를 나타내는 에미터와 콜렉터 간의 열전자 전류 흐름을 제어한다. 이어서 장치는 p형 양자 우물들(157) 위의 약 1000Å에 형성된 콜렉터 메사(mesa)까지 에칭되고 이들 우물들은 P+형 이온 주입(173)에 의해 접촉된다. 나머지 공정은 도 2a와 동일하다. 이 바이폴라는 노멀 온인 반전 채널로 성장하게 되는 pδnp 장치인 것에 유의한다. 바이폴라 장치들에 있어서, p형 바이폴라는 n형 바이폴라보다 항시 열악하므로 이 장치의 주 애플리케이션은 상보 바이폴라 기술에서의 p형 성분이다.
도 2b에서, 양 콜렉터들(172a, 172b)이 베이스 접촉 또는 소스 접촉 밖에 있기 때문에, 콜렉터 액세스 저항은 채널 또는 베이스 액세스 저항을 위해서 상실되는 것에 유의한다. 장치는 에미터 접촉(168)의 일측에 주입(170)의 자기정렬에 의해 소스 접촉(169a)과 에미터 접촉의 다른 측에 주입(173)의 자기정렬에 의해 콜렉터 접촉(172b)를 생성함으로써 도 2c에 도시된 것과는 다르게 구성될 수 있다. 그러므로 제조 순서는 에미터 게이트 형태(168) 내에서 마스크의 정렬을 필요로 하며, 이것은 형태를 얼마나 작게 만들 수 있는가를 한정한다. 그러므로, 보다 고속을 위해서는 절충한다. 이러한 구조로, 콜렉터 저항은 전체 소스 저항을 희생시켜 최적화되었다.
도 2d-2f에, 단면이 nδpn 바이폴라 장치와 동일한 PHFET의 단면을 도시하였다. 도 2d는 PHFET 또는 nδpn 바이폴라 장치의 콜렉터 영역(159)에의 N 접촉을 형성하기 위해서 내열성 금속(168)이 증착되기 전에 상측의 p+층(165)을 에칭으로 제거하고 N+ 주입(179)이 사용된 것을 도시한 것이다. 내열성 접촉(168)을 마스크로서 사용하여, 반도체를 p 양자 우물들의 1000Å 내로 에칭한 후 p 반전 채널(157/158)에의 자기정렬 접촉들을 생성하기 위해 P+형 주입(173)이 수행된다. SI 기판 밑이 바이폴라 및 HFET 고속 회로 동작에 낮은 캐패시턴스의 잇점을 갖는 이 기판까지 관통하기에 충분히 깊게 P+형 주입이 행해질 수 있는 것에 유의한다. 이어서 모든 주입들을 활성화시키기 위해서 RTA 단계를 수행한다. 다음에, 메사를 형성하고 층들을 밑에 있는 게이트 전극을 형성하는 N+층(153)까지 에칭한다. 다음에, 보다 큰 메사를 미러 층들을 관통하여 에칭하여 모든 장치들을 분리시키고 장치들 밑에 미러들을 형성하고 모든 장치의 측벽들을 막으로 보호하는 산화단계를 수행한다. 최종 단계는 P+형 주입들에 p형 Au 합금 금속들(172)의 증착과 N+ 게이트 층에 N형 Au 합금 금속들(174)의 증착이다.
도 2e에서, 콜렉터 접촉 저항은, 주입이 마스크로서 내열성 금속을 사용하지만 그 형상의 일측에만 주입하여 n형 양자 우물 채널(161/160)에 자기정렬된 접촉을 만듦으로써 향상된다. 내열성 접촉의 다른 측에서, 반도체를 p형 양자 우물들(157/158)로부터 1000Å로 에칭하고, p형 반전 채널에 액세스함으로써 nδpn 트랜지스터용의 베이스 또는 소스 접촉을 형성하는 P+형 주입(173)을 수행한다(도 2d와 같이 이 주입은 SI 기판까지 관통하여 침투할 수 있다). 이러한 유형의 구성은 게이트/에미터 형상의 중심에서 정렬이 필요하기 때문에 도 2d보단 더 큰 게이트/에미터 형상(168)을 필요로 한다. 주입들을 활성화시키는 RTA 단계 후에, 보다 큰 메사를 형성하여 하측의 N+ 층(153)에의 에미터 접촉들(174a, 174b)을 형성하고, 장치 분리 및 Au 접촉 야금이 도 2d와 같이 형성된다. 이러한 유형의 구조에 의해, 콜렉터 접촉 저항은 베이스(소스) 액세스 저항의 희생으로 감소된다. 그러므로, 보다 고속을 달성하려는 시도에서, 보다 낮은 콜렉터 액세스 저항을 달성하기 위해서는 보다 큰 베이스 액세스 저항이 허용된다.
도 2f에, 잠재적으로 도 2e 및 도 2d보다 우수한, 낮은 콜렉터 액세스 저항을 얻기 위한 또 다른 접근의 장치 단면이 도시되었다. 이 경우, 먼저 층들(165, 164, 163d)을 제거하기 위해서 물질을 에칭한다. 이러한 에칭을 행함으로써, P+형 층들 모두가 내열성 접촉 증착에 앞서 제거된다. W/In 접촉 야금의 증착 및 RTA 단계의 사용에 의해서, W/In이 N+ 전하 시트 층(163d)과의 상호작용을 일으키기에 충분한 소량의 합금이 발생한다. 이러한 방식의 사용은 P+ 전하 층을 정밀하게 에칭하여 제거할 수 있기 위해서 반도체 에칭을 극히 엄격하게 제어해야 한다. 이러한 방식은 여기 도입된 신규한 에피택셜 성장에 의해 가능하다. 에피택셜 성장은 모든 p형 장벽 전하를 n형 변조 도핑에서 멀리 이격된 얇은 시트에 모으도록 설계되었다. 이러한 식으로 두 개의 전하 시트들을 분리시킴으로써, 이들 간 위치까지 에칭하는 것이 가능하게 되므로 장치의 위부터 p형 도핑 층들을 모두 효과적으로 제거할 수 있다. 이러한 방식이 효과적으로 구현될 수 있다면, 콜렉터 저항 및 베이스 저항을 콜렉터 캐패시턴스와 동시에 최소화할 수 있으므로 최적의 방식이다. 일단 내열성 게이트(168)가 형성되어 에칭되었으면, 제조는 도 2d에 대해 기술된 것에 따른다.
도 2a-2f의 각종의 구조들( 및 이후 다루어지는 도 2g-2j의 구조들)은 서로 인접하여 형성되고 있고(예를 들면 별도의 메사 위에) 원한다면 서로 접속될 수 있음에 유의한다. 이에 따라, 예를 들면, 도 2a의 NHFET 구조와 도 2d의 PHFET 구조는 도 2a의 게이트 단자(168)가 도 2d의 게이트 단자(174a 또는 174b)에 결합되고 도 2a의 드레인(169b)이 도 2d의 드레인(172b)에 결합되고, 도 2a의 NHFET 소스(169a)가 접지에 결합되고 도 2d의 PHFET 소스(172a)가 정의 전원전압에 접속되는 상호 FET 회로들을 형성하도록 상호접속될 수 있다. 또한 원하는 층들까지 에칭함으로써 메사들이 형성됨을 알 것이다. 이에 따라, 원하는 전기적 및 열적인 분리 특성에 따라, 예를 들면 상측의 미러 층(152)까지, 또는 기판층(149)까지도 깊게 에칭함으로써 메사가 형성될 수 있다.
도 2g-2j에서, 앞에서 기술된 제조 순서들은 광 방출, 검출, 변조 및 증폭 장치들을 형성하도록 변경된다. 도 2g는 N+ 이온 주입들(170)이 n형 반전 채널에 자기정렬된 채널 접촉들을 형성하는데 사용되고 P+ 이온 주입들(173)이 p형 반전채널에 자기정렬된 채널 접촉들을 형성하는데 사용된 사이리스터 장치의 단면도이다. 이들 채널 인젝터들은 n형 및/또는 p형의 고 임피던스 제3 단자 입력들을 가진 사이리스터로 전환시킬 수 있다. 이들 주입들은 도 2a-2f에서 기술된 것과 동일한 제조 단계들을 사용하여 형성된다. 하측 N+ 층(153)까지 에칭하고 AuGe/Ni/Au 저항 합금 접촉(174)(174a, 174b)을 적용함으로써 서브-콜렉터 또는 백 게이트 접속이 또한 만들어지며 p형 및 n형 주입들(173/170)은 앞에서 기술된 바와 같이 p형 및 n형 Au 합금 금속들(172, 169)에 의해 각각 접촉된다. 광학 장치들 간의 주요 차이점은 에미터 접촉의 형성에 있다. 장치 제조는 에칭에 의해 정렬 마크들(도시생략)을 정하는 것부터 시작하고 이어서 표면층에 대한 보호로서 그리고 후속되는 이온 주입들에 대한 차단층으로서 작용하도록 Si3N4층(도시생략)을 증착한다. 이어서, 정렬 마크들에 정렬된 포토마스크를 사용하여 N형 이온들의 이온주입(175)이 수행되고, 주입들간 분리에 의해 형성된 광학 애퍼처(176)가 만들어진다. 주입들은 n형 양자 우물들과 표면 간 층들에 p-n 접합을 형성하며 주입들 간 공간은 전류가 흐를 수 있는 영역 따라서 광학적으로 활성 영역을 형성한다. 전류는 전류 주입에 대한 장벽 때문에 n이 주입된 영역들(175)로 흐를 수 없다. 전류 흐름 궤적을 도면에 도시하였다. 이 장벽을 턴-온시키는 전압 전에 레이저 임계 상태에 도달한다. 주입 후에, 내열성 게이트(168)가 증착되고, 정렬 마크들에 따라서 주입에 또한 정렬되는 환형으로서 형성된다. 금속 에칭은 환형 내측의 질화층 및 환형 밖의 반도체에서 멈춘다. 나머지 제조는 모든 금속 상호접속들이 형성된 후까지는 앞에서 기술된 것들에 따른다. 공진공동 장치들을 형성하기 위해서, 제조공정 중에 이 구조 상에 유전 미러가 증착된다. 미러들 간 거리는 153 내지 165을 포함하는 모든 층들의 두께이다. 이러한 구조의 설계에서, 이 두께는 지정된 파장의 1/4 파장들의 정수배인 것이 바람직하고 층(164 및/또는 159)의 두께는 이 조건이 가능하게 되도록 조정된다. 이어서, 유전층들(166, 167), 전형적으로 SiO2 층들 및 GaAs 또는 GaN과 같은 고 굴절률의 물질을 증착에 의해 장치의 상부에 유전체 미러를 형성한다. 유전체 미러는 두 목적을 만족시킨다. 유전체 미러는 광의 수직 방출 및 흡수를 위한 공동을 형성하며 유전체 미러는 광이 웨이퍼 평면으로 전파할 수 있게 도파관용의 클래딩 층으로서 작용한다. 대부분의 애플리케이션들에 있어서, 제3 전자 단자(169)(169a, 169b)만이 사용되고 제3 정공 단자(172)(172a, 172b)는 사용되지 않을 것이다. 수직 공동 에미터 또는 검출기로서 동작하며 정공 단자들(172)이 없는 장치의 단면을 도 2h에 도시하였다.
도 2g에서, 광전자 성분으로서, 이 장치는 다기능을 갖는다. 소스(169)가 포지티브 바이어스되거나 콜렉터(172)가 네가티브 바이어스되면, 사이리스터는 온 상태로 스위칭되고 레이저 임계치 이상으로 바이어스가 가해졌다면 장치의 상면의 광학 애퍼처를 통해 레이저 방출이 얻어질 것이다. 이것이 수직 공동 레이저의 동작이다. 사이리스터가 오프 상태에 있고 광이 상측의 광학 애퍼처를 통해 들어오게 되면, 장치는 충분한 전자-정공 쌍들이 발생되어 임계 스위칭 상태에 도달하였을 때, 온 상태로의 스위칭이 일어날 것이라는 면에서 디지털 검출기로서 기능한다. 광학 수신기 구성을 도 3에 도시하였다. 장치는 부하 저항기(RL)(180)를 통해 전원전압(VDD)에 바이어스 된 것으로 가정한다. 또한 N+ 전자 소스 단자(169)(인젝터로 지정된)는 전류원(181)을 통해 정의 전압(VDD)에 바이어스된 것으로 가정한다. 광이 충분한 세기로 검출기에 입사하여 인젝터 단자로 오게 되는 전류원을 넘어 광전류가 생성될 때, 사이리스터는 온 상태로 스위칭될 것이다. 입사광이 감소될 때, 사이리스터는 인젝터의 전류원이 전하 채널로 흘러버리므로 오프 상태로 스위칭될 것이다. 그러므로 이 회로는 광학 수신기로서 기능한다.
도 2h에 도시한 장치는 또한 전체를 여기 참고로 포함시키는 테일러의 미국특허 6,031,243에 개시된 기술들에 따라 상측 미러 층(166, 167)에 격자가 형성된다면 인-플레인 또는 도파관 장치로서 기능할 수도 있다. 격자는 수직 공동에 의해 나온 광을, 도파관 클래딩 층들로서 상측 미러 층(166, 167) 및 하측 미러 층(151, 152)를 구비하고 측방향 제한(confinement) 영역들로서 주입들(170)을 구비하는 도판관 내로 전파하는 광으로 회절시키는 기능을 수행한다. 이러한 류의 동작을 도 2i에 도시하였다. 수동형 도파관들을 능동형 도파관들에 어떻게 접속하는가를 나타낸 이 장치의 평면도를 도 3b에 도시하였다. 이 장치는 레이저 동작 모드, 검출기 동작 모드, 변조기 동작 모드 및 증폭기 동작 모드를 구비한다. 레이저로서는, 수직 공동 내에서 발생된 모든 광은 미러들에 의해 형성된 도파관으로 측방향으로 보내지게 되고 이어서 장치의 에지에 수동 도파관에 접속된다. 도파관 검출기로서는, 광은 수동 도파관으로부터 장치로 입력되고, 수직 공동 모드로 회절되고 공진하여 수직 공동 내에 흡수된다. 이와 같은 동작으로, 장치는 도 3에 도시한 바와 같이 전기적으로 바이어스가 걸리게 될 것이고 회로의 기능은 광학 수신기의 기능이 될 것이다. 그러나, 도 2h 또는 도 2i에 서브-콜렉터 접촉(174)이 접속되지 않는다면(즉, 부동(floating) 상태로 놔둔다면) 장치는 광전류가 게이트/에미터-소스 회로에서 발생되어 스위칭이 되지 않게 될 것이므로 게이트(168) 및 소스(169)에 접속된 단순한 pin 검출기로서 동작할 수도 있는 것에 유의한다. 도파관 흡수 변조기로서는, 두 가지 형태의 동작이 가능하다. 먼저, 장치는 장치가 사이리스터로서 바이어스 되어 전기적인 데이터가 인젝터를 통해 들어오게 되면 디지 털 변조기로서 기능할 수도 있다. 인젝터는 전류를 장치에 주입하여 데이터가 '1'일 경우 온 상태로 스위칭시킨다. 온으로 스위칭 된 상태에서는 광학적 손실은 전혀 없으며 광학적인 "1"이 제공된다. 반면, 데이터가 '0'이면 인젝터는 계속적으로 전하를 제거하여(전류가 장치 밖으로 흐른다) 장치를 오프 상태에 있게 한다. 오프 상태에서, 모든 광학 신호가 흡수되고 광학적인 "0"이 제공된다. 이러한 동작에 있어서, 장치는 격자와 더불어, 또는 격자 없이 동작할 수 있다. 그러나, 격자를 사용하게 되면 보다 짧은 길이의 장치가 가능하다. 두 번째, 장치는 장치의 서브-콜렉터가 접속되지 않는다면 아날로그 변조기로서 기능할 수도 있다. 아날로그 변조기로서는, 서브-콜렉터가 접속되지 않고서는 스위칭이 일어나지 않기 때문에 바이폴라 도통이 아닌 FET 도통을 위한 최대 전압에 의해 야기되는 변조기의 최대 흡수 변화까지 인젝터 입력 전압을 가변시킴으로써, 어떠한 레벨의 변조된 강도든 얻어질 수 있다.
장치의 마지막 동작 모드는 도파관 증폭기로서의 동작 모드이다. 도 2i의 장치가 온으로 스위칭 된 상태에 있지만 레이저 임계치에 훨씬 미만에서 동작된다면, 일 단부의 수동 도파관에서 장치로 입력되는 광학 신호들은 장치의 출력에서 보다 큰 광학신호로 증폭될 수도 있다. 증폭기의 경우에도, 격자가 사용될 수도 있고 사용되지 않을 수도 있다. 그러나, 격자를 사용하게 되면 장치는 더 짧아지게 될 것이다. 아울러 격자가 TM 모드보다 강하게 TE 모드를 지원하므로, 편광(polarization)이 안정화될 것이다.
지금까지 논한 모든 동작모드들은 장치 입력에 한 수동 도파관 및 장치의 출력에 또 다른 수동 도파관에 접속된 하나의 능동 도파관만을 포함하였다. 한 도파관 내 안내된 광이 제2 도파관 내 안내된 광과 순간적으로 결합되게 또는 그 역으로도 되게 두 변조기 도파관들을 측방향으로 매우 가깝게 한다면 특정하게 유효한 효과가 얻어진다. 두 도파관들에서 전파하는 광학 모드들(177, 179)을 도시한 이 장치의 단면을 도 2j에 도시하였다. 제조는, 급속 열 어닐링(RTA)에 앞서, 광학적으로 활성의 전체 영역을 고르게 두 개의 도파관 채널들로 분할하는 개구(178)를 형성하도록 광학 개구를 보호하는 질화층을 패터닝하는 것을 제외하곤 단일 변조기 장치의 제조와 동일하다. p+ 층들은 이 개구에서 제거된다. SiO2가 증착되고 RTA 동안에, 빈자리 무질서화가 발생하므로, 약간 큰 에너지 갭이 영역(178)에서 야기된다. 이 에너지 갭은 순간적 커플링 발생하는 이상적인 영역을 제공한다. 나머지 처리는 앞서 기술한 도파관 장치들의 처리에 따른다. 이 장치는 도 3c에 장치의 평면도로 나타낸 바와 같이 입력들로서 두 개의 수동 도파관 채널들과 출력으로서 두 개의 수동 도파관 채널들을 구비한다. 이러한 장치를 방향성 커플러라 하고 도 2j에서 모드 A에서 모드 B로의 광의 스위칭은 도파관 A와 B 간의 도파관 전파상수의 차이나는 변화에 의해 야기된다. 이러한 변화는 자기정렬된 채널 접촉으로부터 반전 채널에의 전하의 주입에 의해 유발되고 두 채널들 중 한 채널 또는 다른 채널(두 채널 모두는 아님)로의 전하의 주입에 의해 유발될 수 있다. 두 채널들의 구성 기술은 커플링 길이가 큰 영역에 걸쳐 일정하게 되도록 모든 면들에 동일하게 해야 함에 유의한다. 고려될 수 있는 서로 다른 동작모드들이 있다. 하나는, 서브-콜렉터가 부하 저항기를 통해 접지에 바이어스되고 에미터들은 포지티브로 바이어스된다. 그러므로, 양 도파관 부분들은 잠재적인 스위치들이다. 이때 전류가 일측(소스 영역들(169) 중 하나)에 주입될 때, 이 측이 스위칭될 것이며 이에 따라 이 측만에 전자 채널을 채우게 될 것이다(일 측이 스위칭될 때 다른 측은 장치에 가해진 전압이 감소되었기 때문에 스위칭되지 않은 것임에 유의한다). 이것은 순간적 커플링에 이상적인 두 개의 도파관들 간에 전파상수에 구별되는 차이를 야기할 것이다. 일단 온 상태로 스위칭되었으면, 증폭기로서의 도파관의 이득은 모든 다른 광학 손실들(이를테면 삽입 손실 등)을 벌충하도록 조정될 수 있는 것에 유의한다. 전하의 주입으로, 도파관의 양자 우물들의 흡수 에지가 이동될 것이며 최대 흡수 변화에 대응하는 파장(λmax)이 될 것이다. 크레이머스 크로니그 관계식(Kramers Kronig relations)에 따라서, λ> λmax의 경우 굴절률이 증가할 것이며 λ<λmax의 경우엔 감소할 것이다. 쓰루(through) 또는 스위칭되지 않은 상태에서, 광이 순간적으로 채널 A에서 채널 B로 결합된 후 다시 A로 결합되거나 채널 B에 대해선 그 역으로 되어야 한다. 그러므로 쓰루 상태에서는 가장 큰 굴절률이 필요하고 λ> λmax의 파장을 선택할 것이다. 이것은 쓰루 상태에서, 양 채널들은 온 상태로 스위칭된 상태에 대응하는 전하로 다 채워질 것임을 의미한다. 그러므로 사이리스터 모드에서 방향성 커플러를 동작시킬 때, 온 상태는 쓰루 상태에 해당한다. 그러나, 사이리스터 스위칭은 도파관들 중 한 도파관에서만 일어날 수 있음을 알고 있으므로, 제2 도파관 내 전하는 스위칭 없이 아날로그 모드에서 주입에 의해 제공된다. 그러므로, 원하는 모드의 스위칭은 스위치의 일측에서 스위치하고 이어서 다른 측으로 스위칭하기 위한 데이터를 제공하는 것이다. 크로스 상태(스위칭된 상태)는 단지 1회 채널 B에 결합하는 채널 A의 광학 신호에 해당하며 채널 B의 광학 신호에 경우엔 그 반대이다. 채널 A의 사이리스터가 스위치 온 상태에 있는 것으로 가정한다. 이 때 쓰루 상태에서 크로스 상태로의 이행은 채널 B에의 소스 입력이 전하로 주입될 때 일어난다. 채널 B에 전하가 없을 때, 흡수 증가는 그 채널에서 제거되고 따라서 굴절률 증가는 제거된다. 이에 따라 전파상수가 변경되고 따라서 크로스 상태에 연관된 커플링 길이가 증가하게 된다. 양 채널들에 전하가 있는 쓰루 상태에서는 양 채널들에서 얻어질 수 있는 광학적 이득이 있음에 유의한다. 크로스 상태에서, 한 채널에서 얻을 수 있는 광학적 이득이 있다. 이러한 이득은 삽입손실 및 방향성 커플러를 횡단하여 발생한 손실들을 벌충하는데 유용하다. 이러한 이득을 이용하기 위해서, 광학 모드의 파장은 최대 굴절률 변화에 일치하게 조정될 필요가 있음에 유의한다. 이것은 발열소자로서 전용의 HFET를 사용하여 스위치의 국부적인 발열에 의해 달성될 수 있다.
모든 장치들을 서로 접속시키는 수동 도파관들은 빈자리 무질서화 기술을 사용해서도 만들어진다. 수동 도파관 영역들에서, 비-흡수(따라서 낮은 손실) 영역이 형성되도록 리지(ridge)가 에칭되고 SiO2로 피복된다. 수동 도파관은 도파관 전파를 위한 상측 클래딩 층들을 제공하기 위해 나중에 상측 유전 미러층들이 피복된다.
사이리스터들, 트랜지스터들, 광학 방출기들, 광학 검출기들, 광학 변조기들, 광학 증폭기들 및 이 외 광전자 장치들을 구변하기 위해 변조 도핑에 의해 형성되는 반전 채널을 이용하는 반도체 구조를 여기 기술하여 예시하였다. 본 발명의 특정의 실시예들을 기술하였으나, 본 발명은 범위를 기술이 허용하는 만큼의 넓게 하고 명세서도 그와 같게 읽혀지게 한 것이므로 본 발명은 특정의 실시예들로 한정되게 한 것은 아니다. 따라서, 특정의 층들이 특정의 두께와 도핑의 특정의 유형들 및 세기로 하여 기술되었으나, 어떤 과도적 층들이 제거되거나 및/또는 추가의 층들 및/또는 서브-층들이 이용될 수도 있었을 것이고 또한 층들은 다른 두께를 가질 수 있고 다르게 도핑될 수도 있었을 것임을 알 것이다. 또한, 특정의 층들이 어떤 성분들의 백분율 함유량을 관련해서 기술되었으나, 층들은 다른 백분율의 동일 성분들, 또는 다른 성분들을 이용할 수 있었을 것임을 알 것이다. 또한, 특정한 형성 및 금속화 기술들이 기술되었으나, 기술된 구조들은 다른 방법들로 형성될 수 있고 다른 금속들을 사용해서 단자들을 형성할 수 있음을 알 것이다. 또한, 기술된 반도체 구조로부터 형성된 바이폴라 및 FET 트랜지스터들, 광학 방출기들, 검출기들, 변조기들, 증폭기들 등의 특정의 구성들 및 이들 성분들을 이용한 회로들이 기술되었으나, 이외 다른 장치들 및 회로들이, 제공된 구조 및 성분들로부터 만들어질 수 있음을 알 것이다. 그러므로 다른 수정들이 본 발명에서 일탈함이 없이 본 발명에 행해질 수 있음을 알 것이다.
본 발명은 전자가 다수 캐리어인 바이폴라 트랜지스터, 정공이 다수 캐리어인 바이폴라 트랜지스터, 채널의 다수 캐리어로서 전자들을 갖는 전계효과 트랜지스터, 채널의 다수 캐리어들이 채널 접촉들로부터 주입되고 채널의 소수 캐리어들이 저항 게이트 접촉으로부터 주입되는 측방향 주입 레이저, 사이리스터 스위칭 레이저, 양자 우물(들)의 밴드갭을 거친 방사를 흡수하는 사이리스터 스위칭 검출기, 다수 광전자들이 채널 접촉들로 이동되고 광 정공들이 게이트 또는 콜렉터 저항 접촉들로 이동되는 pin 형 밴드갭 검출기, 광학 증폭기 및 변조기로서 동작하도록 단일 집적회로 칩 내에 동시에 제조될 수 있는 단일 에피택셜 층 구조를 안출하는 것이다.
본 발명은 상보 논리 게이트로서 최적으로 기능하는 한 쌍의 상보 n 채널 및 p 채널 전계효과 트랜지스터들을 제작하는 제조기술이다. 이 제조 순서는 각각 n채널 및 p채널 제어 요소들을 갖는 상보 바이폴라 전계효과 트랜지스터들을 또한 제작할 것이다.
본 발명은 사이리스터 장치가 이의 온 상태로 스위칭되었을 때 고 효율 레이저로서 기능하고 고 임피던스 오프 상태에선 고 효율 검출기로서 동작하게 동일 상보 기술 순서로부터 어떻게 하여 최적화될 수 있는가를 보이는 것이다.
본 발명은 두 개의 평행한 도파관들의 전파상수들이 각각의 도파관들의 코어에 전하를 주입할 수도 있는 자기정렬된 접촉들로부터 선택적으로 어느 한 도파관 또는 이들 두 양 도파관들에 전하의 주입에 의해 변경될 수 있는 상보 구조를 사용하여 인-플레인 방향성 커플러를 제작하는 것이다.
본 발명은 광전자 장치들이 수직 공동 장치들로서 제조될 수 있는 방법을 보이는 것이며 또한 집적회로 수준에서 저 손실 수동 도파관들에 의해 상호접속되는 소스들, 검출기들, 변조기들, 증폭기들 및 스위치들을 제공하는 것이다.
본 발명은 일반적인 PHEMT 구조를 수정하여 이에 광전자 능력을 제공하는 평면 시트 도핑들의 유일한 조합으로 이들 목적들을 달성하는 것이다.
본 발명은 상보 트랜지스터 기술 및 광전자 장치 기술이 제조 해결책으로 동시에 최적화되는 방법을 보이는 것이다.

Claims (39)

  1. 적어도 하나의 전자 회로 소자 및 적어도 하나의 광전자 회로 소자를 구현하기 위한 반도체 장치로서, 상기 전자 회로 소자는 트랜지스터 및 사이리스터를 포함하는 그룹으로부터 선택되며, 상기 광전자 회로 소자는 레이저 방출기, 광학 검출기, 광학 증폭기, 광학 변조기 및 방향성 커플러 광학 스위치를 포함하는 그룹으로부터 선택되는, 상기 반도체 장치에 있어서,
    기판 상에 성장된 일련의 에피택셜 층들로서, 상기 에피택셜 층들은 N+ 형 도핑된 층, 적어도 제1 에피택셜층에 의해 상기 N+ 형 도핑된 층으로부터 이격된 p형 변조 도핑된 양자 우물(quantum well)을 형성하는 제1 복수의 층들, n형 변조 도핑된 양자 우물을 형성하는 제2 복수의 층들로서, 상기 제1 복수의 층들은 적어도 제2 에피택셜 층에 의해 상기 제2 복수의 층들로부터 이격되는, 상기 제2 복수의 층들, 및 적어도 제3 에피택셜 층에 의해 상기 제2 복수의 층들로부터 이격된 P+형 도핑된 층을 포함하는, 상기 일련의 에피택셜 층들을 포함하고,
    상기 p형 변조 도핑된 양자 우물과 상기 n형 변조 도핑된 양자 우물 중 적어도 하나는 적어도 하나의 전자 회로 소자를 위한 반전 채널을 각각 규정하고,
    상기 p형 변조 도핑된 양자 우물 및 상기 n형 변조 도핑된 양자 우물은 적어도 하나의 광전자 회로 소자를 위한 활성 영역의 일부인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 p형 변조 도핑된 양자 우물은 상기 N+형 도핑된 층 위에 형성되고, 상기 p형 변조 도핑된 양자 우물은 적어도 하나의 도핑되지 않은 InGaAs의 양자 우물층 및 적어도 하나의 GaAs 장벽층 아래에 형성된 P+ 도핑된 AlGaAs층을 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 n형 변조 도핑된 양자 우물은 상기 p형 변조 도핑된 양자 우물 위에 형성되고, 상기 n형 변조 도핑된 양자 우물은 적어도 하나의 도핑되지 않은 InGaAs의 양자 우물 층 및 적어도 하나의 GaAs 장벽층 위에 형성되는 N+ 도핑된 AlGaAs 층을 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 n형 변조 도핑된 양자 우물 및 상기 p형 변조 도핑된 양자 우물 중 적어도 하나는 도핑되지 않은 InGaAsN을 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 일련의 에피택셜 층들은 적어도 하나의 광전자 회로 소자를 위한 공진 공동(resonant cavity)을 규정하는데 사용되는 AlAs 및 GaAs의 복수의 DBR(Distributed Bragg Reflector) 미러 층들을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 p형 및 n형 변조 도핑된 양자 우물을 분리하는 상기 제2 에피택셜 층은 AlGaAs 층을 포함하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제2 에피택셜 층은 GaAs 층을 더 포함하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 일련의 에피택셜 층들은 적어도 하나의 광전자 회로 소자를 위한 공진 공동을 규정하는데 사용되는 DBR(Distributed Bragg Reflector) 미러를 포함하고,
    상기 일련의 에피택셜 층들은 상기 DBR 미러 위에 형성된 제1 일련의 층들 및 제2 일련의 층들을 포함하며,
    (i) 상기 제1 일련의 층들은 제1형 이종구조(heterostructure) FET(HFET)를 구현하고, 이의 게이트는 상기 DBR 미러 위에 증착되며, 이의 콜렉터는 상부 표면층이며, 상기 제1형 HFET는 전계 효과 제어 요소로서 기능하는 변조 도핑된 인터페이스에 p형 반전 채널을 구비하며, 상기 p형 반전 채널은 통상의 베이스 영역의 역할로 전계 효과 제어 요소로서의 p형 반전 채널을 이용하는 제1형 바이폴라 트랜지스터의 일부로서도 사용될 수 있으며,
    (ii) 상기 제2 일련의 층들은 상기 제1 일련의 층들 상에 증착되고 제2형 HFET을 구현하며, 이의 콜렉터 층은 상기 제1형 HFET의 상기 콜렉터와 공통되고 이의 게이트는 상부 표면층이며, 상기 제2형 HFET는 전계 효과 제어 요소로서 기능하는 변조 도핑된 인터페이스에 n형 반전 채널을 구비하며, 상기 n형 반전 채널은 통상의 베이스 영역의 역할로 전계 효과 제어 요소로서의 n형 반전 채널을 이용하는 제2형 바이폴라 트랜지스터의 일부로서도 사용될 수 있는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제1형 HFET는 N+ GaAs의 제1 하부층, N형 AlxGa1-xAs 층, N+ 도핑된 AlyGa1-yAs 층, 도핑되지 않은 AlyGa1-yAs의 상기 적어도 제 1 에피택셜층, 및 상기 p형 변조 도핑된 양자 우물을 포함하는 일련의 층들을 포함하며, 상기 p형 변조 도핑된 양자 우물은 델타 도핑된 P+형 AlyGa1-yAs 층, 도핑되지 않은 AlyGa1-yAs 스페이서 층, 도핑되지 않은 GaAs 스페이서 층, 및 AlyGa1-yAs 장벽층을 가진 적어도 하나의 언스트레인(unstrained) GaAs 양자 우물 또는 GaAs 장벽층을 가진 적어도 하나의 도핑되지 않은 InGaAsN 양자 우물을 포함하며,
    상기 적어도 하나의 제2 에피택셜층은 상기 제1형 HFET의 콜렉터로서 기능하는 도핑되지 않은 AlyGa1-yAs를 포함하고, 상기 제2형 HFET는 공통 콜렉터로서 상기 콜렉터으로 시작하며,
    상기 제2형 HFET는 상기 적어도 하나의 제2 에피택셜 층 상에 증착된 일련의 층들을 포함하며, 상기 일련의 층들은 도핑되지 않는 GaAs 스페이서 층, 적어도 하나의 AlyGa1-yAs 장벽층과 언스트레인 GaAs 양자 우물 또는 GaAs 장벽층을 가진 적어도 하나의 도핑되지 않은 InGaAsN 양자 우물들을 포함하는 상기 n형 변조 도핑된 양자 우물, 도핑되지 않은 GaAs 스페이서 층, 도핑되지 않은 AlyGa1-yAs 스페이서 층, N+형 델타 도핑된 AlyGa1-yAs 층, 도핑되지 않은 AlyGa1-yAs 층, P+ 도핑된 AlyGa1-yAs 층, P형 AlxGa1-xAs층, 및 상기 제2형 HFET의 게이트 전극을 접촉하기 위한 게이트로서 작용하거나 상기 제2형 바이폴라 트랜지스터의 에미터 전극을 접촉하기 위한 에미터로서 작용하는 P+형 GaAs 또는 GaAs와 InGaAs 조합 층을 포함하는, 반도체 장치.
  10. 제 9 항에 있어서,
    x=0.7 및 y=0.15인, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 InGaAsN 내 질소 백분율은 0.98㎛의 자연 방출 주파수(natural emission frequency)에 대해 0%, 1.5㎛의 자연 방출 주파수에 대해 4%-5%, 및 0.98㎛와 1.5㎛ 사이의 자연 방출 주파수들에 대해 0% 내지 5%가 되도록 선택되는, 반도체 장치.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 AlyGa1-yAs 장벽층 및 언스트레인 GaAs 양자 우물 또는 GaAs 장벽층을 가진 적어도 하나의 도핑되지 않은 InGaAsN 양자 우물은 일련의 AlyGa1-yAs 장벽층들 및 언스트레인 GaAs 양자 우물들 또는 GaAs 장벽층들을 가진 일련의 도핑되지 않은 InGaAsN 양자 우물들을 포함하는, 반도체 장치.
  13. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    AlyGa1-yAs의 상기 적어도 하나의 제2 에피택셜층은 4000Å 내지 10000Å의 두께를 갖는, 반도체 장치.
  14. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제1형 HFET의 상기 N형 AlxGa1-xAs 층은 5 x 1017cm-3의 도핑과 500Å-3000Å의 두께를 가지며, 상기 N+ 도핑된 AlyGa1-yAs 층은 3 x 1018cm-3의 도핑과 60Å-80Å의 두께를 가지며, 상기 도핑되지 않은 AlyGa1-yAs 의 적어도 제 1 에피택셜 층은 200Å-300Å의 두께를 가지며, 상기 델타 도핑된 P+형 AlyGa1-yAs 층은 3-4 x 1018cm-3의 도핑과 60Å-80Å의 두께를 가지며, 상기 도핑되지 않은 AlyGa1-yAs 스페이서층은 20Å-30Å의 두께를 가지며, 상기 도핑되지 않은 GaAs 스페이서 층은 15Å 두께를 가지며,
    상기 제2형 HFET는 100Å의 상기 도핑되지 않은 GaAs 스페이서 층을 포함하는 상기 적어도 하나의 제2 에피택셜 층 상에 증착된 일련의 층들을 포함하며, 상기 제2형 HFET의 상기 도핑되지 않은 GaAs 스페이서층은 15Å의 두께를 가지며, 상기 제2형 HFET의 상기 도핑되지 않은 AlyGa1-yAs 스페이서층은 60Å-80Å의 두께를 가지며, 상기 제2형 HFET의 상기 도핑되지 않은 AlyGa1-yAs 층은 200Å-300Å의 두께를 가지며, 상기 제2형 HFET의 상기 P+ 도핑된 AlyGa1-yAs 층은 3 x 1018cm-3의 도핑과 60Å-80Å의 두께를 가지며, 상기 P형 AlxGa1-xAs 층은 5 x 1017cm-3의 도핑과 1000Å-3000Å의 두께를 가지며, 상기 P+ 형 GaAs 또는 GaAs와 InGaAs 조합 층은 5 x 1019- 1020cm-3의 도핑을 갖는, 반도체 장치.
  15. 제 1 항 내지 제 11 항 중 어느 한 항에 따른 반도체 장치를 제조하는 방법에 있어서,
    기판 상에 성장된 일련의 에피택셜 층들을 제공하는 단계;
    패턴들의 일치(registration)를 위해 에칭된 한 세트의 정렬 마크들을 제공하는 단계;
    포지티브 캐리어들의 2차원 도전 및 전류 조정 경로(current steering path)를 형성하는 pn 접합을 형성하도록, 적어도 하나의 광전자 회로 소자의 활성영역으로, N형 이온들을 주입하는 단계;
    적어도 하나의 전자 회로 소자를 위한 전극들과 적어도 하나의 광전자 회로 소자를 위한 p형 접촉들을 형성하도록 내열성 금속을 패터닝하는 단계로서, 상기 전극들은 제2형 HFET들을 위한 게이트 전극들, 제2형 바이폴라 트랜지스터들을 위한 에미터 전극들, 및 제1형 HFET들을 위한 콜렉터 전극들 중 적어도 하나를 포함하며, 상기 내열성 금속은 상기 적어도 하나의 광전자 회로 소자의 내외로 광학 에너지가 흐르도록 하는 광학 개구들을 형성하는, 상기 내열성 금속을 패터닝하는 단계;
    자기 정렬을 생성하는 마스크로서 내열성 금속(refractory metal)을 사용하여, 상기 제2형 HFET들 및 상기 제2형 바이폴라 트랜지스터들 중 적어도 하나의 n형 반전 채널에 저 저항 접촉들을 형성하도록 N형 이온들을 주입하는 단계로서, 상기 n형 반전 채널은 n형 변조 도핑된 층의 존재에 의해 양자 우물들에서 생성되는, 상기 N형 이온들을 주입하는 단계;
    자기 정렬을 생성하는 마스크로서 콜렉터 역할의 상기 내열성 금속을 이용하여, 상기 제1형 HFET들 및 상기 제1형 바이폴라 트랜지스터들 중 적어도 하나의 p형 반전 채널에 저 저항 접촉들을 형성하도록 P형 이온들을 주입하는 단계로서, 상기 p형 반전 채널은 p형 변조 도핑된 층의 존재에 의해 양자 우물들에서 형성되는, 상기 P형 이온들을 주입하는 단계;
    선택된 영역들을 활성화하고 이들 영역들의 무질서화(disordering)를 수행하도록 상기 주입들의 급속 열 어닐링(rapid thermal annealing)을 행하는 단계;
    에칭에 의해 능동 장치 영역들(active device areas)을 메사들로 형성하여 하부 미러 층들을 노출시킨 후 상기 능동 장치 밑의 AlAs 층들을 완전히 스팀 산화시키는 단계;
    상기 P형 이온 주입된 영역들, 상기 N형 이온 주입된 영역들, 및 하부 N+층에 대한 접촉 영역들을 규정하고 에칭하는 단계;
    p 및 n형 금(gold) 합금들의 리프트-오프 과정(lift-off procedure)을 위한 레지스트를 규정한 후, n형 및 p형 영역들 내 금속들의 리프트-오프 및 금속화(metalization)를 행하는 단계;
    폴리이미드 분리를 적용하고, 접촉 윈도우를 에칭하고 상호접속 금 금속 패턴들을 리프트-오프하는 단계; 및
    광전자 회로 소자들을 위한 공진 공동을 규정하는데 사용되는 상부 DBR(Distributed Bragg Reflector) 미러 층들을 적용하는 단계를 포함하는, 반도체 장치를 제조하는 방법.
  16. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상부 P++ 층은 광전자 사이리스터의 애노드이며, 하부 N+ 영역은 상기 광전자 사이리스터의 캐소드이며, n형 반전채널에 접촉하는 N+ 이온 주입된 영역들은 제3 단자 입력노드로서 기능하는 광전자 사이리스터를 구현하고, 상기 광전자 사이리스터는 오프 상태와 온 상태, 그리고 상기 제3 단자로부터 전류가 입력되어 제로 주입 전류에서의 최대값부터 높은 주입 전류로 인한 최소값까지 변조될 수 있는 스위칭 전압으로 전기적으로 동작하는, 반도체 장치.
  17. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    제2형 HFET는 하나의 메사 상에 형성되고 제1형 HFET는 또 다른 메사 상에 형성되는 상보 HFET 기능들을 구현하는, 반도체 장치.
  18. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    제2형 바이폴라 트랜지스터는 하나의 메사 상에 형성되고, 제1형 바이폴라 트랜지스터는 또 다른 메사 상에 형성되는 상보 바이폴라 기능들을 구현하는, 반도체 장치.
  19. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    활성층들 위에 적용되고 그 밑에 성장된 DBR 미러들은 도파관 전파(waveguide propagation)를 위한 클래딩 층들로서 작용하고, N+ 이온 주입된 영역들은 n형 반전채널로부터 전자 광전류(electron photocurrent)를 제거하며, P++ 상부 접촉 및 P+ 이온 주입된 영역들 중 적어도 하나는 p형 반전채널로부터 정공 광전류를 제거하며, 하부 접촉은 정공 도전을 위한 전송라인을 형성하기 위해 완전히 증식(populated)된 p형 반전채널을 보장하도록 바이어스되는, 광학 검출기를 구현하는, 반도체 장치.
  20. 제 16 항에 있어서,
    활성층들 위에 적용되고 그 밑에 성장된 DBR 미러들은 도파관 전파를 위한 클래딩 층들로서 작용하고, N+ 이온 주입된 영역들은 상기 n형 반전채널로부터 전자 광전류의 일정한 흐름을 제거하기 위해 전류원에 의해 바이어스되고, 상기 광전자 사이리스터에 받아들여진 입력된 광학 입력 신호의 광 파워에 따라 온 상태와 오프 상태 간의 상기 광전자 사이리스터의 스위칭이 일어나도록, 상기 광전자 사이리스터의 캐소드는 직렬 연결된 부하 요소를 통해 이의 애노드에 대해 바이어스 되는 광학 검출기를 구현하고, 상기 광학 검출기는 상기 광전자 사이리스터와 상기 직렬 연결된 부하 요소의 접속 노드에서 전기적 출력을 제공하는, 반도체 장치.
  21. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    활성층들 위에 적용되고 그 밑에 성장된 DBR 미러들은 도파관 전파를 위한 클래딩 층들로서 작용하고, N+ 이온 주입된 영역들은 n형 반전채널에 전자들을 주입하며, 상부 P++ 에미터 영역은 내열성 금속 접촉으로부터의 정공들을 주입하는 광학 증폭기를 구현하는, 반도체 장치.
  22. 제 16 항에 있어서,
    DBR 미러들은 도파관 전파를 위한 클래딩 층들로서 작용하도록 활성층들 위에 적용되고 그 밑에 성장되며, 상기 장치는 상기 광전자 사이리스터의 문턱 레이징 전류(threshold lasing current) 아래의 전류 레벨에서 바이어스되는 광학 증폭기를 구현하는, 반도체 장치.
  23. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    DBR 미러들은 도파관 전파를 위한 클래딩 층들로서 작용하도록 활성층들 위에 적용되고 그 밑에 성장되며, N+ 이온 주입된 영역들은 n형 양자 우물 반전채널에 전자들을 주입하기 위해 상부 P++ 접촉에 대해 네가티브로 바이어스되고, P+ 이온 주입된 영역들 및 N+ 접촉 영역은 함께 접속되고 n형 양자 우물 반전 채널을 채우는 정공들의 소스로서 작용하도록 포지티브로 바이어스되며, 주입된 전자들 및 주입된 정공들은 상기 n형 양자 우물 반전 채널의 양자 우물(들)의 흡수 특성이 증가된 에너지들(더 짧은 파장들)로 이동(shift) 되도록 하고, 상기 흡수 특성 이동은 0 바이어스에서의 무이동(unshift) 상태에 비해 감소된 흡수로 광 파워가 상기 장치를 통해 전파되도록 광 흡수를 감소시키는, 광학 변조기를 구현하는, 반도체 장치.
  24. 제 16 항에 있어서,
    DBR 미러들은 도파관 전파를 위해 클래딩 층들로서 활성층들 위에 적용되고 그 아래에 성장되는 디지털 광학 변조기로서, 상기 디지털 광학 변조기는 두 상태를 가지며, 한 상태는 상기 활성층들에 도입된 광학 에너지를 흡수하고, 다른 한 상태는 최소 흡수 손실로 상기 활성층들을 통한 광학 에너지의 통과를 허용하는, 상기 디지털 광학 변조기를 구현하는, 반도체 장치.
  25. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    전기적으로 절연된 광학 커플링 영역에 의해 분리된 두 개의 평행한 능동 도파관들을 포함하는 방향성 커플러 광학 스위치로서, 상기 커플링 영역은 불순물 무질서화(impurity disordering) 기술에 의해 형성되며, 상기 영역의 밴드갭은 SiO2 오버레이어(overlayer)가 있는 상태에서 열처리에 의해 증가되고, 각각의 도파관은 하나의 소스 노드와 하나의 P++ 게이트/에미터 노드에 의해 전기적으로 액세스되며, 상기 방향성 커플러 광학 스위치는 크로스 상태(cross state)와 쓰루 상태(thru state)에서 선택적으로 동작하며, 상기 크로스 상태에서는 제1 도파관으로 들어간 광 파워는 제2 도파관에 순간적으로 결합되고, 상기 쓰루 상태에서는 상기 제1 도파관에 들어간 광 파워는 상기 제1 도파관을 통과하며, 상기 크로스와 쓰루 상태들의 선택은 하나의 도파관의 상기 게이트/에미터 노드와 상기 소스 노드 간의 전압 인가에 의해 제어되며, 상기 반전 채널들에 전자들을 주입하는 상기 전압은 상기 제2 도파관에 대한 상기 제1 도파관의 전파상수(propagation constant)가 변경되도록 하고, 제2 도파관에 대한 제1 도파관의 흡수 특성의 이동에 기인한 상기 전파상수 변경은 길이 변화를 야기하여 광 파워의 완전한 결합이 달성되며, 상기 도파관들은 도파관 전파를 위한 클래딩 층들로서 작용하는 활성층들 위에 적용되고 그 밑에 성장된 DBR 미러들을 사용하는, 상기 방향성 커플러 광학 스위치를 구현하는, 반도체 장치.
  26. 제 16 항에 있어서,
    상기 광전자 회로 소자는 내열성 금속 전극들과 N형 이온 주입들로 규정된 능동 도파관 채널을 포함하고, 광 입력은 능동 도파관 채널에 대해 자기 정렬된 수동 도파관에 의해 상기 능동 도파관 채널에 수용되며, 상기 수동 도파관은 무 불순물 빈자리 무질서화(impurity free vacancy disordering)에 의해 달성되는 에너지 갭에 의해 상기 능동 도파관에의 감소된 삽입 손실을 달성하는, 반도체 장치.
  27. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    애노드 단자는 상기 P+형 도핑된 층에 동작가능하게 연결되고, 캐소드 단자는 상기 N+형 도핑된 층에 동작가능하게 연결되며, 제3 단자 입력 노드는 상기 n형 변조 도핑된 양자 우물에 동작가능하게 연결되는 사이리스터를 구현되는, 반도체 장치.
  28. 제 27 항에 있어서,
    상기 사이리스터는 상기 제3 단자 입력에 공급되는 신호에 따라 오프 및 온 상태 사이를 스위칭하는, 반도체 장치.
  29. 제 28 항에 있어서,
    상기 사이리스터는 온 상태에서 VCSEL(Vertical Cavity Surface Emission Laser)로 기능하는, 반도체 장치.
  30. 제 29 항에 있어서,
    상기 사이리스터는 오프 상태에서 공진 공동 검출기로서 기능하는, 반도체 장치.
  31. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    n 채널 HFET는 상기 P+형 도핑된 층에 동작가능하게 연결된 게이트 단자와 상기 n형 변조 도핑된 양자 우물에 동작가능하게 연결된 소스 및 드레인 단자들로 형성되며, p 채널 HFET는 상기 N+형 도핑된 층에 동작가능하게 연결된 게이트 단자와 상기 p형 변조 도핑된 양자 우물에 동작가능하게 연결된 소스 및 드레인 단자들로 형성되는, 상보 HFET 기능들을 구현하는, 반도체 장치.
  32. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    n형 바이폴라 트랜지스터는 상기 N+형 도핑된 층에 동작가능하게 연결되는 에미터 단자, 상기 p형 변조 도핑된 양자 우물에 동작가능하게 연결되는 베이스 단자, 및 상기 p형 변조 도핑된 양자 우물 위의 n형 영역에 동작가능하게 연결되는 콜렉터 단자로 형성되며, p형 바이폴라 트랜지스터는 상기 P+형 도핑된 층에 동작가능하게 연결되는 에미터 단자, 상기 n형 변조 도핑된 양자 우물에 동작가능하게 연결되는 베이스 단자, 및 상기 p형 변조 도핑된 양자 우물에 동작가능하게 연결되는 콜렉터 단자로 형성되는, 상보 바이폴라 기능들을 구현하는, 반도체 장치.
  33. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 반도체 장치의 활성 영역으로 가이드된 광의 광 파워를 증폭하기 위한 광전자 사이리스터 광학 증폭기를 구현하는, 반도체 장치.
  34. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 반도체 장치의 활성 영역으로 가이드된 광의 광 파워를 변조하기 위한 광학 변조기를 구현하는, 반도체 장치.
  35. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    전기적으로 절연된 광학 커플링 영역에 의해 분리된 두 개의 평행 능동 도파관들을 포함하는 방향성 커플러 광학 스위치를 구현하는, 반도체 장치.
  36. 제 35 항에 있어서,
    상기 커플링 영역은 불순물 빈자리 무질서(impurity vacancy disorder)에 의해 생성되며, 상기 커플링 영역의 밴드갭은 SiO 오버레이어(overlayer)가 있는 상태에서 열 처리에 의해 증가되는, 반도체 장치.
  37. 제 35 항에 있어서,
    각 도파관은 소스 노드와 게이트 노드를 포함하고, 상기 소스 노드와 상기 게이트 노드에 공급되는 전압 레벨들은 두 개의 도파관들 사이에서 커플링 동작을 선택적으로 제어하는, 반도체 장치.
  38. 제 37 항에 있어서,
    두 개의 도파관들의 상기 소스 노드와 게이트 노드에 공급되는 전압 레벨은 크로스오버 상태(crossover state)와 쓰루 상태(thru state) 중 하나가 발생하도록 하고, 상기 크로스오버 상태에서는 제1 도파관에 입력되는 광 파워는 제2 도파관에 순간적으로 커플링되며, 상기 쓰루 상태에서는 상기 제1 도파관에 입력되는 광 파워는 상기 제1 도파관을 통해 통과하는, 반도체 장치.
  39. 제 16 항에 있어서,
    상기 광전자 사이리스터는 상기 온 상태 전류 흐름이 광 방출을 위한 레이징 문턱값(lasing threshold)을 초과할 때, 스위칭된 온 상태에서 VCSEL(Vertical Cavity Surface Emission Laser)로서 기능하고, 상기 광전자 사이리스터는 충분한 전하가 상기 사이리스터의 상기 반전 채널들 중 하나 또는 둘 모두에 축적되었을 때, 광생성 전자-홀 쌍들(photogenerated electron-hole pairs)이 상기 오프 상태에서 상기 온 상태로 상기 사이리스터를 스위칭할 수 있도록 상기 사이리스터로 입력되는 광으로 오프 상태에서 공진 공동 검출기로서 기능하는, 반도체 장치.
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