CN103745989B - 高电子迁移率晶体管 - Google Patents

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Abstract

本发明提供了一种高电子迁移率晶体管，形成于一半导体衬底表面，所述半导体表面设置有异质结层，所述异质结层内部极化而产生二维电子气，所述异质结层的表面具有源电极、漏电极和栅电极以构成高电子迁移率晶体管，所述半导体衬底中包括一辅助耗尽层，所述辅助耗尽层由P型半导体层和N型半导体层沿着平行于衬底表面的方向交替堆叠构成。本发明的优点在于，通过在半导体衬底中设置由P型半导体层和N型半导体层交替堆叠构成的辅助耗尽层，使得器件工作时耗尽区扩展到更大的区域，避免半导体衬底提前击穿，整体提高器件耐压能力。

Description

高电子迁移率晶体管
技术领域
本发明涉及半导体器件领域，尤其涉及一种高电子迁移率晶体管。
背景技术
氮化物半导体器件是近年来迅速发展起来的新型半导体材料器件，其能够载送大的电流并支持高压，同时此类器件还能够提供非常低的比导通电阻和非常短的切换时间。
异质结结构（AlGaN/GaN、InGaN/GaN、InAlN/GaN等）器件通过内部极化而产生的二维电子气（2DEG）来导电，由于异质结的势阱将电子限制在二维平面内运动，从而降低了杂质散射的影响，具有高密度高电子迁移率的导通电流，提供较低的比导通电阻，减小功率器件的损耗。同时氮化物高电子迁移率晶体管（HEMTs）为宽能带隙半导体材料器件，具有高耐压的特性。
相比蓝宝石、SiC衬底上外延氮化物HEMTs而言，Si上外延氮化物HEMTs由于具备尺寸大、价格低以及未来可以更好地与Si基成熟器件融合等优点，引起学术界和产业界的重视。同时，SOI顶层硅可以通过自身应变适应GaN外延层，因此SOI衬底技术与体硅衬底比较，能够较好地克服晶格失配和热失配，有效降低裂纹密度、减少氮化物外延的应变度以及降低晶体位错密度。
氮化物HEMTs的性能优劣主要通过器件的耐压来体现，基于SOI衬底的氮化物HEMTs器件与硅衬底上器件类似，由于Si材料临界击穿电场远小于氮化物，当器件漏端施加高压时会存在顶层硅提前击穿的问题，从而使器件的耐压能力不仅受横向击穿限制还同时受到纵向击穿的限制。
发明内容
本发明所要解决的技术问题是，提供一种高电子迁移率晶体管，能够提高器件耐压能力。
为了解决上述问题，本发明提供了一种高电子迁移率晶体管，形成于一半导体衬底表面，所述半导体表面设置有异质结层，所述异质结层内部极化而产生二维电子气，所述异质结层的表面具有源电极、漏电极和栅电极以构成高电子迁移率晶体管，所述半导体衬底中包括一辅助耗尽层，所述辅助耗尽层由P型半导体层和N型半导体层沿着平行于衬底表面的方向交替堆叠构成。
可选的，所述P型半导体层和N型半导体层沿着平行于衬底表面的方向堆叠，所述辅助耗尽层设置在与所述高电子迁移率晶体管的漂移区对应的半导体衬底中。
本发明的优点在于，通过在半导体衬底中设置由P型半导体层和N型半导体层交替堆叠构成的辅助耗尽层，使得器件工作时耗尽区扩展到更大的区域，避免半导体衬底提前击穿，整体提高器件耐压能力。
附图说明
附图1所示是本具体实施方式所述高电子迁移率晶体管所用衬底制造方法的实施步骤示意图。
附图2A至附图2C所示是本具体实施方式的工艺示意图。
附图3所示是采用上述方法所获得的半导体衬底制作器件后的结构示意图。
具体实施方式
下面结合附图对本发明提供的高电子迁移率晶体管的具体实施方式做详细说明。
首先结合附图给出本发明所述高电子迁移率晶体管的第一具体实施方式。
附图1所示是本具体实施方式所述高电子迁移率晶体管所用衬底制造方法的实施步骤示意图，包括：步骤S10，提供半导体衬底，所述半导体衬底由具有第一导电类型的半导体材料构成；步骤S11，在半导体衬底表面形成沟槽；步骤S12，在所述沟槽内填充具有第二导电类型的半导体材料，形成由第一导电类型半导体层和第二导电类型半导体层沿着平行于半导体衬底表面的方向交替堆叠构成的辅助耗尽层。
附图2A至附图2C所示是本具体实施方式的工艺示意图。
附图2A所示，参考步骤S10，提供半导体衬底230，所述半导体衬底由具有第一导电类型的半导体材料构成。所述半导体衬底230的材料例如可以是单晶硅，所述第一导电类型可以是N型或者P型。
附图2B所示，参考步骤S11，在半导体衬底230表面形成沟槽240。形成沟槽240的方法例如可以是通过光刻和刻蚀的方法。
附图2C所示，参考步骤S12，在在所述沟槽240内填充具有第二导电类型的半导体材料，形成由第一导电类型半导体层2311和第二导电类型半导体层2312沿着平行于半导体衬底230表面的方向交替堆叠构成的辅助耗尽层231。所述第二导电类型的半导体材料可以是单晶硅等材料，可以与半导体衬底230的材料相同或者不同，并优选为相同。填充可以选用外延工艺实现。填充完成后可以进一步对其表面进行抛光处理。
附图3所示是采用上述方法所获得的半导体衬底制作器件后的结构示意图。所述半导体衬底表面设置由第一晶体层314和第二晶体层315构成的异质结层，所述异质结层内部极化而产生二维电子气，所述异质结层的表面具有源电极311、漏电极312和栅电极313以构成高电子迁移率晶体管。第一晶体层314和第二晶体层315的材料可以是任何一种用于形成高电子迁移率晶体管的异质结材料组合，例如AlGaN/GaN、InGaN/GaN、InAlN/GaN等。为了提高第一晶体层314和第二晶体层315的晶体质量和器件的电学性能，还可以进一步在半导体衬底230和第一晶体层314之间设置成核层316和高电阻层317。
在本具体实施方式中，半导体衬底230中包括一辅助耗尽层231，所述辅助耗尽层231由P型半导体层和N型半导体层沿着平行于衬底表面的方向堆叠。继续参考附图3，例如第一导电类型半导体层2311可以是P型半导体层，而第二导电类型半导体层2312可以是N型半导体层，或者相反。辅助耗尽层231中的P型半导体层和N型半导体层可以相互耗尽，使得器件工作时耗尽区扩展到更大的区域，避免半导体衬底230提前击穿，整体提高器件耐压能力。所述辅助耗尽层231中优选至少包括彼此交替堆叠设置的两层P型半导体层和两层N型半导体层，以提高辅助耗尽效果。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (2)

1.一种高电子迁移率晶体管，形成于一半导体衬底表面，所述半导体衬底表面设置有异质结层，所述异质结层内部极化而产生二维电子气，所述异质结的表面具有源电极、漏电极和栅电极以构成高电子迁移率晶体管，其特征在于，所述半导体衬底包括一辅助耗尽层，所述辅助耗尽层由P型半导体层和N型半导体层沿着平行于衬底表面的方向交替堆叠构成，所述P型半导体层与所述N型半导体层的材料相同，且所述P型半导体层与所述N型半导体层中的一个与所述半导体衬底的导电类型相同。
2.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述辅助耗尽层中至少包括彼此交替堆叠的两层P型半导体层和N型半导体层。
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