JP2007534156A - サイリスタをベースとした画素エレメントを利用したイメージング・アレイ - Google Patents

Abstract

改良したイメージング・アレイ（および、対応する動作方法）は、基板上に形成した共振器の中に配置した、ヘテロ接合サイリスタをベースとした複数の画素エレメントを含む。サイリスタをベースとした各画素エレメントは、互いに離れた状態の互いに相補的なｎ型変調ドープ量子井戸インタフェースとｐ型変調ドープ量子井戸インタフェースとを含む。所定の範囲の波長の入射光が所定の画素エレメントのキャビティの中で共鳴して吸収され、電荷が蓄積する。蓄積する電荷は、入射光の強度と関係している。ヘテロ接合サイリスタをベースとしたこの画素エレメントは、ＣＣＤをベースとしたイメージング・アレイおよび能動画素イメージング・アレイを含むイメージングの多くの用途に適している。

Description

本発明は、オプトエレクトロニクス・デバイスに関する。さらに詳細には、本発明は、光に応答して電気信号を生成することのできる半導体（例えばＧａＡｓ）から形成された電荷結合デバイス（ＣＣＤ）をベースとしたイメージング・アレイに関する。本発明は特に、イメージング技術と通信技術に応用できるが、用途はそれだけに限られない。

イメージング技術では、次世代のイメージング・システムは、非常に大きな周波数で動作することと、輻射束に対する大きな抵抗力を持っていることが必要であるため、画像化装置は“耐輻射線強化されている”と言われる。現在の画像化装置は、ＣＣＤまたは能動画素アレイの形態になったシリコン集積回路として構成されている。ＣＣＤでは、直線状に並んだ画素群がクロック制御により順番に共通の１つの出力増幅器に出力される。能動画素アレイでは、アレイはｘ−ｙによってアドレス指定でき、各画素は、専用の増幅器に出力される（アレイは行ごと、列ごとに出力される）。

シリコン技術は、多くの面で、集積回路の能動領域および受動領域の両方にシリコン酸化物が存在していることの制約を受ける。大きな制約は、光に対するその酸化物の感度である。光は絶縁体の中にトラップやそれ以外の帯電した欠陥を発生させるため、集積回路の能動領域および受動領域の両方における内部電圧閾値が変化する。ある曝露蓄積レベルになると、このように閾値が変化することで回路が作動しなくなる。ゲート酸化物も別のやり方で制約を発生させる。シリコンＣＣＤは、重なったゲートを通じて１つの画素を別の画素と結合させる。重なった各ゲートは画素間により厚くなった小領域を作り出し、その小領域が電荷の転送を阻止するため、ＣＣＤの速度が制限される。この酸化物障壁はシリコンＣＣＤにとって本質的なものであり、転送速度の限界が設定される。このような効果をなくすためにいくつかの方法が採用されている。それは例えばバーチャル相ＣＣＤである。しかしこのような構造には、イオン打ち込み部の不揃いと、井戸の容量不足という問題がある。いずれにせよ、シリコンＣＣＤにおける転送速度が数ＭＨｚを超えることは稀である。

シリコンＣＣＤのさらに別の制約は、そのスペクトル感度である。シリコンＣＣＤは、そのエネルギー・ギャップを通じて光を吸収するため、約１μｍよりも長い波長の光に対する感受性がない。シリコンＣＣＤは、紫外（ＵＶ）光に対する感受性もない。

米国特許出願シリアル番号第０９／５５６，２８５号に開示されているように、ＧａＡｓ基板をベースとしたＩＩＩ−Ｖデバイス構造は、上記の制約に打ち勝つ可能性を持っている。特にＧａＡｓ ＣＣＤは、さまざまなサブバンドの間にある量子井戸に電磁エネルギーを吸収できる可能性がある。そのためＧａＡｓデバイスは、中波長の赤外線領域、長波長の赤外線領域、非常に長い波長の赤外線領域で、サブバンド間の吸収があり感度を持つというユニークな能力を持つ。サブバンド間の検出器として現在機能しているＧａＡｓデバイスは、ＱＷＩＰ（量子井戸赤外線光検出器）デバイスである。現在実現されているＱＷＩＰにおける重要な２つの制約は、かなり大きなレベルの暗電流が存在しているためにデバイスを７７°Ｋに冷却する必要があることと、このデバイスがＧａＡｓ集積回路と互換性がないことである。ＱＷＩＰは、初めて登場したとき、ＧａＡｓ集積回路と潜在的に互換性があるために有利であると考えられた。しかしこの互換性が確立することは決してなく、現在の技術は、ＧａＡｓ ＱＷＩＰウエハとＳｉ読出し集積回路とを複合的に組み合わせたものである。

ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）デバイスとＨＥＭＴ（高電子移動度トランジスタ）デバイスの基本的なトランジスタ構造を利用したＣＣＤシフト・レジスタを作る試みがいくつかなされている。Ｓｏｎｇ他の「１ＧＨｚでの電荷転送効率が大きな抵抗性ゲートＡｌ_０．３Ｇａ_０．７Ａｓ／ＧａＡｓ ２ＤＥＧ ＣＣＤ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、第３８巻、第４号、１９９１年４月、９３０〜９３２ページ；Ｕｌａ他、「薄膜抵抗性ゲートＧａＡｓ電荷結合デバイスのシミュレーション、設計および製造」、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ、１９９０年、２７１〜２７４ページ；Ｂａｋｋｅｒ他、「タッキングＣＣＤ：新しいＣＣＤの概念」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、第３８巻、第５号、１９９１年５月、１１９３〜１２００ページ；Ｄａｖｉｄｓｏｎ他、「ＧａＡｓ電荷結合デバイス」、Ｃａｎ． Ｊ． Ｐｈｙｓｉｃｓ、第６７巻、１９８９年、２２５〜２３１ページ；Ｓｏｎｇ他、「蒸着Ｃｒ−ＳｉＯサーメット・フィルムを利用した抵抗性ゲートＣＣＤのキャラクテリゼーション」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、第３６巻、第９号、１９８９年９月、１５７５〜１５９７ページ；ＬｅＮｏｂｌｅ他、「２相ＧａＡｓサーメット・ゲート電荷結合デバイス」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、第３７巻、第８号、１９９０年８月、１７９６〜１７９９ページ；Ｂｅｇｇｓ他、「ガリウムヒ素音響電荷輸送デバイスへの光学的電荷注入」、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、第６３巻、第７号、１９８８年、２４２５〜２４３０ページ；Ａｂｌａｓｓｍｅｉｅｒ他、「１００ＭＨｚのクロック周波数まで動作する３相ＧａＡｓショットキー障壁ＣＣＤ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、第２７巻、第６号、１９８０年６月、１１８１〜１１８３ページ；ＬｅＮｏｂｌｅ他、「ＧａＡｓ抵抗性ゲート電荷結合デバイスの単相動作」、Ｃａｎ． Ｊ． Ｐｈｙｓｉｃｓ、第７０巻、１９９２年、１１４３〜１１４７ページ；ＬｅＮｏｂｌｅ他、「２相ＧａＡｓサーメット・ゲート電荷結合デバイス」、Ｃａｎ． Ｊ． Ｐｈｙｓｉｃｓ、第６９巻、１９９１年、２２４〜２２７ページ；Ｕｌａ他、「抵抗性薄膜ゲートＧａＡｓ電荷結合デバイスと容量性薄膜ゲートＧａＡｓ電荷結合デバイスの最適化」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、第３９巻、第５号、１９９２年５月、１０３２〜１０４０ページ；ＬｅＮｏｂｌｅ他、「ＧａＡｓサーメット・ゲート電荷結合デバイスの電極間ギャップにおける表面電位の変化」、第３３巻、第７号、１９９０年、８５１〜８５７ページを参照されたい。これらの技術は、アレイ内の画素間の転送効率が低いという問題に常に悩まされてきた。提案されている解決法は画素間の抵抗性カップリングを利用するというものであり、ドリフトに助けられた転送が実現する可能性がある。問題は、抵抗性カップリングを実現する方法が見つかっていないことである。蒸着した抵抗層を利用することが試みられたが、抵抗を制御する問題があり、それがさらに研究を進める上での妨げになった。

米国特許出願シリアル番号第０９／５５６，２８５号では、エピタキシャル成長構造を有するＣＣＤを作ることによってこうした問題の多くを解決する。このＣＣＤでは、電荷パケットを蓄える反転チャネルを作るため、変調ドープ量子井戸インタフェースが用いられている。電荷の転送は、ｐ型ドーピングされた２つのデルタ−ドープ・シートという、エピタキシャル成長のユニークな特徴によって容易になる。１つのｐ型シートは反転チャネルに非常に近く、高ドープ材料からなる非常に薄いシートを通じ、隣接した画素間の抵抗性カップリングを可能にする。この抵抗性カップリングにより、転送段階を通じて画素間を高電場かつ最適なドリフト速度にするという、転送速度を非常に大きくする上で重要なことが可能になる。ウエハの表面に位置する第２の電荷シートにより、頂部金属接触とのオーム接触を非常に小さい抵抗にすることができる。この技術分野において基本的な電界効果デバイスであるＨＦＥＴを可能にしているのは、このオーム接触である。反転チャネルは多数の量子井戸からなり、その量子井戸は、ＭＷＩＲ（中波赤外線）領域およびＬＷＩＲ（長波赤外線）領域の入射光を吸収することができる。ＣＣＤは、従来のバンド・ギャップ吸収により、スペクトルのＵＶ領域、可視光領域および赤外線領域の信号を画像化することもできる。

米国特許出願シリアル番号第０９／５５６，２８５号のＣＣＤデバイスでは、画素の転送部に耐熱性エミッタまたはゲート金属接触を用いている。また、ゲートの上に誘電体を用い、画素のイメージング部のための１／４波長のペアを形成している。この誘電体は、能動デバイス構造の下にあるエピタキシャル成長させたミラーと合わさって、興味の対象となる波長で共振器を構成する。この特許出願に記載されている実施態様では、イオン注入がいくつかの目的で利用されている。ｎ型イオン打ち込みは、反転チャネルにソース領域およびドレイン領域を形成するのに利用され、反転チャネル・インタフェースの閾値電圧をシフトさせるのにも利用される。エピタキシャル構造は、ノーマリー・オフ（エンハンスメント）型デバイスとして成長させ、次いでｎ型イオン打ち込みを利用してノーマリー・オン（デプレッション）型デバイスとなる領域を形成する。電荷パケットが蓄えられるのは、その領域である。このイオン打ち込み部の下には、酸素打ち込みを利用して高抵抗領域を作ることもできる。この技術では、パシベーション、絶縁、誘電体ミラーを実現するため、ＡｌＡｓの酸化や、アルミニウムの割合が大きい他の層の酸化を利用する。ＣＣＤで利用される画素と出力増幅器の基本構造を用いて能動画素センサーを設計することもできる。このような設計では、各画素をインタフェースを介して出力増幅器に接続し、行または列は並列に出力する。

米国特許出願シリアル番号第０９／５５６，２８５号に開示されているデバイスは従来技術よりも大きく進歩していて、従来技術の問題点に対する実際的な解決法を与えてはいるが、開示されているデバイスは、それでもある種の制約を有する。例えば提案されている構造だと、受け取った光に応答して電子が量子井戸から移動するのに１ミリ秒ほどの時間がかかる可能性があるため、イメージング・プロセスの速度はその時間によって制限される。さらに、開示されている装置が所定の期間に生成する読み出し信号は量子井戸に残っている電荷の量であるため、井戸が比較的満たされているとき、すなわち光が弱かったときに、読み出し信号が大きい。したがって弱い信号は、望ましくないことに、おそらく比較的大きなノイズに隠れてしまう。

そこで本発明の１つの目的は、非常に大きな転送速度にすることが可能な、好ましくはＩＩＩ−Ｖ半導体システムを用いた画素エレメントからなるイメージング・アレイを提供することである。

本発明の別の目的は、画素エレメントからなるイメージング・アレイであって、サブバンド間吸収を通じて３μｍ〜２０μｍという広い範囲のスペクトルの電磁波を吸収し、その電磁波を出力のための電荷パケットに変換できるものを提供することである。

本発明のさらに別の目的は、画素エレメントからなるイメージング・アレイであって、バンド・ギャップ吸収を通じて紫外線領域、可視光領域および近赤外線領域の電磁波を吸収し、その電磁波を出力のための電荷パケットに変換できるものを提供することである。

本発明のさらに別の目的は、画素エレメントからなるイメージング・アレイであって、ＨＦＥＴ技術と組み合わせて集積化したものを実現することである。

本発明の別の目的は、画素エレメントからなるイメージング・アレイを、モノリシックなオプトエレクトロニクス集積回路の一部として実現することである。このオプトエレクトロニクス集積回路には、さらに別のオプトエレクトロニクス回路および／または電子回路が含まれている。

本発明の目的によれば、相補的なタイプの変調ドープ量子井戸インタフェースを有するエピタキシャル成長構造を備えたイメージング・アレイ（と、対応する作動方法）が提供される。相補的なタイプの一方は、電子のための反転チャネルを作り出し、他方は、ホールのための反転チャネルを作り出す。このエピタキシャル成長構造は、すでに内容を組み込み済みの米国特許出願シリアル番号第０９／７９８，３１６号に開示されているのと同じ構造であることが好ましい。なおこの構造は、変調ドープ・サイリスタと関係している。より詳しく説明すると、互いに分かれている２つの変調ドープ量子井戸構造は、ｐ^＋層の下かつｎ^＋層の上に位置する。第１の変調ドープ量子井戸構造（“ｎ型変調ドープ量子井戸インタフェース”と呼ぶ）は電子のための反転チャネルを作り出すのに対し、第２の変調ドープ量子井戸構造（“ｐ型変調ドープ量子井戸インタフェース”と呼ぶ）はホールのための反転チャネルを作り出す。誘電体は、頂部のｐ^＋層の上と底部のｎ^＋層の下に用いられていて、画素のイメージング部のために１／４波長のペアを形成する。すなわち誘電体は、興味の対象となる波長で共振器を構成する。

好ましい一実施態様では、イメージング・アレイの画素エレメントを以下のようにして金属化する。各画素エレメントにつき、高ドープ頂部ｐ^＋層（すなわち頂部“ｐ”構造）の隣に耐熱性アノード端子を形成する。このアノード端子を用い、画素エレメントの中への電荷の転送および／または画素エレメントからの電荷の転送を制御する。ｐチャネル注入端子は、ｐ型変調ドープ量子井戸インタフェースに接続されて機能し、カソード端子は、底部ｎ^＋層に接続されて機能する。ｐチャネル注入端子を用い、ｐ型量子井戸インタフェースから電荷（例えばホール）をなくす。カソード端子を用い、画素エレメントによる電荷の蓄積動作を可能／不可能にする電子シャッターを実現する。

画素エレメントは、３つの異なるモードで動作する。すなわち画素セットアップ・モード、信号獲得モードおよび信号転送モードである。画素セットアップ・モードの間は、ｎ型量子井戸インタフェースの電荷（例えば電子）が空になる。信号獲得モードの間は、電荷が画素エレメントのｎ型量子井戸インタフェースに蓄積される。蓄積される電荷の量は、画素エレメントが受け取る所望の波長の電磁波の量に比例する。信号転送モードの間は、ｎ型量子井戸インタフェースを電荷転送経路として利用して蓄積された電荷が画素エレメントから読み出され（、ＣＣＤタイプの用途では画素エレメント間を転送され）る。ＣＣＤタイプの用途では、最後の画素エレメントのためのｎ型量子井戸インタフェースと接触しているｎチャネル注入接触がイメージング・アレイの出力であり、所望ならばその出力を直接増幅することができる。

本発明のさらに別の特徴と利点は、添付の図面を参照した以下の詳細な説明からより簡単にわかるであろう。

本発明によれば、頂部ｐ^＋層構造と底部ｎ^＋層構造との間に形成された相補的変調ドープ量子井戸インタフェースを含むイメージング・デバイスが提供される。誘電体を頂部ｐ^＋層の上と底部ｎ^＋層の下に用い、画素のイメージング部のための１／４波長ペアを形成する。すなわち誘電体は、興味の対象である波長で共振器を構成する。好ましい実施態様では、各画素エレメントは、高ドープ頂部ｐ^＋層構造の隣に形成された耐熱性アノード端子を含むメサから形成される。このアノード端子を用い、画素エレメントの中への電荷の転送および／または画素エレメントからの電荷の転送を制御する。ｐチャネル注入端子は、ｐ型変調ドープ量子井戸インタフェースに接続されて機能し、カソード端子は、底部ｎ^＋層に接続されて機能する。ｐチャネル注入端子を用い、ｐ型量子井戸インタフェースから電荷（例えばホール）をなくす。カソード端子を用い、画素エレメントによる電荷の蓄積動作を可能／不可能にする電子シャッターを実現する。

画素エレメントは、３つの異なるモードで動作する。すなわち画素セットアップ・モード、信号獲得モード、および信号転送モードである。画素セットアップ・モードの間に、ｎ型量子井戸インタフェースの電荷（例えば電子）がなくなる。信号獲得モードの間に、電荷が画素エレメントのｎ型量子井戸インタフェースに蓄積される。蓄積される電荷の量は、信号獲得モードの間に画素エレメントが受け取る所望の波長の電磁波のパワーに比例する。信号転送モードの間に、蓄積された電荷が、ｎ型量子井戸インタフェースを電荷転送経路として利用して所定の画素エレメントから読み出され（、ＣＣＤタイプの用途では画素エレメント間で転送され）る。ＣＣＤタイプの用途では、最後の画素エレメントのためのｎ型量子井戸インタフェースと接触するｎチャネル注入接触がイメージング・アレイの出力であり、所望ならばその出力を直接増幅することができる。

本発明のイメージング・アレイ（と、そこから発生する信号）は、多くの用途で使用することができる。本発明のイメージング・アレイは、例えば（２Ｄガスの応答速度が大きいために）ナノ秒〜ミリ秒の増分でイメージング操作を実行するのに用いることができる。さらに、幅広い波長にわたるいろいろな波長（例えば中赤外線の波長や、長赤外線の波長）で画像が容易に得られるようにすることができる。さらに、本発明のイメージング・アレイは、さまざまな光学デバイスや電子デバイスに効率的に集積化し、例えば、関連するオプトエレクトロニクス回路、および／または論理回路、および／または信号処理回路との集積化アレイを提供することができる。

本発明のイメージング・アレイ（と、おそらくは、そのアレイと一体化して製造される他のオプトエレクトロニクス・デバイス、および／または論理回路、および／または信号処理回路）は、好ましくは反転量子井戸チャネル・デバイス構造から実現される。その反転量子井戸チャネル・デバイス構造の詳細が記載されているのは、米国特許第６，０３１，２４３号；２０００年４月２４日に出願された米国特許出願第０９／５５６，２８５号；２００１年３月２日に出願された米国特許出願第０９／７９８，３１６号；２００２年３月４日に出願された国際特許出願ＰＣＴ／ＵＳ０２／０６８０２；１９９７年１０月１４日に出願された米国特許出願第０８／９４９，５０４号；２００２年７月２３日に出願された米国特許出願第１０／２００，９６７号；２０００年１１月１０日に出願された米国特許出願第０９／７１０，２１７号；２００２年４月２６日に出願された米国特許出願第６０／３７６，２３８号；２００２年１２月１９日に出願された米国特許出願第１０／３２３，３９０号；２００２年１０月２５日に出願された米国特許出願第１０／２８０，８９２号；２００２年１２月１９日に出願された米国特許出願第１０／３２３，５１３号；２００２年１２月１９日に出願された米国特許出願第１０／３２３，３８９号；２００２年１２月１９日に出願された米国特許出願第１０／３２３，３８８号；２００３年１月１３日に出願された米国特許出願第１０／３４０，９４２号である。なおこれらはすべて、その全体が参考としてこの明細書に組み込まれているものとする。このような構造の場合、ある１つの製造プロセスですべてのデバイス（イメージング・アレイ、電気デバイス（例えばトランジスタ）、オプトエレクトロニクス・デバイス（例えばレーザ／検出器／変調器）など）が共通する１つの基板上に製造される。言い換えるならば、ｎ型接触、ｐ型接触、臨界エッチング、誘電体の蒸着などを利用し、こうしたデバイスのすべてを共通する１つの基板上に同時に実現する。このデバイス構造の重要な特徴としては、１）ｎ型変調ドープ量子井戸インタフェースとｐ型変調ドープ量子井戸インタフェース、２）イオン注入によって形成された、自動的に揃ったｎ型チャネル接触とｐ型チャネル接触、３）ｎ型イオン打ち込み部と底部ｎ型イオン層構造とに対するｎ型金属接触、４）ｐ型イオン打ち込み部と底部ｐ型イオン層構造とに対するｐ型金属接触などがある。

ｎ型変調ドープ量子井戸インタフェースおよびｐ型変調ドープ量子井戸インタフェースの中にある電荷の状態は、サイリスタ・デバイスのバイアス状態に制御されるアノードまたはカソードからの伝導によって制御される。さらに、電荷は、ｎ型変調ドープ量子井戸インタフェースおよびｐ型変調ドープ量子井戸インタフェースから、その各インタフェースのための注入端子と電気的に接続されている電流源（またはバイアス源）によって除去することができる。光学デバイスは、この構造から、アノードの金属を２つの区画に分けることで作り出される。その２つの区画は、上面に沿ったｐ^＋層によって互いに電気的に接続される。能動デバイス構造は、底部に分布ブラッグ反射型（ＤＢＲ）ミラーと頂部の誘電体ミラーとの間に形成される。そのため光学モードの中心が変調ドープ量子井戸インタフェースの近くに位置する導波管が形成される。

量子井戸をベースとしたトランジスタの断面を図１に示してある。量子井戸をベースとしたこのバイポーラ・トランジスタは、典型的なヘテロ接合ＦＥＴ（ＨＦＥＴ）デバイスのユニポーラ伝導と、典型的なヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）のバイポーラ伝導とを組み合わせる方法という点で興味深い。実際、このトランジスタは、変調ドーピングに基づいた、量子井戸をベースとしたバイポーラ・トランジスタである。ゲート・バイアスが従来のように印加されたとき、変調ドープ・チャネルへの接触が、典型的なＨＦＥＴのソース／ドレイン接触として機能する。チャネルの電荷は、バイポーラ・トランジスタの少数電荷として機能する。次に、電荷がチャネルに注入されるにつれ、その電荷がデバイスの内部障壁にバイアスを与え、大半のキャリアがエミッタからコレクタに流入する。このデバイスは、バイポーラの原理とＦＥＴの原理との組み合わせになっているため、バイポーラ反転チャネル電界効果トランジスタ（ＢＩＣＦＥＴ）と呼ばれることがある。望ましいことに、量子井戸をベースとしたバイポーラ・トランジスタ内の熱イオン放出はエピタキシャル成長の方向とは垂直に起こって距離は短い（１００オングストロームのオーダー）ため、リソグラフィによってデバイスのサイズを極端に小さくする必要なく、１ＴＨｚを超えるカットオフ周波数を得ることができる。

このデバイスには、半導体基板１０から始まって、（サブコレクタ端子金属層１３に電気的に接続されている）ｎ^＋ＧａＡｓ接触層１２と、ｎ型ＡｌＧａＡｓ層１４と、（コレクタ端子金属層１７に電気的に接続されている）ｐ型ＡｌＧａＡｓ層１６と、（ｎ型イオン打ち込み部２１を通じてベース端子金属層１９に電気的に接続されている）ｎ型変調ドープ量子井戸構造１８と、アンドープ・スペーサ層２０と、ｐ^＋型電荷シート２２と、ＡｌＧａＡｓからなるｐ型障壁層２４と、（エミッタ端子金属層２７に電気的に接続されている）ＧａＡｓからなるｐ^＋接触層２６とを備えている。受け取った光は、ベース端子金属層１９を通じてｎ型変調ドープ量子井戸構造１８と接続されて機能する。

図１に示したデバイスの応答性は、受け取った照射のパワーＰ_ｉｎによって２Ｄガス（Ｔ_ｅ）の電子温度がどのように変化するかに依存する。この関係は、以下の分析によって理解できる。電子（またはホール）が擾乱電場Ｅ_０ｅ^ｊωｔの存在下での運動方程式によって表され、その運動方程式を電子の変位ｘ_０ｅ^ｊωｔに関して解くと、速度と、電流と、ＲＦ場によって吸収される平均電力とを求めることができる。定常状態では、この電力は、偏極した光学フォノンの放出によって格子に逃げる熱と平衡する。このエネルギー平衡から以下の結果が得られる。

ただしｍは電子の質量であり、Ｃ_ｔｈは電子の比熱であり（ボルツマン定数ｋにほぼ等しい）、Ｔ_ｅは電子の温度であり、Ｔ_ｌは格子の温度であり、τ_ｍは運動量の緩和時間であり、τ_ｅはエネルギーの緩和時間である。入力電力Ｐ_ｉｎは、Ｐ_ｉｎ＝ Ｅ_０ ^２／２η（ただしηは材料の固有インピーダンスである）を通じて光の場と関係している。感度に関する重要なパラメータはＣ_ｔｈである。Ｃ_ｔｈは元々小さな値であるため、Ｐ_ｉｎの値が小さいとＴ_ｅはかなり大きな値になる。時定数τｍは一般に０．１ピコ秒のオーダーであるため、電子ガスの応答に関する高周波ロールオフは約１０ＴＨｚであることがわかる。

図１に示したデバイスの熱イオンの振る舞いを理解するため、図２に示したエネルギー図を考える。ここには重要な電流成分が示してある。すなわち、再結合成分Ｊ_ｒｂ（エミッタからのホールの流れ）、ｎ型変調ドープ層から量子井戸へと流れる熱イオン放出電流（“１”と表記）、量子井戸からｎ型変調ドープ層へと流れる熱イオン放出電流（“２”と表記）、コレクタ内の生成電流Ｊ_ｇｅｎ（電子を量子井戸に加えるとともに、バック接合に流れるホール電流を供給する）などである。電流の流れ方程式が図に示してある、再結合は、量子井戸の中へと向かう大きな放出電流と量子井戸から出る大きな放出電流の差に等しい小電流である（バイアスがゼロだとＪ_ｒｂ＝０で、放出電流はちょうど平衡している）。照射がない場合（わずかなバイアスＶ_ａがある）には、格子の温度Ｔ１と電子の温度Ｔ_ｅとは等しく、Ｊ_ｒｂはデバイス内の暗電流を表す。別の重要な成分はＪ_ｐｂであり、障壁を超える熱イオン放出を表す。電流Ｊ_ｐｂの変化は、検出器の出力を表す。電流のこの平衡を表す方程式は、

である。ただし左辺（ＬＨＳ：ｌｅｆｔ ｈａｎｄ ｓｉｄｅ）は、図２に示したようにエミッタ内を流れる再結合電流である。これは、変調ドーピングの観点で書いた連続電流である。右辺（ＲＨＳ：ｒｉｇｈｔ ｈａｎｄ ｓｉｄｅ）の２つの項は、量子井戸と変調ドープ層との間の熱イオン放出成分を表し、どちらの項もＴを指数項の指数部に含んでいる。しかし光がカップリングして量子井戸に入ると、量子井戸成分の温度はＴ_ｅになり、変調ドープ層から量子井戸への成分の温度はＴ_ｌに留まる。したがって量子井戸から変調ドープ層への正味の熱イオン流が存在する。するとｎ_０（量子井戸内の電子密度）の値が小さくなる。Ｔ_ｅの変化は小さいであろう。この項を展開することができ、以下の式が得られる。

最終項は駆動力であり、変化ΔＴ_ｅに比例することがわかる。式（１）から、Ｔ_ｅのこの変化は受け取った放射の入力パワーに比例することもわかる。したがって付加項はＲ×Ｐ_ｉｎに対応する（ただしＲは、電子を変調ドープ層に移す基本的メカニズムに関してアンペア／ワットを単位として表した応答性である）。したがってＲの値は、

となる。デバイス内を流れる電流を記述する別の方程式は

である。この式は単に、このプロセスの間にデバイスを流れる正味の電流が一定に留まらねばならないことを述べている。なぜなら照射の効果は、デバイスの内部で電荷をシフトさせるだけだからである。井戸からシート領域に電荷がシフトするとｎ_０が小さくなる。Ｊ_ｇｅｎは一定であるため、式（５）から、Δｖ_ｂは増加することになる。Δｖ_ｂが増加すると、図２の電流Ｊ_ｐｂが増加する。デバイスの正味の出力電流を表すのは電流のこの増加分であり、この増加分は受け取った光の入力パワーに比例している。式（５）を書き直して電流ΔＪ_ｐｂを計算すると、

が得られる。出力電流は、受け取った照射の入力パワーＰ_ｉｎに応答して流れるコレクタ電流の増加分である。典型的な数値を代入すると、Ｒ_ｅｆｆ≒０．０５Ａ／Ｗとなる。この値は、長波長赤外線（ＬＷＩＲ）照射に対する典型的な応答と比較して非常にリーズナブルである。

ここで重要な事柄を１つ指摘しておかねばならない。システム内を流れる暗電流はＪ_ｇｅｎであり、これは、ＡｌＧａＡｓのエネルギー・ギャップを横断して流れる生成電流である。これは、極めて低エネルギーの井戸から熱で活性化されて出る電流ではない。井戸に流れ込む熱電流と井戸から流れ出す熱電流は、平衡状態のときやバイアスがかかっているときでさえバランスしており、その状態で熱電流が雑音を生み出すことはない。雑音を生むのは、正味の暗電流Ｊ_ｇｅｎだけである。これは、暗電流による雑音の効果を取り除くのに低温にする必要はないことを意味する。したがって入射光の検出は室温で行なわれる。

あるいはサイリスタ構造を光検出器として用いることもできる。図３Ａに示してあるように、このサイリスタ構造では、ｎ型量子井戸をベースとしたバイポーラ・トランジスタと、ｐ型量子井戸をベースとしたバイポーラ・トランジスタとが垂直方向に配置されて、共通のコレクタ領域を共有している。このサイリスタ構造は、電磁波スペクトルの所望の部分を受け取るようにされた（底部と頂部の誘電体ミラーによって形成される）共振器の内部に形成される。図１に示した量子井戸をベースとしたバイポーラ・トランジスタのｎ型量子井戸の動作と同様、吸収された光によってサイリスタのｐ型量子井戸インタフェースが空になるため、ｐ型変調ドープ層に電荷が蓄積し、ｐ型量子井戸インタフェース障壁に順方向バイアスΔｖ_ｂが発生する。その結果、図３Ｂに示した電流Ｉ_ｎｂが発生する。電流Ｉ_ｎｂは、ｐ型量子井戸インタフェース障壁を超えてｎ型量子井戸インタフェースへと流れる。この電流によって電荷Ｑ_ｎがｎ型量子井戸インタフェースに蓄積する。蓄積した電荷は、受け取った光の強度を表す。ヘテロ接合サイリスタをベースとした光検出器の動作は、イメージングに関する多くの用途に適している。例えばＣＣＤタイプのイメージング、能動画素タイプのイメージングといった用途があり、それについて以下に詳しくする。

サイリスタをベースとした２つの画素エレメント１０１Ａ、１０１Ｂの構造を図３Ａに示してある。図３Ａに示した一般的な構造は、さまざまな電子デバイス（例えば電界効果トランジスタ、バイポーラ・トランジスタ）として動作するように構成できるため、そのデバイス群を集積してこの明細書に記載したようにモノリシック型オプトエレクトロニクス集積回路にすることができる。この構造には、基板１１０上に形成された底部誘電体分布ブラッグ反射型（ＤＢＲ）ミラー１１２が含まれている。底部ＤＢＲミラー１１２は一般に、屈折率が異なる何対もの半導体材料または誘電体材料を堆積させて形成する。屈折率が異なる２つの材料を合わせて配置して接合を形成すると、光がその接合で反射されることになる。このような１つの境界で反射される光の量は少ない。しかし多数の接合／層のペアを周期的に積み上げ、そのときに各層の光学的な厚さが１／４波長（λ／４ｎ）になるようにすると、各境界からの反射は位相が合った状態で加え合わされ、特定の中心波長λ_Ｄの位置に大量の反射光（例えば大きな反射係数）が発生する。底部ＤＢＲミラー１１２の上には、論理的に２つのＨＦＥＴデバイスからなる能動デバイス構造が堆積される。そのうちの第１のＨＦＥＴデバイスはｐチャネルＨＦＥＴデバイス１１１（この明細書ではＰＨＦＥＴ１１１と呼ぶ）であり、層１１４、１１６、１１８および１２０を備えている。ＰＨＦＥＴデバイス１１１は、１つ以上のｐ型変調ドープ量子井戸チャネルを備えており、ゲート端子が下側に（すなわち底部ＤＢＲミラー１１２に接している）、コレクタ端子が上側に位置している。第２のＨＦＥＴデバイスはｎチャネルＨＦＥＴデバイス１１３（この明細書ではＮＨＦＥＴ１１３と呼ぶ）であり、層１２０、１２２、１２４および１２６を備えている。ＮＨＦＥＴデバイス１１３は１つ以上のｎ型変調ドープ量子井戸チャネルを備えており、ゲート端子が上側に、コレクタ端子が下側に位置している。このコレクタ端子は、ｐチャネル・デバイスのコレクタでもある。したがって非反転ｎチャネル・デバイスが反転ｐチャネル・デバイスの上に積み重ねられて能動デバイス構造を形成する。

この能動デバイス層構造はｎ型層１１４から始まる。ｎ型層１１４には、その層へのオーム接触を形成することのできる少なくとも１つの層と、デバイスのどの動作範囲でも欠乏していてはならない高ドープ層とが含まれていることが好ましい。すなわちこの層の全ドーピングは、以下に説明するｐ型変調ドープ量子井戸インタフェース１１８の変調ドープ層に含まれる全ドープ電荷よりも多くなければならない。この層１１４は光学的な機能も持っており、この構造内に実現されている光学デバイスのための下部導波管クラッドの小部分としても機能する。下部導波管クラッドの大部分は下部ＤＢＲミラー１１２そのものによって提供されることに注意されたい。層１１４の上には、アンドープ・スペーサ層１１６が堆積される。層１１４および１１６はｐチャネルＨＦＥＴ１１１のゲートの一部として電気的な機能を持っている。この構成では、層１１４は小さな接触抵抗を実現し、層１１６は、ｐ型変調ドープ量子井戸ヘテロ構造１１８に関してｐチャネルＨＦＥＴ１１１のキャパシタを規定する。層１１６の上にはｐ型変調ドープ量子井戸インタフェース１１８が堆積されていて、ｐ型変調ドープ層から離れた状態の１つ以上の量子井戸（ひずんだヘテロ接合材料、またはひずんでいないヘテロ接合材料から形成することができる）を規定している。ｐ型変調ドープ量子井戸インタフェース１１８の上にはアンドープ・スペーサ層１２０が堆積されていて、ｐチャネルＨＦＥＴデバイス１１１のコレクタを形成している。これまで成長させた層はすべてｐチャネルＨＦＥＴデバイス１１１を形成し、ゲートが底部とオーム接触する。

アンドープ・スペーサ層１２０は、ｎチャネルＨＦＥＴデバイス１１３のコレクタ領域を形成する。層１２０の上にはｎ型変調ドープ量子井戸インタフェース１２２が堆積されていて、ｎ型変調ドープ層から離れた状態の１つ以上の量子井戸（ひずんだヘテロ接合材料、またはひずんでいないヘテロ接合材料から形成することができる）を規定している。ｎ型変調ドープ量子井戸インタフェース１２２の上には、アンドープ・スペーサ層１２４が堆積されている。層１２４の上にはｐ型層１２６が堆積されている。ｐ型層１２６には、デバイスのあらゆる動作範囲において欠乏していてはならない高ドープ層が含まれていることが好ましい。すなわちこの層の全ドーピングは、上記のｎ型変調ドープ量子井戸インタフェース１２２の変調ドープ層に含まれる全ドーピング電荷よりも多くなっていなくてはならない。さらにｐ型層１２６は、この層へのオーム接触を形成することのできる少なくとも１つの層を含んでいることが好ましい。この構成では、層１２６は小さな接触抵抗を実現し、層１２４は、ｎ型変調ドープ量子井戸インタフェース１２２に関してｎチャネルＨＦＥＴ１１３のキャパシタを規定する。層１２６および１２８は、電気的にｎチャネルＨＦＥＴ１１３のゲートの一部として機能する。

あるいはこの能動デバイス構造は、底部ＤＢＲミラー１１２の上に積み重ねて形成された、量子井戸をベースとした一対のバイポーラ・トランジスタとして記述することもできる。そのうちの第１のバイポーラ・トランジスタは、量子井戸をベースとしたｎ型バイポーラ・トランジスタ（層１１４、１１６、１１８および１２０を含む）であり、ｐ型変調ドープ層から離れた状態の１つ以上の量子井戸を持ち、エミッタ端子が下側に（すなわちすぐ上に記載したようにミラーの上に）、コレクタ端子が上側に位置している。第２のバイポーラ・トランジスタは、量子井戸をベースとしたｎ型バイポーラ・トランジスタであり、層１２０、１２２、１２４および１２６を含んでいる。量子井戸をベースとしたこのｎ型バイポーラ・トランジスタは、ｎ型変調ドープ層から離れた状態の１つ以上の量子井戸を備えており、エミッタ端子が上側に、コレクタ端子が下側に位置している（コレクタ端子は、量子井戸をベースとしたバイポーラ・トランジスタのコレクタである）。したがって非反転ｎチャネル・デバイスは反転ｐチャネル・デバイスの上に積み重ねられて能動デバイス構造を形成する。この構成では、ｐチャネルＨＦＥＴデバイス１１１のゲート端子は、量子井戸をベースとしたｐ型バイポーラ・トランジスタのエミッタ端子に対応し、ｐ型量子井戸インタフェース１１８は、量子井戸をベースとしたｐ型バイポーラ・トランジスタのベース領域に対応し、スペーサ層１２０は、量子井戸をベースとしたｐ型バイポーラ・トランジスタと量子井戸をベースとしたｎ型バイポーラ・トランジスタの両方のコレクタ領域に対応し、ｎ型量子井戸インタフェース１２２は、量子井戸をベースとしたｎ型バイポーラ・トランジスタのベース領域に対応し、ｎチャネルＨＦＥＴデバイス１１３のゲート端子は、量子井戸をベースとしたｎ型バイポーラ・トランジスタのエミッタ電極に対応する。

共振器・デバイスを形成するため、頂部誘電体ミラー１２８をこのデバイスのｐ型層１２６の上に形成する。入射光がデバイスの上面（または底面）に設けられた光学的開口部（図示せず）を通じて垂直方向に共振器の中に入る。底部ＤＢＲミラーと頂部誘電体ミラーの間の光路長は、所定の波長における１／２波長の整数倍になっていることが好ましい。この光路長は、両者に挟まれていてこの条件にすることのできる１つ以上の層の厚さを調節して制御することが好ましい。

サイリスタをベースとした画素エレメント１０１Ａ、１０１Ｂは、イメージング・サイクル（例えば画素セットアップ・モード、および信号積分モード、信号転送モードなど）を実行できるようにされている。

画素セットアップ・モードでは、画素エレメントのｎ型変調ドープ量子井戸インタフェース１２２から自由電子がなくなり、そのことによってｎ型変調ドープ量子井戸インタフェース１２２が非常に欠乏した状態になる。これは、以下に説明する信号転送モードと同様にして画素エレメントのアノード端子電極に多相クロック・スキームを適用して実現することが好ましい。クロック制御されたこのような操作によって電荷がｎ型変調ドープ量子井戸インタフェース１２２を通じて画素エレメントから出て行く。ＣＣＤタイプの用途では、サイリスタをベースとした所定の画素エレメント（例えばサイリスタ・デバイス１０１Ａ）からクロック制御されて出て行く電荷は、サイリスタをベースとした隣の画素エレメント（例えばサイリスタ・デバイス１０１Ｂ）の中にクロック制御されて入っていく。そのとき、電荷転送経路として、サイリスタをベースとした隣接する画素エレメント間のｎ型変調ドープ量子井戸インタフェース１２２が利用される。画素セットアップ・モードにおいては、最後の画素のためのｎ型変調ドープ量子井戸インタフェース１２２と接触するｎチャネル注入接触が、サイリスタをベースとした画素エレメントから読み出される電荷を処理する回路に接続されている。画素セットアップ・モードの初期化操作の間、サイリスタをベースとした画素エレメントのカソード端子電極に電子的シャッター制御回路が接続されていることが好ましく、そのカソード端子電極を高インピーダンスの状態（すなわち言い換えるならばカソード端子電極をフロートの状態）にすることで、信号が蓄積されなくする。

信号積分モードでは、入射光が、サイリスタをベースとした画素エレメントのｐ型変調ドープ量子井戸インタフェース１１８に吸収される。上に説明したように、吸収された光によってｐ型変調ドープ量子井戸インタフェース１１８が空にされ、そのことによって電荷がｐ型変調ドープ層に蓄積されてｐ型量子井戸障壁上に順方向バイアスΔｖ_ｂが発生する。その結果として図３Ｂに示した電流Ｉ_ｎｂが流れる。電流Ｉ_ｎｂは、ｐ型障壁を超え、サイリスタをベースとした画素エレメントのｎ型変調ドープ量子井戸インタフェース１２２に流れ込む。この電流によって電荷Ｑ_ｎが画素エレメントのｎ型変調ドープ量子井戸インタフェース１２２に蓄積する。蓄積したこの電荷Ｑ_ｎは、信号積分モードの期間（“積分期間”と呼ばれることがある）を通じて受け取る光の強度を表わす。このような電荷蓄積操作は、アノード端子電極の電圧レベルを正電圧（例えば約３ボルト）に維持して実現することが好ましい。さらに、サイリスタをベースとした画素エレメントのカソード端子電極に接続された電子的シャッター回路がバイアス抵抗（図示せず）を通じてそのカソード端子電極をグラウンドに接続し、図４Ｂの電位図に示したようにそのカソード端子からの伝導を可能にする。

信号転送モードでは、前の信号積分モードの間にｎ型変調ドープ量子井戸インタフェース１２２に蓄積された電荷がサイリスタをベースとした画素エレメントから読み出される。これは、画素エレメントのアノード端子電極に多相クロック・スキームを適用して実現することが好ましい。クロック制御されたこのような操作により、電荷がｎ型変調ドープ量子井戸インタフェース１２２を通じて画素エレメントから出て行く。ＣＣＤタイプの用途では、サイリスタをベースとした所定の画素エレメント（例えばサイリスタ・デバイス１０１Ａ）からクロック制御されて出て行く電荷は、サイリスタをベースとした隣の画素エレメント（例えばサイリスタ・デバイス１０１Ｂ）の中にクロック制御されて入っていく。そのとき、電荷転送経路として、サイリスタをベースとした隣接する画素エレメント間のｎ型変調ドープ量子井戸インタフェース１２２が利用される。最後の画素のためのｎ型変調ドープ量子井戸インタフェース１２２と接触するｎチャネル注入接触がＣＣＤ型イメージング・アレイの出力であり、所望ならばその出力を直接増幅することができる。ＣＣＤの分野においてよく知られている多彩な多相クロック・スキーム（例えば４相クロック・スキーム、３相クロック・スキーム、擬似２相クロック・スキーム、真の２相クロック・スキーム、バーチャル相クロック・スキーム）を利用して電荷を画素間で転送することができる。このようなスキームは、２００３年４月２３日にｈｔｔｐ：／／ｗｗｗ．ｋｏｄａｋ．ｃｏｍ／ＵＳ／ｅｎ／ｄｉｇｉｔａｌ／ｐｄｆ／ｃｃｄＰｒｉｍｅｒＰａｒｔ２．ｐｄｆからダウンロードした「コダックＣＣＤプライマー、＃ＫＣＰ−００１、電荷結合デバイス（ＣＣＤ）画像センサ」に詳細に記載されている（参考としてその全体がこの明細書に組み込まれているものとする）。具体例として１相クロック・スキームでは、約０ボルトのレベルの電圧をサイリスタをベースとした所定の画素エレメント（例えばサイリスタ・デバイス１０１Ａ）のためのアノード端子電極に印加し、約１．５ボルトのレベルの電圧をサイリスタをベースとした次の画素エレメント（例えばサイリスタ・デバイス１０１Ｂ）のためのアノード端子電極に印加することで、蓄積された電荷を所定の画素エレメントから取り出して次の画素エレメントに転送することができる。そのとき、両者の間にあるｎ型変調ドープ量子井戸インタフェース１２２を電荷転送経路として利用する。信号転送モードが終了するとイメージング・サイクルが完了し、次のイメージング・サイクルの画素セットアップ・モードへと操作が移る。

信号転送モードの間は、画素エレメントのカソード端子電極に接続された電子的シャッター回路が信号を蓄積できなくする。これは、画素エレメントのカソード端子電極にバイアスを印加し、カソード端子から画素エレメントのｎ型変調ドープ量子井戸インタフェース１２２への伝導が起こらなくすることで実現することが好ましい。信号転送モードの間は、サイリスタをベースとした画素エレメントのｐ型変調ドープ量子井戸インタフェース１１８から自由ホールがなくなり、そのことによってｐ型変調ドープ量子井戸インタフェース１１８が強制的に強い欠乏状態にされる。これは、図４Ｃに示したように、画素エレメントのｐチャネル注入端子に負のクロック・パルスを印加し、ｐ型変調ドープ量子井戸インタフェースからホールをなくすことによって実現することが好ましい。あるいはこれは、画素エレメントのｐチャネル注入端子の電位を一定レベルに維持し、正電圧のパルスを画素エレメントのカソード端子電極に印加することでｐ型変調ドープ量子井戸インタフェースからホールをなくすことによって実現することもできる。

上記のエピタキシャル成長構造は、ＩＩＩ−Ｖ族の材料をベースとした材料系（例えばＧａＡｓ／ＡｌＧａＡｓ）を用いて実現できる。あるいはシリコン−ゲルマニウム（ＳｉＧｅ）層を用いたひずみシリコン・ヘテロ構造を利用し、この明細書に記載した多層構造を実現することもできる。図５には、図３Ａの構造を実現するためにＩＩＩ−Ｖ族の材料を用いたエピタキシャル成長構造の一例と、本発明によるこの構造から形成したオプトエレクトロニクス・デバイス／電気デバイス／光学デバイスとが示してある。

図５の構造は、例えば公知の分子ビーム・エピタキシー（ＭＢＥ）技術を利用して作ることができる。図に示してあるように、半絶縁性ガリウムヒ素基板１１４９の上に、ＡｌＡｓという第１の半導体層１１５１と、ＧａＡｓという第２の半導体層１１５２とが交互に堆積され（少なくとも７対あることが好ましい）、底部の分布ブラッグ反射型（ＤＢＲ）ミラー１１２を形成している。ＡｌＡｓ層の数はＧａＡｓ層の数よりも常に１つ多くなっていて、ミラーの第１の層および最後の層が層１１５１になることが好ましい。この好ましい実施態様では、ＡｌＡｓ層１１５１を高温の蒸気に曝して酸化させて化合物Ａｌ_ｘＯ_ｙを作り、指定した中心波長にミラーが形成されるようにする。この中心波長は、アレイのさまざまなキャビティのあらゆる共鳴波長で反射率が大きくなるように選択する。したがってミラー内の層１１５１および１１５２の厚さは、ＧａＡｓとＡｌ_ｘＯ_ｙの最終的な光学的厚さが中心波長λ_Ｄの１／４波長となるように選択する。あるいはミラーは、ＧａＡｓとＡｌＡｓが指定した波長の１／４波長の厚さになった層を交互に成長させ、酸化ステップを使わないこともできよう。その場合には、効果的なレージングに必要な反射率を実現しようとするとさらに多数のペアが必要となる（典型的なペアの数は２２）。

ミラーの上には、２つのＨＦＥＴデバイスからなる能動デバイス構造が堆積される。そのうちの第１のＨＦＥＴデバイスはｐチャネルＨＦＥＴ（ＰＨＦＥＴ）１１１（図３Ａを参照のこと）であり、１つ以上のｐ型変調ドープ量子井戸を備えていて、ゲート端子が底部に（すなわち説明したばかりのミラー１１２の上に）、コレクタ端子が上になるように位置している。第２のＨＦＥＴデバイスはｎチャネルＨＦＥＴ（ＮＨＦＥＴ）１１３であり、１つ以上のｎ型変調ドープ量子井戸を備えていて、ゲート端子が上面に、コレクタ端子が下になるように位置している。ＮＨＦＥＴデバイス１１３のコレクタ領域は、ＰＨＦＥＴデバイス１１１のコレクタ領域としても機能する。しかしＮＨＦＥＴデバイス１１３のコレクタ端子は、コレクタ領域の下（上）に配置されたｐ型量子井戸に対するｐ型接触であるのに対し、ＰＨＦＥＴデバイス１１１のコレクタ端子は、コレクタ領域の上に配置されたｎ型量子井戸に対するｎ型接触である。したがって非反転ｎチャネル・デバイスが反転ｐチャネル・デバイスの上に積み重ねられて能動デバイス構造を形成する。

この能動デバイス構造は、この構造へのオーム接触の形成を可能にするｎ^＋型ＧａＡｓ層１１５３から始まる（例えばサイリスタ・デバイスのカソード端子に接触する場合には、反転ｐチャネルＨＦＥＴデバイスのゲート端子、ｎチャネルＨＦＥＴデバイスのサブコレクタ端子、ｐ型量子井戸をベースとしたバイポーラ・デバイスのエミッタ端子のいずれか）。層１１５３の厚さの典型値は１０００〜３０００オングストロームであり、一般に３．５×１０^１８ｃｍ^−３の量のｎ型ドーピングがなされる。層１１５３の上にはｎ型Ａｌ_ｘ１Ｇａ_１−ｘ１Ａｓ層１１５４が堆積される。層１１５４の厚さの典型値は５００〜３０００オングストロームであり、一般に１×１０^１７ｃｍ^−３の量のドーピングがなされる。パラメータｘ１は、層１１５４の場合には７０％〜８０％の範囲（例えば７０％のオーダー）であることが好ましい。この層は、ＰＨＦＥＴの一部として機能し、光学的にはデバイスの下部導波管クラッドの小部分として機能する。波を導波管内を伝播させるためにデバイスの光学的に活性な領域によって形成される下部導波管クラッドの大部分は、下部ＤＢＲミラーそのものによって提供されることに注意されたい。下部ＤＢＲミラーは、一部は誘電体導波管として、一部はミラー導波管として光をガイドする。次に来るのは、Ａｌ_ｘ２Ｇａ_１−ｘ２Ａｓからなる４つの層（１１５５ａ、１１５５ｂ、１１５５ｃおよび１１５５ｄ）である。これら４つの層（まとめて１１５５と表記する）は、厚さの合計値が約３８０〜５００オングストロームであり、ｘ２は約１５％である。第１の層１１５５ａは厚さが約６０〜８０オングストロームであり、デルタ・ドーピングの形態でｎ^＋型がドーピングされている。第２の層１１５５ｂは厚さが約２００〜３００オングストロームであってドープされていない。第３の層１１５５ｃは厚さが約８０オングストロームであり、デルタ・ドープの形態でｐ^＋型がドープされている。第４の層１１５５ｄは厚さが約２０〜３０オングストロームであってドープされておらず、スペーサ層を形成する。この層は、レーザ・デバイスと、増幅デバイスと、変調デバイスのための独立した下部区画ヘテロ構造（ＳＣＨ）層を形成する。ｎ^＋ドープＧａＡｓ層１１５３と、ｎ型ＡｌＧａＡｓ層１１５４と、ｎ型ＡｌＧａＡｓ層１１５５ａとは、図３Ａのｎ型層１１４に対応し、アンドープＡｌＧａＡｓ層１１５５ｂは、図３Ａのアンドープ・スペーサ層１１６に対応する。

次に来る一連の層は、ＰＨＦＥＴ１１１が作動している間に反転チャネルを形成する量子井戸を規定する。ひずんだ井戸の場合には、ドープされていないＧａＡｓからなる厚さが約１０〜２５オングストロームのスペーサ層１１５６の次に、厚さが約４０〜８０オングストロームの量子井戸層１１５７およびドープされていないＧａＡｓからなる障壁層１１５８の組み合わせが含まれる。量子井戸層１１５７は、さまざまな組成にすることができる。この好ましい実施態様では、量子井戸はＩｎ_０．２Ｇａ_０．８ＡｓＮから形成され、窒素の含有量は、所望の自然放出周波数の値に応じて０％〜５％の範囲で変化する。例えば自然放出周波数が０．９８μｍだと窒素の含有量は０％になり、自然放出周波数が１．３μｍだと窒素の含有量は約２％になり、自然放出周波数が１．５μｍだと窒素の含有量は約４〜５％になる。一般に、井戸と障壁のこの組み合わせが繰り返される（例えば図示したように３回）が、単一の量子井戸構造も利用することができる。ひずんでいない量子井戸も可能である。ドープされていないＧａＡｓの最後の障壁の次にはドープされていないＡｌ_ｘ２Ｇａ_１−ｘ２Ａｓからなる厚さが約０．５μｍの層１１５９が来て、ＰＨＦＥＴデバイス１１１のコレクタを形成する。これまでに成長させた層はすべてＰＨＦＥＴデバイス１１１を形成し、ゲート接触を底部に有する。ｐ^＋ＡｌＧａＡｓ層１１５５ｃとドープされていない最後のＧａＡｓ障壁層１１５８とに挟まれた層は、図３Ａのｐ型変調ドープ・ヘテロ接合量子井戸インタフェース１１８に対応する。ドープされていないＡｌＧａＡｓ層１１５９は、図３Ａのドープされていないスペーサ層１２０に対応する。

層１１５９は、ＮＨＦＥＴデバイス１１３のコレクタ領域も形成する。層１１５９の上には、ドープされていないＧａＡｓからなる厚さの合計が約２００〜２５０オングストロームの２つの層（まとめて１１６０と表記する）が堆積され、第１のｎ型量子井戸の障壁を形成する。層１１６０は、約１００オングストロームという通常の障壁層よりも厚い。なぜならこの層は、成長を中断させて成長温度を（光学品質のＡｌ_ｘ２Ｇａ_１−ｘ２Ａｓ層に必要な）６１０℃からＩｎＧａＡｓを成長させるための約５３０℃に変化させるのに合わせてあるからである。したがって層１１６０には、約１５０オングストロームの単一の層１１６０ａと、約１００オングストロームの障壁層１１６０ｂとが含まれる。次の層１１６１は、ドープされていないＩｎ_０．２Ｇａ_０．８Ａｓからなる厚さが約４０〜８０オングストロームの量子井戸である。ｎ型量子井戸層１１６１は、ｐ型量子井戸層１１５７と同じ組成である必要はないことに注意されたい。１００オングストロームの障壁層１１６０ｂと量子井戸層１１６１は、例えば３回繰り返すことができる。次に、成長の中断と成長温度の変化に合わせるため、ドープされていないＧａＡｓからなる約１０〜３０オングストロームの障壁層１１６２が存在している。次に、Ａｌ_ｘ２Ｇａ_１−ｘ２Ａｓからなる厚さの合計が約３００〜５００オングストロームの４つの層（まとめて１１６３と表記する）が存在している。これら４つの層（１１６３）には、ドープされていないＡｌ_ｘ２Ｇａ_１−ｘ２Ａｓからなる厚さが約２０〜３０オングストロームのスペーサ層１１６３ａと、ｎ^＋型ドープされたＡｌ_ｘ２Ｇａ_１−ｘ２Ａｓからなる厚さが約８０オングストロームの変調ドープ層１１６３ｂと、ドープされていないＡｌ_ｘ２Ｇａ_１−ｘ２Ａｓからなる厚さが約２００〜３００オングストロームのスペーサ層１１６３ｃと、Ａｌ_ｘ２Ｇａ_１−ｘ２Ａｓからなる厚さが約６０〜８０オングストロームのｐ^＋型デルタ・ドープ層１１６３ｄ（ドーピングは約３．５×１０^１８ｃｍ^−３）とが含まれている。層１１６３ｂおよび１１６３ｄは、すべての能動デバイスに対する電界効果入力を形成する平板キャパシタの上部プレートおよび下部プレートを形成する。層１１６３ｄにドープする元素は、拡散安定性を保証するために炭素（Ｃ）であることが好ましい。層１１６３ｄは、常に欠乏している層１１６３ｂとは異なり、動作中は決して完全に欠乏してはならない。オプトエレクトロニクス・デバイスが動作するために、層１１６３は上部ＳＣＨ領域になっている。ドープされていないＧａＡｓ障壁層１１６０ａとｎ^＋ＡｌＧａＡｓ層１１６３ｂとに挟まれた層は、図３Ａのｎ型変調ドープ・ヘテロ接合量子井戸インタフェース１２２に対応する。ドープされていないＡｌＧａＡｓ層１１６３ｃは、図３Ａのドープされていないスペーサ層１２４に対応する。

ｐ型 Ａｌ_ｘ１Ｇａ_１−ｘ１Ａｓからなる１つ以上の層（まとめて１１６４と表記する）が次に堆積され、レーザ・デバイスと、増幅デバイスと、変調デバイスとのための上部導波管クラッドの一部を形成する。波を導波管内を伝播させるためにデバイスの光学的に活性な領域によって形成される上部導波管クラッドの大部分は、上部誘電体ミラーそのものによって提供されることに注意されたい。上部誘電体ミラーは、一部は誘電体導波管として、一部はミラー導波管として光をガイドする。層１１６４は、厚さが５００〜１５００オングストロームのオーダーであり、厚さが１０〜２０オングストロームで１０^１９ｃｍ^−３の量のｐ^＋ドーピングがされている第１の薄いサブ層１１６４ａと、厚さが７００オングストロームで１×１０^１７〜５×１０^１７ｃｍ^−３の量のｐドーピングがされている第２のサブ層１１６４ｂとを含んでいることが好ましい。層１１６４のパラメータｘ１は、約７０％であることが好ましい。次に、オーム接触層１１６５が堆積される（この層は、図示したように、ＧａＡｓからなる単一の層、またはＧａＡｓ（１１６５ａ）とＩｎＧａＡｓ（１１６５ｂ）との組み合わせを含むことができる）。層１１６５は厚さが約５０〜１００オングストロームであり、ｐ^＋型が非常に高レベルでドーピングされているため（約１×１０^２０ｃｍ^−３）、この層へのオーム接触を形成することができる（例えばサイリスタ・デバイスのアノード端子に接触させるとき）。ｐ型層１１６３ｂ、１１６４ａ、１１６４ｂ、１１６５ａおよび１１６５ｂは、図３Ａのｐ型層１２６に対応する。

あるいは能動デバイス構造は、底部ＤＢＲミラー（層１１５１／１１５２）の上に形成された、量子井戸をベースとした一対の積層バイポーラ・トランジスタとして記述することもできる。そのうちの第１のバイポーラ・トランジスタは、量子井戸をベースとしたｐ型バイポーラ・トランジスタ（層１１５３〜１１５９を含む）であり、１つ以上のｐ型変調ドープ量子井戸を備えていて、エミッタ端子が下側に（すなわちすぐ上に説明したように底部ミラーの上に）、コレクタ端子が上側になるように位置している。第２のバイポーラ・トランジスタは、量子井戸をベースとしたｎ型バイポーラ・トランジスタ（層１１５９〜１１６５ｂを含む）であり、１つ以上のｎ型変調ドープ量子井戸を備えていて、エミッタ端子が上側に、コレクタ端子が下側になるように位置している。このコレクタ端子は、量子井戸をベースとしたｐ型バイポーラ・トランジスタのコレクタになっている。したがって非反転ｎチャネル・デバイスが反転ｐチャネル・デバイスの上に積み重ねられて能動デバイス構造を形成している。この構成では、サイリスタ・デバイスのカソード端子は、量子井戸をベースとしたｐ型バイポーラ・トランジスタのエミッタ端子に対応し、ｐ型量子井戸構造（層１１５５ｃ〜１１５８）は、量子井戸をベースとしたｐ型バイポーラ・トランジスタのベース領域に対応し、スペーサ層１１５９は、量子井戸をベースとしたｐ型バイポーラ・トランジスタおよび量子井戸をベースとしたｎ型バイポーラ・トランジスタの両方のコレクタ領域に対応し、ｎ型量子井戸構造（層１１６０ａ〜１１６３ｂ）は、量子井戸をベースとしたｎ型バイポーラ・トランジスタのベース領域に対応し、サイリスタ・デバイスのアノード端子は、量子井戸をベースとしたｎ型バイポーラ・トランジスタエミッタ電極に対応する。

共振器・デバイスを形成するため、頂部ｐ型層１１６５ｂの上に頂部誘電体ミラーを形成する。入射光は、デバイスの上面（または下面）にある光学的開口部（図示せず）から垂直方向に共振器の中に入る。底部ＤＢＲミラーと頂部誘電体ミラーとの間の光路長は、指定した波長における１／２波長の整数倍であることが好ましい。この光路長は、この条件を可能にするために２つのミラーに挟まれた１つ以上の層の厚さを調節して制御する。

図５の構造を利用してさまざまなオプトエレクトロニクス・デバイスを実現することもできる。例えばトランジスタ・デバイス（ｎチャネルＨＦＥＴデバイス、ｐチャネルＨＦＥＴデバイス、量子井戸をベースとしたｎ型バイポーラ・トランジスタ、量子井戸をベースとしたｐ型バイポーラ・トランジスタなど）や、他のオプトエレクトロニクス・デバイス、導波管デバイスなどが挙げられる。このようなデバイスは、２００２年１２月１９日に出願された米国特許出願第１０／３２３，３８８号；２００３年１月１３日に出願された米国特許出願第１０／３４０，９４２号に詳細に記載されている。なおこれら出願の内容は、その全体が参考としてこの明細書に組み込まれているものとする。

図６Ａ、６Ｂ１、６Ｂ２および６Ｃには、サイリスタをベースとした２つの画素エレメントの一例に関する概略図が示してある。図５に関して上に説明した層１１４９〜１１６５ｂからなる構造が提示してある。サイリスタをベースとした画素エレメントのアノードに接続するため、エッチングによってアラインメント・マーク（図示せず）を規定した後、Ｓｉ_３Ｎ_４またはＡｌ_２Ｏ_３または他の適切な誘電体（図示せず）からなる層を堆積させて、表面層の保護層と、あとでイオン注入を行なうための阻止層にする。サイリスタをベースとした画素エレメントの耐熱性アノード端子１３６Ａおよび１３６Ｂは、堆積させた後に金属層６１０のリフトオフを通じて規定することが好ましい。

次に、メサを形成してアレイの画素エレメントのためのイメージング領域を規定する。図６Ａおよび６Ｂ１に示したように、所定の各画素エレメント（画素エレメントＡは６２０ａ、画素エレメントＢは６２０ｂと表記する）のためのイメージング領域を、その所定の画素エレメントのためのアノード端子金属層６１０に隣接して配置する。画素エレメントのメサは、エッチングでｐ^＋型層１１６３ｄ（またはｐ^＋型層１１６３ｄの近く）まで掘り下げて形成することが好ましい。

図６Ｂ１に示したように、画素エレメントのメサを形成すると同時に、ｎ^＋型イオン打ち込み部１７０を、メサでアノード金属層によって覆われていない部分に対して行なう。ｎ^＋型イオン打ち込み部１７０の目的は、各画素エレメントのｎ型変調ドープ量子井戸インタフェースのイオン打ち込み領域１９１の閾値をノーマリー・オンの状態（すなわちアノード電圧がゼロでオンの状態）に移すことである。アノード金属層の下のｎ型変調ドープ量子井戸インタフェースの領域１９２（この領域１９２にはｎ^＋型イオン打ち込み部１７０がない）は、ノーマリー・オフの状態（すなわちアノード電圧がゼロでオフの状態）の閾値を有する。この構成では、イオン打ち込み領域１９１が電荷蓄積領域として機能し、領域１９２が電圧制御障壁として機能する。これについて以下にさらに詳しく説明する。

画素エレメントのメサを形成すると同時に、図６Ａおよび６Ｂ１に示したように、画素間転送領域６２２をアレイの画素エレメント間に形成する。本明細書に詳しく説明してあるように、画素間転送領域６２２にあるｎ型変調ドープ・インタフェースを、隣接した画素エレメント間での電荷の転送に用いる。ｎ^＋型イオン打ち込み部１７１は、アラインメント・マークと揃ったフォトマスクを利用し、ｎ型イオンを画素間転送領域６２２のｎ型変調ドープ量子井戸インタフェースに注入して形成することが好ましい。ｎ^＋型イオン打ち込み部１７１により、電荷転送効率が向上する。それについて以下に説明する。

さらに、図６Ｂ２に示したように、アラインメント・マークと揃ったフォトマスクを利用してｐ^＋型イオン打ち込み部１７２を形成し、各画素エレメントについてｐ型変調ドープ量子井戸インタフェースへの接触を形成する。この操作の間、エッチングによりメサを形成する（ドープされていないスペーサ層１１５９までエッチングすることが好ましい）。次に、得られたメサにｐ^＋型イオン打ち込み部１７２を形成する。次に、図６Ａおよび６Ｂ２に示したように、イオン打ち込み部１７２に対して以下に説明するようにして金属を堆積させ、ｐチャネル注入端子１３９を形成する。

サイリスタをベースとした画素エレメントのカソードの接続は、ｎ型オーム接触層１１５３までエッチングすることよってなされる。図６Ａに示したように、ｎ型オーム接触層１１５３の露出部に以下に説明するようにして金属を堆積させ、カソード端子１４０を形成する。

次に、サイリスタをベースとした画素エレメントに対して約９００℃以上の高速熱アニール（ＲＴＡ）を行なってすべてのイオン打ち込み部を活性化させる。次に半絶縁性基板１１４９までエッチングすることによってサイリスタをベースとした画素エレメント群を互いに分離する。酸素打ち込みを利用してイオン打ち込み部の下に高抵抗領域を作ることができる。さらに、ＡｌＡｓ層１１５１（と、アルミニウムの割合が大きい他の層）を酸化し、パシベーションと、分離と、底部ＤＢＲミラーとを実現する。

製造の次のステップは、金属接触の堆積である（リフトオフによることが好ましい）。その接触は３つの形態になる。１つは、図６Ａに見られるように、ｎ型接触層１１５３の上に堆積された金属層６１２（ｎ型Ａｕ合金として例えばＡｕＧｅ／Ｎｉ／Ａｕを含んでいることが好ましい）であり、カソード端子電極１４０を形成する。第２は、図６Ａおよび６Ｂ２に示してあるように、ｐ^＋型イオン打ち込み部１７２の上に堆積された金属層６１４（ｐ型Ａｕ合金として例えばＡｕＺｎ／Ｃｒ／Ａｕを含んでいることが好ましい）であり、ｐチャネル注入端子電極１３９を形成する。第３は、ｎ^＋型イオン打ち込み部１７１の上に堆積された金属層６１６（ｎ型Ａｕ合金として例えばＡｕＧｅ／Ｎｉ／Ａｕを含んでいることが好ましい）であり、サイリスタをベースとした１つ以上の画素エレメントのｎチャネル注入端子電極を形成する。図示した具体的な構成では、画素エレメントが、共通する１つのｐチャネル注入端子と、共通する１つのカソード端子を共有している。その様子は、図６Ａに最もよく見ることができる。ｎチャネル注入端子をアレイの最後の画素のために形成することが好ましいことに注意されたい。このｎチャネル注入端子はアレイの出力であり、所望ならばその出力を直接増幅することができる。

垂直方向の共振器に光を垂直に注入するのに適した、サイリスタをベースとした画素を形成するため、頂部誘電体ミラーを構造体に付加する。そのためには、誘電体層のペア１９６／１９７を１組以上堆積させることが好ましい（図６Ｂに１つのペアを示してある）。このような誘電体のペアは、一般に、ＳｉＯ_２と、屈折率の大きな材料（例えばＧａＡｓ、Ｓｉ、もしくはＧａＮなど）とをそれぞれが含んでいる。

オプトエレクトロニクス・デバイス（例えばレーザ、光検出器、光変調器、光増幅器）は、頂部接触層１１６５ｂの中にｎ型イオン打ち込み部（図示せず）を含んでいることに注意されたい。光学的開口部は、これらイオン打ち込み部に挟まれた分離部によって区画されている。これらイオン打ち込み部は、ｎ型量子井戸と表面とに挟まれた層の中にｐ−ｎ接合を作り出し、イオン打ち込み部間の開口部が、電流が流れることのできる領域（したがってデバイスの光学活性な領域）を規定する。電流の注入に対する障壁があるため、ｎ型イオンが注入された領域には電流は流入できない。さらに、垂直な共振器内に面内光を注入するのに適したデバイスを形成するため、および／または垂直な共振器から面内光を放出するため、回折格子（図示せず：米国特許第６，０２１，２４３号により詳しく説明してある。なお参考として、その全体がこの明細書に組み込まれているものとする）を上記のように構造体に追加する。

図５の多層構造からサイリスタ・デバイス（と、他のオプトエレクトロニクス・デバイス）を実現するための上記の操作は、図５の多層構造体から多彩な電子デバイス（例えばＨＦＥＴトランジスタや量子井戸をベースとしたトランジスタなどのほか、関連する論理回路、信号処理回路）を実現するための操作に容易に改変することができる。

図６Ａ〜図６Ｃのサイリスタをベースとした画素エレメントは、イメージング・サイクル（例えば画素セットアップ・モード、信号積分モード、および信号転送モード）を実施するのに適している。

画素セットアップ・モードでは、サイリスタをベースとした画素エレメントのｎ型変調ドープ量子井戸インタフェース（層１１６０ａ〜１１６３ｂ）から自由電子をなくし、そのことによってｎ型変調ドープ量子井戸インタフェースが強制的に強い欠乏状態にされる。これは、以下に説明する信号転送モードと同様の方法で画素エレメントのアノード端子電極１３６Ａ、１３６Ｂ、...に多相クロック・スキームを適用することによって実現される。この操作により、画素エレメントの間で、その間に挟まれた画素間転送領域のｎ型変調ドープ量子井戸インタフェース（層１１６０ａ〜１１６３ｃ）を通じて電荷が転送される。最後の画素のためのｎ型変調ドープ量子井戸インタフェース（層１１６０ａ〜１１６３ｃ）と接触するｎチャネル注入接触は、画素セットアップ・モードにおいて、サイリスタをベースとした画素エレメントから電荷を読み出す回路に接続される。画素セットアップ・モードを初期化している間、サイリスタをベースとした画素エレメントの共通カソード端子電極１４０に電子的シャッター制御回路が接続されていることが好ましく、そのカソード端子電極１４０を高インピーダンスの状態に維持する（言い換えるならばカソード端子電極をフロートの状態にする）ことで、信号が蓄積されなくする。

信号積分モードでは、入射光が、サイリスタをベースとした画素エレメントのｐ型変調ドープ量子井戸インタフェース（層１１５５ｃ〜１１５８）に吸収される。上に説明したように、吸収された光によってｐ型変調ドープ量子井戸インタフェースが空にされ、そのことによって電荷がｐ型変調ドープ層に蓄積されてｐ型量子井戸障壁上に順方向バイアスΔｖ_ｂが発生する。その結果として図３Ｂに示した電流Ｉ_ｎｂが流れる。電流Ｉ_ｎｂは、ｐ型量子井戸障壁を超え、ｎ型変調ドープ量子井戸インタフェースに流れ込む。この電流によって電荷Ｑ_ｎが画素エレメントのｎ型変調ドープ量子井戸インタフェースに蓄積する。蓄積したこの電荷Ｑ_ｎは、信号積分モードの期間（“積分期間”と呼ばれることがある）を通じて所定の画素エレメントが受け取る光の強度を表す。このような電荷蓄積操作は、アノード端子電極１３６Ａ、１３６Ｂ、...の電圧レベルを正電圧（例えば約３ボルト）に維持して実現することが好ましい。さらに、共通するカソード端子電極１４０に接続された電子的シャッター回路がバイアス抵抗（図示せず）を通じてその共通するカソード端子電極１４０をグラウンドに接続し、図４Ｂの電位図に示したようにその共通するカソード端子１４０からの伝導を可能にする。

信号転送モードでは、前の信号積分モードの間にｎ型変調ドープ量子井戸インタフェースに蓄積された電荷Ｑ_ｎがサイリスタをベースとした画素エレメントから読み出される。これは、画素エレメントのアノード端子電極１３６Ａ、１３６Ｂ、...に多相クロック・スキームを適用して実現することが好ましい。クロック制御されたこのような操作により、電荷がｎ型変調ドープ量子井戸インタフェースを通じて画素エレメントから出て行く。ＣＣＤタイプの用途では、サイリスタをベースとした所定の画素エレメントＡからクロック制御されて出て行く電荷は、サイリスタをベースとした隣の画素エレメントＢの中にクロック制御されて入っていく。そのとき、電荷転送経路として、間にある画素間転送領域６２２のｎ型変調ドープ量子井戸インタフェース（層１１６０ａ〜１１６３ｃ）が利用される。これらの操作がＣＣＤタイプのアレイの画像エレメント全体にわたって繰り返される。サイリスタをベースとした最後の画素エレメントのためのｎ型変調ドープ量子井戸インタフェースと接触するｎチャネル注入接触がＣＣＤ型イメージング・アレイの出力であり、所望ならばその出力を直接増幅することができる。信号転送モードが終了するとイメージング・サイクルが完了し、次のイメージング・サイクルの画素セットアップ・モードへと操作が移る。

すでに説明したように、ＣＣＤの分野においてよく知られている多彩な多相クロック・スキーム（例えば４相クロック・スキーム、３相クロック・スキーム、擬似２相クロック・スキーム、真の２相クロック・スキーム、およびバーチャル相クロック・スキーム）を利用して電荷を画素間で転送することができる。このようなスキームは、２００３年４月２３日にｈｔｔｐ：／／ｗｗｗ．ｋｏｄａｋ．ｃｏｍ／ＵＳ／ｅｎ／ｄｉｇｉｔａｌ／ｐｄｆ／ｃｃｄＰｒｉｍｅｒＰａｒｔ２．ｐｄｆからダウンロードした「コダックＣＣＤプライマー、＃ＫＣＰ−００１、電荷結合デバイス（ＣＣＤ）画像センサー」に詳細に記載されている（参考としてその全体がこの明細書に組み込まれているものとする）。具体例として１相クロック・スキームでは、約０ボルトのレベルの電圧をサイリスタをベースとした所定の画素エレメント（例えば画素エレメントＡ）のためのアノード端子電極に印加し、約１．５ボルトのレベルの電圧をサイリスタをベースとした次の画素エレメント（例えば画素エレメントＢ）のためのアノード端子電極に印加することで、蓄積された電荷を所定の画素エレメントから取り出して次の画素エレメントに転送することができる。そのとき、両者の間にあるｎ型変調ドープ量子井戸インタフェースを電荷転送経路として利用する。この１相クロック・スキームは、上に説明したように、そして図６Ｂに示してあるように、画素エレメントのｎ型変調ドープ量子井戸インタフェースの中にある注入された領域１９１と、電圧制御される障壁領域１９２との間の電位差に依存している。この構成では、電荷転送操作の間を通じ、図６Ｃに“電荷蓄積”と記した電位プロファイルに示してあるように、逆バイアスをアノード端子１３６Ａと端子１３６Ｂとの間に印加することによってサイリスタをベースとした画素エレメントに電荷を蓄積させる。逆バイアスは、アノード端子１３６Ａと前の画素エレメントのアノード端子（図示せず）の間にも印加する。このバイアス状態では、障壁領域１９２Ａおよび１９２Ｂは、電荷が画素エレメント間を流れるときの障壁として機能する。蓄積された電荷は、図６Ｃに“電荷転送”と記した電位プロファイルに示してあるように、アノード端子１３６Ａとアノード端子１３６Ｂの間に順バイアスを印加することにより、画素エレメントＡの注入領域１９１Ａから画素エレメントＢの注入領域１９１Ｂの注入領域へと転送される。このバイアス状態では、障壁領域１９２Ｂが提供する電位障壁がなくなる（あるいは実質的に小さくなる）ため、電荷は画素エレメントＡの注入領域１９１Ａから注入領域１９１Ｂの注入領域へと、両者の間にあるｎ型変調ドープ量子井戸インタフェースを通じて自由に流れる。この電荷転送操作をＣＣＤ型アレイの画素エレメント全体にわたって繰り返し、サイリスタをベースとした画素エレメント内に蓄積された電荷を順番に読み出す。

電荷転送操作の間、図６Ａと図６Ｂ１に示したように、互いに隣接する画素のアノード端子に供給される相対電位差が、その画素のメサ間に配置されたｎ型イオン注入画素間転送領域６２２に印加される。抵抗器（すなわち画素のメサ間の長さ）は、画素間の電荷の速度が最大になるように選択する。すると転送効率が最大になる。さらに詳しく説明すると、転送効率を最大にするには、画素間のドリフト電流を最大にする必要がある。さらに詳しく説明すると、ドリフト電流はＪ＝ｑ×ｖ×ｎで与えられる（ただしｖはキャリアの速度であり、ｑは電荷であり、ｎはキャリアの密度である）。ドリフト電流は、ｖをできるだけ大きくし（抵抗器の長さを適切に選択することによって実現する）、ｎをできるだけ大きくする（図６Ｂ１に示してあるように画素間転送領域６２２のｎ^＋イオン打ち込み部１７０によって得られる）ことによって最大になる。

信号転送モードの間、画素エレメントのカソード端子電極１４０に接続された電子的シャッター回路が信号の蓄積をできなくする。これは、画素エレメントのカソード端子電極にバイアスを印加し、カソード端子から画素エレメントのｎ型変調ドープ量子井戸インタフェース（層１１６０ａ〜層１１６３ｂ）への伝導が起こらなくすることで実現することが好ましい。信号転送モードの間は、サイリスタをベースとした画素エレメントのｐ型変調ドープ量子井戸インタフェース（層１１５５ｃ〜１１５８）から自由ホールがなくなり、そのことによってｐ型変調ドープ量子井戸インタフェースが強制的に強い欠乏状態にされることが好ましい。これは、図４Ｃに示したように、画素エレメントのｐチャネル注入端子１３９に負のクロック・パルスを印加し、ｐ型変調ドープ量子井戸インタフェースからホールをなくすことによって実現することが好ましい。あるいはこれは、画素エレメントのｐチャネル注入端子１３９の電位を一定レベルに維持し、正電圧のパルスを画素エレメントのカソード端子電極１４０に印加することでｐ型変調ドープ量子井戸インタフェースからホールをなくすことによって実現することもできる。

サイリスタをベースとした上記の画素エレメントはいろいろなイメージング・アレイで用いることができる。例えば図７Ａには、フル−フレーム型イメージング・アレイが示してある。ここでは、サイリスタをベースとした画素エレメントが、ＣＣＤ型エレメントの列となって並んでいる。各列の最後の画素／ＣＣＤは、水平ＣＣＤシフト・レジスタに接続されている。このアーキテクチャでは、画素／ＣＣＤエレメントに蓄積された電荷は、垂直方向に転送されて水平ＣＣＤシフト・レジスタに到着し、そこから出力される。

図７Ｂには、インターライン型イメージング・アレイが示してある。ここでは、サイリスタをベースとした画素エレメントが複数の列にされている。所定の列の画素はＣＣＤレジスタに電気的に接続され、垂直画素アレイを形成している。各垂直画素アレイの最後のＣＣＤレジスタは、水平ＣＣＤシフト・レジスタに接続されている。このアーキテクチャでは、所定の垂直画素アレイの画素エレメントに蓄積された電荷は、対応するＣＣＤレジスタに転送される。ＣＣＤレジスタに蓄積された電荷は次に水平ＣＣＤシフト・レジスタに転送され、そこから出力される。

図７Ａの水平ＣＣＤシフト・レジスタと、図７Ｂの垂直ＣＣＤシフト・レジスタおよび水平ＣＣＤシフト・レジスタは、図６Ａ〜図６Ｃを参照して上に説明したのと同様のサイリスタをベースとしたＣＣＤエレメント（本明細書に記載したように、ＣＣＤタイプの電荷転送操作を実行するのに適している）によって実現することができる。これらのエレメントはイメージング操作を実行しない。したがって共通ｐチャネル注入端子１３９と共通カソード端子１４０は省略することができる。

ここで図８Ａ〜図８Ｃを参照する。サイリスタをベースとした画素エレメントは、能動画素型イメージング・アレイでも用いることができる。図８Ａに示したように、サイリスタをベースとした画素エレメント８０１は、転送ゲート８０３と組合わさって動作する。サイリスタをベースとした画素エレメント８０１は、上記のようにして図５の多層構造から実現される。転送ゲート８０３は、サイリスタをベースとした画素エレメント８０１に関して上に説明したのと同様の方法で、図５の多層構造から実現される。しかし金属層６１０は、図示したように転送ゲート８０３を形成するメサを実質的に覆うようにパターニングする。さらに、閾値調節用イオン打ち込み部１７１を省略し、転送ゲート８０３がノーマリー・オフの状態で動作するようにする。サイリスタをベースとした画素エレメント８０１は、イメージング・サイクル（例えば以下に説明する画素セットアップ・モード、信号積分モード、信号転送モード）を実行するのに適している。

画素セットアップ・モードでは、サイリスタをベースとした画素エレメント８０１のｎ型変調ドープ量子井戸インタフェース（層１１６０ａ〜層１１６３ｂ）から自由電子がなくなり、そのことによってｎ型変調ドープ量子井戸インタフェースが強制的に強い欠乏状態になる。これは、以下に説明する信号転送モードと同様にして画素エレメントのアノード端子電極１３６と、転送ゲート８０３のゲート端子電極１４１とに多相クロック・スキームを適用して実現することが好ましい。この操作によって電荷が画素エレメントから転送ゲート８０３のｎチャネル注入端子１４２に転送される。ｎチャネル注入端子１４２は、画素セットアップ・モードにおいて、サイリスタをベースとした画素エレメントから電荷を読み出す回路に接続されている。図４Ａの電位図に示したこの操作により、サイリスタをベースとした画素エレメント８０１のｎ型変調ドープ量子井戸インタフェースを（電子がない）欠乏という不安定な状態にする。その状態は、信号積分モードの間に熱プロセスによって電子のある安定状態に変化する可能性がある。画素セットアップ・モードの初期化操作の間、サイリスタをベースとした画素エレメントのカソード端子電極１４０に電子的シャッター制御回路が接続されていることが好ましく、そのカソード端子電極１４０を高インピーダンスの状態（すなわち言い換えるならばカソード端子電極をフロートの状態）にすることで、信号が蓄積されなくする。

信号積分モードでは、入射光が、サイリスタをベースとした画素エレメント８０１のｐ型変調ドープ量子井戸インタフェース（層１１５５ｃ〜１１５８）に吸収される。上に説明したように、吸収された光によってｐ型変調ドープ量子井戸インタフェースが空にされ、そのことによって電荷がｐ型変調ドープ層に蓄積されてｐ型量子井戸障壁上に順方向バイアスΔｖ_ｂが発生する。その結果として図３Ｂに示した電流Ｉ_ｎｂが流れる。電流Ｉ_ｎｂは、ｐ型量子井戸障壁を超え、サイリスタをベースとした画素エレメント８０１のｎ型変調ドープ量子井戸インタフェースに流れ込む。この電流によって電荷Ｑ_ｎが画素エレメントのｎ型変調ドープ量子井戸インタフェースに蓄積する。蓄積したこの電荷Ｑ_ｎは、信号積分モードの期間（“積分期間”と呼ばれることがある）を通じて画素エレメントが受け取る光の強度を表す。このような電荷蓄積操作は、画素エレメント８０１のアノード端子電極１３６の電圧レベルと、転送ゲート８０３のゲート端子電極１４１の両方を正電圧（例えば約３ボルト）に維持して実現することが好ましい。さらに、カソード端子電極１４０がバイアス抵抗（図示せず）を介してグラウンドに接続されていて、図４Ｂの電位図に示したようにカソード端子１４０からの伝導が可能になっている。

信号転送モードでは、前の信号積分モードの間にｎ型変調ドープ量子井戸インタフェースに蓄積された電荷Ｑ_ｎがサイリスタをベースとした画素エレメント８０１から読み出される。これは、アノード端子電極１３６と転送ゲート８０３のゲート電極１４１の間に逆バイアスを印加することによって実現することが好ましい。すると転送ゲート８０３のｎ型量子井戸インタフェースによって提供される電位障壁が、図８Ｂに“電荷転送”という電位プロファイルで示したように実質的に低下する。画素エレメント８０１の蓄積領域に蓄積された電荷は、転送ゲート８０３のｎ型変調ドープ量子井戸インタフェースを通って流れ、ｎチャネル注入端子電極１４２によって転送ゲート８０３から出力される。電極１４２は、ｎ^＋型イオン打ち込み部１７０を介して転送ゲート８０３のｎ型変調ドープ量子井戸インタフェースに接続される。

信号転送モードの間、画素エレメントのカソード端子電極に接続された電子的シャッター回路が信号の蓄積をできなくする。これは、画素エレメントのカソード端子電極にバイアスを印加し、カソード端子からサイリスタをベースとした画素エレメントのｎ型量子井戸インタフェース（層１１６０ａ〜層１１６３ｂ）への伝導が起こらなくすることによって実現することが好ましい。信号転送モードの間は、サイリスタをベースとした画素エレメント８０１のｐ型変調ドープ量子井戸インタフェース（層１１５５ｃ〜１１５８）から自由ホールがなくなり、そのことによってｐ型変調ドープ量子井戸インタフェースが強制的に強い欠乏状態にされることが好ましい。これは、図４Ｃに示したように、画素エレメント８０１のｐチャネル注入端子１３９に負のクロック・パルスを印加し、ｐ型変調ドープ量子井戸インタフェースからホールをなくすことによって実現することが好ましい。あるいはこれは、画素エレメントのｐチャネル注入端子１３９の電位を一定レベルに維持し、正電圧のパルスを画素エレメントのカソード端子電極１４０に印加することでｐ型変調ドープ量子井戸インタフェースからホールをなくすことによって実現することもできる。

サイリスタをベースとした画素エレメント８０１および転送ゲート８０３は、能動画素アレイの１つの画素８０５を形成する。画素８０５は、一般に、図８Ｃに示したように直線状アレイの形態に配列される。各画素の転送ゲート８０３の出力電極１４２は、対応する出力増幅器８０７に電気的に接続されている。所定の直線状画素アレイの出力増幅器８０７は、共通出力線８０９に電気的に接続されている。このアーキテクチャでは、図示したように、所定の直線状画素アレイの画素エレメントに蓄積された電荷が対応する出力増幅器８０７に（一度に１個）選択的に出力され、共通出力線８０９を通じてＳ／Ｈバッファ８１１と読み出し回路８１３に供給される。

上記の実施態様では、各画素エレメントの共振器の垂直方向のサイズは電磁波の所望の波長に対応しており、その電磁波のエネルギーが、デバイスの画像感知操作の一部としてその共振器に吸収される。別の実施態様では、各画素エレメントの共振器の垂直方向のサイズは、電磁波のいろいろな波長に対応するように変えることができる。たとえば画素エレメントのいくつかを、短い赤外線領域（ＳＷＩＲ、１〜３μｍ）、中程度の赤外線領域（ＭＷＩＲ、３〜５μｍ）、長い赤外線領域（ＬＷＩＲ、８〜１２μｍ）、非常に長い赤外線領域（ＶＬＷＩＲ、１２μｍ超）のうちの１つに含まれる第１の波長に対応させるのに対し、他の画素エレメントは、これらの領域のうちの別の領域に含まれる第２の波長に対応させることができる。これは、キャビティを規定する頂部ミラーと底部ミラーとの間にサブトラクティブ・エピタキシーを利用して１つ以上のスペーサ層を形成することで実現できる。これについては、２００３年７月２５日に出願された米国出願第１０／６２７，０４３号に記載されている（参考としてその全体がこの明細書に組み込まれているものとする）。この構成では、画素エレメントがスペクトルの特定の成分を選択的に吸収することになる。この能力により、マルチスペクトル・イメージングが可能になる。このようなマルチスペクトル応答は、画素エレメントそのものにも組み込むことができる。例えば量子井戸構造のスペクトル応答が十分に広い（これは、このような構造の量子井戸の幅を調節することで実現できる）と仮定すると、画素エレメントを複数の区画に分割（例えば１つの行に３つの区画を隣り合わせにして互い違いにする、など）してイメージングを実行し、その画素の各区画を異なる波長に対応させる。

サブバンド間の吸収を通じて長い赤外線（ＬＷＩＲ）領域内でエネルギーを検出するには、電場が画素エレメントの量子井戸に対して垂直になるような方向に入射エネルギーが伝播する必要があることにも注意されたい。この制約は、量子選択規則から生じる。実際上は、この制約は、多くの因子（例えば井戸内のひずみや高電場）があるために満たされていない。このような制約に打ち勝つ１つの方法は、入射ＬＷＩＲ光を回折させて垂直モードから面内モードにするというものである。このような回折は、画素エレメントの頂部ミラーと能動デバイス構造の間に組み込まれた二次回折格子を用いて実現することが好ましい。この構成では、格子のピッチは、所望の材料内での波長と等しいことが好ましい。目印は不要である。ＬＷＩＲのエネルギーは、両方向に同じように伝播することができる。格子は、垂直キャビティと協働して機能する。共振器は、興味の対象である所望の波長だけを共鳴させる。格子を通って共鳴するＬＷＩＲエネルギーのあらゆる経路が、ＬＷＩＲエネルギーを回折させて面内モードにする（このモードは、画素エレメントの表面および量子井戸に平行である）。このモードは画素エレメントの能動構造内で前後に共鳴し、吸収される。量子選択規則によって吸収が禁止される場合には、このような変更によって画素エレメントの吸収が増大することになろう。

別の実施態様では、サイリスタをベースとした画素構造と対応する操作法を利用してＴＨｚの光を検出することができる。この構成では、共振器が不要であるため、頂部ミラーおよび底部ミラーが省略される。その代わりに、所望のＴＨｚのスペクトルを受信できる１つ以上のアンテナ・エレメントが、対応するｐチャネル注入端子を介し、サイリスタをベースとした検出器のｐ型変調ドープ量子井戸インタフェースに接続されて機能する。サイリスタをベースとした具体的なＴＨｚ検出器の詳細は、国際特許出願ＰＣＴ／ＵＳ０３／１３１８３に記載されている（参考としてその全体がこの明細書に組み込まれているものとする）。サイリスタをベースとしたこのようなＴＨｚ検出器は、各イメージング・サイクルの信号転送モードの間、サイリスタをベースとしたＴＨｚ検出器のｐ型変調ドープ量子井戸インタフェース（層１１５５ｃ〜１１５８）から自由ホールをなくし、そのことによってｐ型変調ドープ量子井戸インタフェースを強制的に強い欠乏状態にすることが好ましい。これは、サイリスタをベースとした検出器のカソード端子電極にバイアスを印加することによりカソード端子からサイリスタをベースとしたｎ型量子井戸インタフェースへの伝導が起こらないようにし、さらに、サイリスタをベースとした検出器のｐチャネル注入端子に負のクロック・パルスを印加することにより、ｐ型変調ドープ量子井戸インタフェースからホールがなくなるようにすることで実現することが好ましい。あるいはこれは、サイリスタをベースとした検出器のｐチャネル注入端子の電位を一定レベルに維持し、サイリスタをベースとした検出器のカソード端子電極に正の電圧パルスを印加してｐ型変調ドープ量子井戸インタフェースからホールがなくなるようにすることで実現することが好ましい。

サイリスタをベースとしたイメージング・アレイ、サイリスタをベースとしたＣＣＤエレメント、およびサイリスタをベースとした検出器について、いくつかの実施態様をこれまで説明してきた。本発明を特定の実施態様について説明したが、本発明がそれだけに限定されることはなく、本発明の範囲は特許の分野で許されるだけ広く考えるものとし、明細書も同様に読むものとする。したがって特定の材料、製造プロセス、回路のエレメント、回路のアーキテクチャを開示したが、それとは異なったものも同様に使用できるものとする。さらに、特定のデバイス構造を開示したが、他の構造も同様に使用できるものとする。したがって当業者であれば、請求項に記載した本発明の精神と範囲を逸脱することなく、ここに提示した本発明に対してさらに別の変更を施しうることが理解できよう。

量子井戸をベースとしたバイポーラ・トランジスタ・デバイスの一例に関する概略図である。 図１に示した量子井戸をベースとしたバイポーラ・トランジスタ・デバイスの動作を示すエネルギー・バンド図である。 サイリスタをベースとした２つの画素エレメントの具体例に関する概略図である。 図３Ａに示したサイリスタをベースとした画素エレメントが入射光に応答し、共鳴によりその入射光がその中に吸収されるときのその画素エレメントの動作を示すエネルギー・バンド図である。 １回のイメージング・サイクルにおける図３Ａに示したサイリスタをベースとした画素エレメントの動作モードを示すエネルギー・バンド図であり、本発明によれば、このイメージング・サイクルによって電荷が各画素エレメントに蓄積され、各画素エレメントから読み出される。 １回のイメージング・サイクルにおける図３Ａに示したサイリスタをベースとした画素エレメントの動作モードを示すエネルギー・バンド図であり、本発明によれば、このイメージング・サイクルによって電荷が各画素エレメントに蓄積され、各画素エレメントから読み出される。 １回のイメージング・サイクルにおける図３Ａに示したサイリスタをベースとした画素エレメントの動作モードを示すエネルギー・バンド図であり、本発明によれば、このイメージング・サイクルによって電荷が各画素エレメントに蓄積され、各画素エレメントから読み出される。 図３Ａに示したサイリスタをベースとした画素エレメントを実現するためにＩＩＩ−Ｖ族の材料を利用したエピタキシャル成長構造と、本発明によりこの構造から形成されたオプトエレクトロニクス・デバイス／電気デバイス／光学デバイスの具体例を示す図である。 サイリスタをベースとした２つの画素エレメントを図５のエピタキシャル成長構造と組み合わせて形成した一例の概略図であって、サイリスタをベースとしたその２つの画素エレメントの概略平面図である。 サイリスタをベースとした２つの画素エレメントを図５のエピタキシャル成長構造と組み合わせて形成した一例の概略図であって、サイリスタをベースとした２つの画素エレメントの概略断面図である。 サイリスタをベースとした２つの画素エレメントを図５のエピタキシャル成長構造と組み合わせて形成した一例の概略図であって、サイリスタをベースとしたその２つの画素エレメントのｐチャネル注入端子の概略断面図である。 図６Ａおよび図６Ｂに示したサイリスタをベースとした２つの画素エレメントが実行するイメージング操作の間における、これら画素エレメントの内部（と両者の間）にあるｎ型ドープ量子井戸インタフェースに沿った電位の図である。 フル−フレーム型イメージング・アレイのシステムのアーキテクチャを示す機能的ブロック図である。 インターライン型イメージング・アレイのシステムのアーキテクチャを示す機能的ブロック図である。 サイリスタをベースとした画素エレメントと転送ゲートを図５のエピタキシャル成長構造と組み合わせて形成した一例に関する概略断面図である。 図８Ａのサイリスタをベースとした画素エレメントが実行するイメージング操作の間における、その画素エレメントと転送ゲートの内部（と両者の間）にあるｎ型ドープ量子井戸インタフェースに沿った電位を示す図である。 図８Ａおよび図８Ｂのサイリスタをベースとした画素エレメントと転送ゲートとをベースとした画素を利用した能動画素タイプのイメージング・アレイのシステムのアーキテクチャを示す機能的ブロック図である。

Claims (51)

1. 複数の画素エレメントを備えており、各前記画素エレメントが、基板上の共振器の中に互いに離れた状態に形成された互いに相補的な第１のタイプ変調ドープ量子井戸インタフェースと第２のタイプの変調ドープ量子井戸インタフェースとを備えているイメージング・デバイスであって、前記画素エレメントが所定の範囲の波長の電磁波を受け取ってその電磁波が共振器の中に注入されることにより電荷が発生し、前記電荷がその画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースに蓄積されるイメージング・デバイス。
2. 前記画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースに蓄積される電荷の量が、その画素エレメントが受け取る所定の範囲の波長の電磁波のパワーに比例する請求項１に記載のイメージング・デバイス。
3. 所定の範囲の波長の電磁波が、前記第１のタイプの変調ドープ量子井戸インタフェースにおいて２次元電子ガスの電子の温度を上昇させ、そのことによって前記第１のタイプの変調ドープ量子井戸インタフェースにより生じる電位障壁を乗り越えた熱イオン放出から電流が発生し、その電流が前記第２のタイプの変調ドープ量子井戸インタフェースに電荷として蓄積する請求項１に記載のイメージング・デバイス。
4. 前記電流が、前記画素エレメントが受け取る所定の範囲の波長の電磁波のパワーに比例する請求項３に記載のイメージング・デバイス。
5. 前記第１のタイプの変調ドープ量子井戸インタフェースと前記第２のタイプの変調ドープ量子井戸インタフェースが垂直方向に互いに離れている請求項１に記載のイメージング・デバイス。
6. 各前記画素エレメントが、
   ｉ）前記画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースから電荷をなくす画素セットアップ・モード、
   ｉｉ）積分期間を通じて前記第２のタイプの変調ドープ量子井戸インタフェースに電荷を蓄積させる信号積分モード、および
   ｉｉｉ）前記第２のタイプの変調ドープ量子井戸インタフェースから電荷を読み出す信号転送モード、
   の３つのモードのうちの少なくとも１つで動作する請求項１に記載のイメージング・デバイス。
7. 各前記画素エレメントが一連のイメージング・サイクルを実行し、各前記イメージング・サイクルには、前記画素セットアップ・モード、前記信号積分モード、および前記信号転送モードが含まれている請求項６に記載のイメージング・デバイス。
8. 前記信号転送モードの間に前記第１のタイプの変調ドープ量子井戸インタフェースから自由電荷がなくなる請求項６に記載のイメージング・デバイス。
9. 前記信号転送モードにおいて前記画素エレメント間で電荷が転送され、そのことによってＣＣＤ型イメージング・アレイが実現する請求項６に記載のイメージング・デバイス。
10. 前記画素エレメント間にある前記第２のタイプの変調ドープ量子井戸インタフェースによって規定される経路を通じて電荷が前記画素エレメント間で転送される請求項９に記載のイメージング・デバイス。
11. 前記画素エレメント間の、前記第２のタイプの変調ドープ量子井戸インタフェースにドナー・イオンがドープされてキャリアの密度が増大している請求項１０に記載のイメージング・デバイス。
12. 前記画素エレメント間の電荷の速度が所望の値になるように前記画素エレメント間にある前記第２のタイプの変調ドープ量子井戸インタフェースの長さが選択されている請求項１０に記載のイメージング・デバイス。
13. 前記第１のタイプの変調ドープ量子井戸インタフェースと前記第２のタイプの変調ドープ量子井戸インタフェースとの間に配置されたアンドープ・スペーサ層が各前記画素エレメントに含まれている請求項１に記載のイメージング・デバイス。
14. 各前記画素エレメントに、
    前記第１のタイプの変調ドープ量子井戸インタフェースと電気的に接触する少なくとも１つの第１のタイプのイオン打ち込み部と、
    前記第２のタイプの変調ドープ量子井戸インタフェースと電気的に接触する少なくとも１つの第２のタイプのイオン打ち込み部とが含まれている請求項１３に記載のイメージング・デバイス。
15. 各前記画素エレメントに、
    前記少なくとも１つの第１のタイプのイオン打ち込み部の上に配置された金属層から形成された少なくとも１つの第１のチャネル注入端子と、
    前記第２のタイプのイオン打ち込み部の上に配置された金属層から形成された第２のチャネル注入端子とが含まれている請求項１４に記載のイメージング・デバイス。
16. 各前記画素エレメントに、
    前記第１のタイプの変調ドープ量子井戸インタフェースと前記第２のタイプの変調ドープ量子井戸インタフェースとを間に挟むようにして形成されているアノードおよびカソードと、
    前記アノードに電気的に接続されたアノード端子と、
    前記カソードに電気的に接続されることにより、前記基板上にサイリスタをベースとした前記画素エレメントが一体に形成されるカソード端子とを備える請求項１５に記載のイメージング・デバイス。
17. 画素セットアップ・モードにおいて所定の画素エレメントの第２のチャネル注入端子に電気的に接続される回線であって、前記画素セットアップ・モードにおいて前記所定の画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースから自由電荷をなくす回路をさらに備える請求項１６に記載のイメージング・デバイス。
18. 各前記画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースに電位障壁部および電荷蓄積部が含まれていて、前記電荷蓄積部は、前記第２のタイプの変調ドープ量子井戸インタフェースの内部の閾値調節用イオン打ち込み部を通じて形成され、前記電位障壁部は、アノード端子の下に配置されて電圧制御される電位障壁を提供する請求項１６に記載のイメージング・デバイス。
19. 前記画素エレメントの前記電位障壁部によって提供される電位障壁を電圧を制御して調節することにより隣接する画素エレメント間で電荷を転送するため、前記画素エレメントのアノード端子に電気的に接続されていて、前記アノード端子にクロック・パルスを印加する回路をさらに備える請求項１８に記載のイメージング・デバイス。
20. 信号転送モードにおいて所定の画素エレメントの第１のチャネル注入端子に電気的に接続され、前記信号転送モードにおいて前記所定の画素エレメントの前記第１のタイプの変調ドープ量子井戸インタフェースから自由電荷をなくす回路をさらに備える請求項１６に記載のイメージング・デバイス。
21. 所定の画素エレメントの前記カソード端子に電気的に接続されていて、前記カソード端子を負荷エレメントに選択的に接続するか、前記カソード端子を高インピーダンス状態にする電子的シャッター回路をさらに備える請求項１６に記載のイメージング・デバイス。
22. 前記電子的シャッター回路が、信号積分モードの間を通じて所定の画素エレメントの前記カソード端子を負荷エレメントに接続することにより、前記所定の画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースに電荷を蓄積させる請求項２１に記載のイメージング・デバイス。
23. 前記電子的シャッター回路が、
    所定の画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースから電荷をなくす画素セットアップ・モードおよび、
    所定の画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースから電荷を読み出す信号転送モード
    のうちの少なくとも１つのモードの間を通じて前記所定の画素エレメントの前記カソード端子を高インピーダンス状態にする請求項２１に記載のイメージング・デバイス。
24. 前記複数の画素エレメントが、フル−フレーム型イメージング・アレイの一部である請求項１に記載のイメージング・デバイス。
25. 前記複数の画素エレメントが、インターライン型イメージング・アレイの一部である請求項１に記載のイメージング・デバイス。
26. 前記複数の画素エレメントが、能動画素型イメージング・アレイの一部である請求項１に記載のイメージング・デバイス。
27. 受け取った所定の範囲の波長の電磁波の画像を生成させる方法であって、
    各画素エレメントが、基板上の共振器の中に互いに離れた状態に形成された互いに相補的な第１のタイプの変調ドープ量子井戸インタフェースと第２のタイプの変調ドープ量子井戸インタフェースとを備えていて、前記画素エレメントが所定の範囲の波長の電磁波を受け取って共振器の中に注入する機能を持つ複数の画素エレメントを用意し、
    前記画素エレメントを信号積分モードで動作させることによって積分期間を通じて前記第２のタイプの変調ドープ量子井戸インタフェースに電荷を蓄積させる操作を備える方法。
28. 前記画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースに蓄積される電荷の量が、前記画素エレメントが受け取る所定の範囲の波長の電磁波のパワーに比例する請求項２７に記載の方法。
29. 所定の範囲の波長の電磁波が、前記第１のタイプの変調ドープ量子井戸インタフェースにおいて２次元電子ガスの電子の温度を上昇させ、そのことによって前記第１のタイプの変調ドープ量子井戸インタフェースにより生じる電位障壁を乗り越えた熱イオン放出から電流が発生し、その電流が前記第２のタイプの変調ドープ量子井戸インタフェースに電荷として蓄積する請求項２７に記載の方法。
30. 前記電流が、前記画素エレメントが受け取る所定の範囲の波長の電磁波のパワーに比例する請求項２９に記載の方法。
31. 前記第１のタイプの変調ドープ量子井戸インタフェースと前記第２のタイプの変調ドープ量子井戸インタフェースが垂直方向に互いに離れている請求項２７に記載の方法。
32. 各前記画素エレメントが、
    ｉ）前記画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースから電荷をなくす画素セットアップ・モード、および
    ｉｉ）前記２のタイプの変調ドープ量子井戸インタフェースから電荷を読み出す信号転送モード
    の２つのモードのうちの少なくとも１つで動作する請求項２７に記載の方法。
33. 各前記画素エレメントが一連のイメージング・サイクルを実行し、各前記イメージング・サイクルには、前記画素セットアップ・モード、前記信号積分モード、および信号転送モードが含まれている請求項３２に記載の方法。
34. 前記信号転送モードの間に前記第１のタイプの変調ドープ量子井戸インタフェースから自由電荷がなくなる請求項３２に記載の方法。
35. 前記信号転送モードにおいて前記画素エレメント間で電荷が転送され、そのことによってＣＣＤ型イメージング・アレイが実現する請求項３２に記載の方法。
36. 前記画素エレメント間にある前記第２のタイプの変調ドープ量子井戸インタフェースによって規定される経路を通じて電荷が前記画素エレメント間で転送される請求項３５に記載の方法。
37. 前記画素エレメント間の前記第２のタイプの変調ドープ量子井戸インタフェースにドナー・イオンがドープされてキャリアの密度が増大している請求項３６に記載の方法。
38. 前記画素エレメント間の電荷の速度が所望の値になるように画素エレメント間にある前記第２のタイプの変調ドープ量子井戸インタフェースの長さが選択されている請求項３６に記載の方法。
39. 前記第１のタイプの変調ドープ量子井戸インタフェースと前記第２のタイプの変調ドープ量子井戸インタフェースとの間に配置されたアンドープ・スペーサ層が各前記画素エレメントに含まれている請求項２７に記載の方法。
40. 各前記画素エレメントに、
    前記第１のタイプの変調ドープ量子井戸インタフェースと電気的に接触する少なくとも１つの第１のタイプのイオン打ち込み部と、
    前記第２のタイプの変調ドープ量子井戸インタフェースと電気的に接触する少なくとも１つの第２のタイプのイオン打ち込み部とが含まれている請求項３９に記載の方法。
41. 各前記画素エレメントに、
    前記少なくとも１つの第１のタイプのイオン打ち込み部の上に配置された金属層から形成された少なくとも１つの第１のチャネル注入端子と、
    前記第２のタイプのイオン打ち込み部の上に配置された金属層から形成された第２のチャネル注入端子とが含まれている請求項４０に記載の方法。
42. 各前記画素エレメントに、
    前記第１のタイプの変調ドープ量子井戸インタフェースと前記第２のタイプの変調ドープ量子井戸インタフェースとを間に挟むようにして形成されているアノードおよびカソードと、
    前記アノードに電気的に接続されたアノード端子と、
    前記カソードに電気的に接続されることにより、前記基板上にサイリスタをベースとした前記画素エレメントが一体に形成されるカソード端子とを備える請求項４１に記載の方法。
43. 画素セットアップ・モードにおいて前記所定の画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースから自由電荷をなくす操作をさらに備える請求項４２に記載の方法。
44. 各前記画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースに電位障壁部および電荷蓄積部が含まれていて、前記電荷蓄積部は、前記第２のタイプの変調ドープ量子井戸インタフェースの内部の閾値調節用イオン打ち込み部を通じて形成され、前記電位障壁部は、アノード端子の下に配置されて電圧制御される電位障壁を提供する請求項４２に記載の方法。
45. 前記画素エレメントの前記電位障壁部によって提供される電位障壁を電圧を制御して調節することにより隣接する画素エレメント間で電荷を転送するため、前記アノード端子にクロック・パルスを印加する操作をさらに備える請求項４４に記載の方法。
46. 信号転送モードにおいて前記所定の画素エレメントの前記第１のタイプの変調ドープ量子井戸インタフェースから自由電荷をなくす操作をさらに備える請求項４２に記載の方法。
47. 信号積分モードの間を通じてカソード端子を負荷エレメントに選択的に接続し、そのことによって前記所定の画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースに電荷を蓄積させる請求項４２に記載の方法。
48. 前記所定の画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースから電荷をなくす画素セットアップ・モードおよび、
    前記所定の画素エレメントの前記第２のタイプの変調ドープ量子井戸インタフェースから電荷を読み出す信号転送モード
    のうちの少なくとも１つのモードの間を通じて前記所定の画素エレメントの前記カソード端子を高インピーダンス状態にする操作をさらに備える請求項４２に記載の方法。
49. 前記複数の画素エレメントが、フル−フレーム型イメージング・アレイの一部である請求項２７に記載の方法。
50. 前記複数の画素エレメントが、インターライン型イメージング・アレイの一部である請求項２７に記載の方法。
51. 前記複数の画素エレメントが、能動画素型イメージング・アレイの一部である請求項２７に記載の方法。

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