JP2004356714A - 差動信号受信装置および差動信号伝送システム - Google Patents
差動信号受信装置および差動信号伝送システム Download PDFInfo
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Abstract
【課題】４本の信号線を用いて３つの差動信号を伝送する場合に、信号線の終端で差動信号が反射してしまうことを防止することが可能な差動信号受信装置および差動信号伝送システムを提供する。
【解決手段】コモン電圧として第３の差動信号の一方の信号を用いて第１の差動信号が伝送される１対の信号線４の間に接続された第１の終端抵抗６の中点と、コモン電圧として第３の差動信号の他方の信号を用いて第２の差動信号が伝送される１対の信号線５の間に接続された第２の終端抵抗７の中点とを中点接続部９が接続する。第１の終端抵抗の中点と第２の終端抵抗の中点とが第３の差動信号の仮想グランドとなり、第３の差動信号に関連する終端抵抗のインピーダンスと第３の差動信号に関連する信号線のインピーダンスとを調整でき、第３の差動信号の反射を防止できる。
【選択図】 図１
【解決手段】コモン電圧として第３の差動信号の一方の信号を用いて第１の差動信号が伝送される１対の信号線４の間に接続された第１の終端抵抗６の中点と、コモン電圧として第３の差動信号の他方の信号を用いて第２の差動信号が伝送される１対の信号線５の間に接続された第２の終端抵抗７の中点とを中点接続部９が接続する。第１の終端抵抗の中点と第２の終端抵抗の中点とが第３の差動信号の仮想グランドとなり、第３の差動信号に関連する終端抵抗のインピーダンスと第３の差動信号に関連する信号線のインピーダンスとを調整でき、第３の差動信号の反射を防止できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、差動信号受信装置および差動信号伝送システムに関し、特には、複数種類の差動信号を用いる差動信号受信装置および差動信号伝送システムに関する。
【０００２】
【従来の技術】
従来、１対の伝送路を介して差動信号を伝送する信号伝送装置がある。１対の伝送路を介して差動信号を伝送する場合、１対の伝送路の両方に振幅と位相のほぼ等しいノイズが混入しても、このノイズを相殺することができ、ノイズに強く、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：外部に対する電磁的な妨害または干渉などの放出現象の総称）も抑えられることが可能となる。
【０００３】
特許文献１（特開２００２−２０４２７２号公報）の図２には、第１および第２の差動信号のそれぞれに別の信号を重畳させ、別の信号が重畳させられた第１および第２の差動信号を２対の伝送路を介して伝送する信号伝送システムが記載されている。
【０００４】
具体的には、第１の差動信号を伝送する１対の伝送路の間に設けられた抵抗の中点に正相のシングルエンド信号を入力し、第２の差動信号を伝送する１対の伝送路の間に設けられた抵抗の中点に逆相のシングルエンド信号を入力している。この場合、４本の伝送路で、２組の差動信号と１種類のシングルエンド信号とを伝送することができる。
【０００５】
第１の差動信号の受信は、第１の差動信号を伝送する１対の伝送路の間に設けられた終端抵抗間に生じる電圧を差動信号受信回路で検出することにより行い、第２の差動信号の受信は、第２の差動信号を伝送する１対の伝送路の間に設けられた終端抵抗間に生じる電圧を差動信号受信回路で検出することにより行っている。
【０００６】
正相のシングルエンド信号は、第１の差動信号を伝送する１対の伝送路の間に設けられた終端抵抗の中点から検出している。また、逆相のシングルエンド信号は、第２の差動信号を伝送する１対の伝送路の間に設けられた終端抵抗の中点から検出している。
【０００７】
【特許文献１】
特開２００２−２０４２７２号公報
【０００８】
【発明が解決しようとする課題】
特許文献１に記載の信号伝送システムにおいて、正相のシングルエンド信号と逆相のシングルエンド信号とのかわりに第３の差動信号を用いることが考えられる。この場合、４本の伝送路で３組の差動信号が伝送可能となる。
【０００９】
しかしながら、特許文献１に記載の信号伝送システムにおいて、正相のシングルエンド信号と逆相のシングルエンド信号とのかわりに単純に第３の差動信号を用いた場合、第３の差動信号が信号線の終端で反射してしまうという問題が生じてしまう。
【００１０】
この問題は、第３の差動信号を伝送する信号線の終端（第１の差動信号を伝送する１対の伝送路の間に設けられた終端抵抗と第２の差動信号を伝送する１対の伝送路の間に設けられた終端抵抗との間）が開放状態（高インピーダンス）であり、第３の差動信号においては終端抵抗と信号線のインピーダンスが合っていないことに起因する。
【００１１】
本発明の目的は、４本の信号線を用いて３つの差動信号を伝送する場合に、信号線の終端で差動信号が反射してしまうことを防止することが可能な差動信号受信装置および差動信号伝送システムを提供することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明の差動信号受信装置および差動信号伝送システムは、コモン電圧として第３の差動信号の一方の信号を用いて第１の差動信号が伝送される１対の信号線の間に接続された第１の終端抵抗の中点と、コモン電圧として前記第３の差動信号の他方の信号を用いて第２の差動信号が伝送される１対の信号線の間に接続された第２の終端抵抗の中点とを同じ電位にする中点電位調整部とを含むことを特徴とする。
【００１３】
上記の発明によれば、第１の終端抵抗の中点と第２の終端抵抗の中点とが同じ電位となるので、第１の終端抵抗の中点と第２の終端抵抗の中点とが第３の差動信号の仮想グランドとなり、第３の差動信号において終端抵抗と信号線のインピーダンスとをあわせることが可能となる。したがって、第３の差動信号の反射を防止することが可能となる。
【００１４】
また、本発明の差動信号受信装置および差動信号伝送システムは、第１の終端抵抗に生じる電圧と第２の終端抵抗に生じる電圧とに基づき第３の差動信号に応じた差動信号を抽出する差動信号抽出回路をさらに含むので、上記と同様の効果を奏するとともに、第３の差動信号に応じた差動信号を高い精度で抽出することが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に示す一実施例に基づき説明する。
【００１６】
図１は、本発明の一実施例の差動信号伝送システムを示したブロック回路図である。
【００１７】
図１において、差動信号伝送システムは、第１の出力バッファ１と、第２の出力バッファ２と、第３の出力バッファ３と、１対の信号線４と、１対の信号線５と、第１の終端抵抗６と、第２の終端抵抗７と、入力バッファ８とを含む。
【００１８】
第１の伝送回路としての第１の出力バッファ１は、差動信号出力回路１１と抵抗１２と抵抗１３とを含む。
【００１９】
差動信号出力回路１１は、入力信号Ｓｉｇ１に応じた第１の差動信号（ＶＳ１＋とＶＳ１−）を、差動信号出力回路１１の１対の出力線１１ａと１１ｂを介して１対の信号線４に出力する。具体的には、差動信号出力回路１１は、第１の差動信号（ＶＳ１＋とＶＳ１−）の電位差が入力信号Ｓｉｇ１に比例するような第１の差動信号を出力する。
【００２０】
直列に接続された抵抗１２と抵抗１３とは、出力線１１ａと出力線１１ｂとの間に接続してある。抵抗１２と抵抗１３のそれぞれのインピーダンスは、１対の信号線４を構成する各信号線のインピーダンスと同じ値にしてある。
【００２１】
第２の伝送回路としての第２の出力バッファ２は、差動信号出力回路２１と抵抗２２と抵抗２３とを含む。
【００２２】
差動信号出力回路２１は、入力信号Ｓｉｇ２に応じた第２の差動信号（ＶＳ２＋とＶＳ２−）を、差動信号出力回路２１の１対の出力線２１ａと２１ｂを介して１対の信号線５に出力する。具体的には、差動信号出力回路２１は、第２の差動信号（ＶＳ２＋とＶＳ２−）の電位差が入力信号Ｓｉｇ２に比例するような第２の差動信号を出力する。
【００２３】
直列に接続された抵抗２２と抵抗２３とは、出力線２１ａと出力線２１ｂとの間に接続してある。抵抗２２と抵抗２３のそれぞれのインピーダンスは、１対の信号線５を構成する各信号線のインピーダンスと同じ値にしてある。
【００２４】
第３の出力バッファ３は、差動信号出力回路３１と抵抗３２と抵抗３３とを含む。
【００２５】
差動信号出力回路３１は、入力信号Ｓｉｇ３に応じた第３の差動信号（ＶＳ３＋とＶＳ３−）を差動信号出力回路３１の１対の出力線３１ａと３１ｂに発生する。具体的には、差動信号出力回路３１は、第３の差動信号（ＶＳ３＋とＶＳ３−）の電位差が入力信号Ｓｉｇ３に比例するような第３の差動信号を出力する。
【００２６】
直列に接続された抵抗３２と抵抗３３とは、出力線３１ａと出力線３１ｂとの間に接続してある。抵抗３２と抵抗３３との接続点には、コモン電圧ＶＣＯＭＯが印加してある。
【００２７】
第３の差動信号の一方の信号（ＶＳ３＋）を出力する出力線３１ａは、抵抗１２および抵抗１３の接続点と接続している。したがって、第１の出力バッファ１は、第３の差動信号の一方の信号（ＶＳ３＋）をコモン電圧とする第１の差動信号（ＶＳ１’＋とＶＳ１’−）を１対の信号線４に伝送する。
【００２８】
第３の差動信号の他方の信号（ＶＳ３−）を出力する出力線３１ｂは、抵抗２２および抵抗２３の接続点と接続している。したがって、第２の出力バッファ２は、第３の差動信号の他方の信号（ＶＳ３−）をコモン電圧とする第２の差動信号（ＶＳ２’＋とＶＳ２’−）を１対の信号線５に伝送する。
【００２９】
なお、第１の差動信号と第２の差動信号および第３の差動信号とは同期信号である。
【００３０】
第１の終端抵抗６は、抵抗６１と抵抗６２との直列回路であり、１対の信号線４の間に接続してある。抵抗６１と抵抗６２のそれぞれのインピーダンスは、１対の信号線４を構成する各信号線のインピーダンスと同じ値にしてある。
【００３１】
第２の終端抵抗７は、抵抗７１と抵抗７２との直列回路であり、１対の信号線５の間に接続してある。抵抗７１と抵抗７２のそれぞれのインピーダンスは、１対の信号線５を構成する各信号線のインピーダンスと同じ値にしてある。
【００３２】
入力バッファ８は、差動入力バッファ８１と、差動入力バッファ８２と、差動信号抽出回路８３と、差動入力バッファ８４とを含む。差動信号抽出回路８３は、コモン電圧抽出回路８３ａとコモン電圧抽出回路８３ｂとを含む。
【００３３】
差動入力バッファ８１は、第１の終端抵抗６に生じる電圧に応じた出力を発生する。第１の終端抵抗６には第１の出力バッファ１の出力が印加されるので、差動入力バッファ８１は、第１の出力バッファ１に入力する入力信号Ｓｉｇ１に応じた出力信号Ｓｉｇ１’を出力する。
【００３４】
差動入力バッファ８２は、第２の終端抵抗７に生じる電圧に応じた出力を発生する。第２の終端抵抗７には第２の出力バッファ２の出力が印加されるので、差動入力バッファ８２は、第２の出力バッファ２に入力する入力信号Ｓｉｇ２に応じた出力信号Ｓｉｇ２’を出力する。
【００３５】
差動信号抽出回路８３は、第１の終端抵抗６に生じる電圧と第２の終端抵抗７に生じる電圧とに基づき第３の出力バッファ３が出力する第３の差動信号に応じた差動信号を抽出する。
【００３６】
具体的には、コモン電圧抽出回路８３ａは、、第１の終端抵抗６に生じる電圧に基づき、第１の差動信号のコモン電圧に応じた第１の電圧出力（ＶＳ３’’＋）を出力する。また、コモン電圧抽出回路８３ｂは、第２の終端抵抗７に生じる電圧に基づき、第２の差動信号のコモン電圧に応じた第２の電圧出力（ＶＳ３’’−）を出力する。
【００３７】
第１の差動信号のコモン電圧が第３の差動信号の一方の信号であり、かつ第２の差動信号のコモン電圧が第３の差動信号の他方の信号であるので、コモン電圧抽出回路８３ａが出力する第１の電圧出力（ＶＳ３’’＋）とコモン電圧抽出回路８３ｂが出力する第２の電圧出力（ＶＳ３’’−）とが第３の差動信号（ＶＳ３＋とＶＳ３−）に対応した差動信号となる。
【００３８】
差動入力バッファ８４は、差動信号抽出回路８３が抽出した第３の差動信号に応じた差動信号の電位差に応じた出力を発生する。つまり、差動入力バッファ８４は、第３の出力バッファ３に入力する入力信号Ｓｉｇ３に応じた出力信号Ｓｉｇ３’を出力する。
【００３９】
中点電位調整部としての中点接続部９は、抵抗６１と抵抗６２との接続点（第１の終端抵抗６の中点）と、抵抗７１と抵抗７２との接続点（第２の終端抵抗７の中点）とを接続する。よって、中点接続部９により、第１の終端抵抗６の中点と第２の終端抵抗７の中点とは同じ電位になる。
【００４０】
第１の終端抵抗６の中点と第２の終端抵抗７の中点とが中点接続部９によって接続されているので、第１の終端抵抗６の中点と第２の終端抵抗７の中点とが第３の差動信号における仮想グランドとなり、第３の差動信号に関連する終端抵抗のインピーダンスと第３の差動信号に関連する信号線のインピーダンスとを調整することが可能になる。したがって、第３の差動信号の反射を防止することが可能となる。
【００４１】
図２は、出力バッファ１の一例を示した回路図である。なお、図２において、図１と同一構成のものには同一符号を附してある。
【００４２】
図２において、出力バッファ１は、差動信号出力回路１１と抵抗１２と抵抗１３とを含む。差動信号出力回路１１は、入力部１１０と、インバータ１１１と、ＰチャネルＭＯＳトランジスタ１１２と、ＮチャネルＭＯＳトランジスタ１１３と、ＰチャネルＭＯＳトランジスタ１１４と、ＮチャネルＭＯＳトランジスタ１１５と、定電流回路１１６と、定電流回路１１７とを含む。
【００４３】
図２に示した出力バッファ１において、定電流回路１１６と定電流回路１１７のインピーダンスを、抵抗１２と抵抗１３のインピーダンスに対して十分大きくしてある。よって、出力バッファ１のインピーダンスは、抵抗１２と抵抗１３とにより決定される。
【００４４】
入力部１１０に入力信号Ｓｉｇ１が入力し、かつ抵抗１２と抵抗１３の接続点にコモン電圧として第３の差動信号の一方の信号（ＶＳ３＋）が入力する。
【００４５】
なお、図２に示した出力バッファ１の差動信号出力回路１１は、出力バッファ２の差動信号出力回路２１および出力バッファ３の差動信号出力回路３１に適用可能である。
【００４６】
図２に示した差動信号出力回路１１を出力バッファ２の差動信号出力回路２１として用いる場合、入力部１１０に入力信号Ｓｉｇ２が入力し、かつ抵抗２２と抵抗２３との接続点にコモン電圧として第３の差動信号の他方の信号（ＶＳ３−）が入力する。
【００４７】
図２に示した差動信号出力回路１１を出力バッファ３の差動信号出力回路３１として用いる場合、入力部１１０に入力信号Ｓｉｇ３が入力し、かつ抵抗３２と抵抗３３との接続点に所望のコモン電圧が入力する。
【００４８】
次に、動作を説明する。
【００４９】
図３は、出力バッファ１の電圧出力と、出力バッファ２の電圧出力と、出力バッファ３の電圧出力と、１対の信号線４の電圧と、１対の信号線５の電圧とを説明するための電圧波形図である。
【００５０】
具体的には、図３（ａ）は出力バッファ１から出力される第１の差動信号（ＶＳ１＋とＶＳ１−）の一例を示した波形図であり、図３（ｂ）は出力バッファ２から出力される第２の差動信号（ＶＳ２＋とＶＳ２−）の一例を示した波形図であり、図３（ｃ）は出力バッファ３から出力される第３の差動信号（ＶＳ３＋とＶＳ３−）の一例を示した波形図であり、図３（ｄ）は１対の信号線４の電圧波形図であり、図３（ｅ）は１対の信号線５の電圧波形図である。
【００５１】
第１の終端抵抗６の中点と第２の終端抵抗７の中点とが中点接続部９によって接続されているので、第１の終端抵抗の中点と第２の終端抵抗の中点とが第３の差動信号の仮想グランドとなり、第３の差動信号に関連する終端抵抗のインピーダンスと第３の差動信号に関連する信号線のインピーダンスとを調整可能となる。したがって、第３の差動信号の反射を防止でき、信号線４および信号線５を介して伝送される信号が劣化してしまうことを防止できる。
【００５２】
したがって、差動入力バッファ８１は１対の信号線４を介して入力する第１の差動信号の電位差に応じた信号Ｓｉｇ１’を出力し、差動入力バッファ８２は１対の信号線５を介して入力する第２の差動信号の電位差に応じた信号Ｓｉｇ２’を出力し、差動入力バッファ８４は差動信号抽出回路８３が出力する差動信号の電位差に応じた信号Ｓｉｇ３’を出力する。
【００５３】
本実施例によれば、第１の終端抵抗６の中点と第２の終端抵抗７の中点とが中点接続部９によって接続されているので、４本の信号線を用いて３種類の差動信号を伝送する場合に、信号線の終端で差動信号が反射してしまうことを防止でき、４本の信号線を用いて３種類の差動信号を高い精度で伝送可能となる。
【００５４】
よって、差動信号抽出回路８３により、第１の終端抵抗６に生じる電圧と第２の終端抵抗７に生じる電圧とに基づき第３の差動信号に応じた差動信号を抽出する際、第３の差動信号に応じた差動信号を高い精度で抽出することが可能となる。
【００５５】
また、差動信号を伝送する信号線４および信号線５のコモン電圧として差動信号を用いるので、４本の信号線での平均電圧が一定となり、ＥＭＩを抑えることができる。
【００５６】
また、４本の信号線に共通の外来ノイズは、差動入力バッファ８１と差動入力バッファ８２と差動入力バッファ８４のいずれからみてもコモンモードノイズとなるため、４本の信号線に共通の外来ノイズは、差動入力バッファ８１と差動入力バッファ８２および差動入力バッファ８４が出力する信号に影響しない。
【００５７】
また、コモン電圧抽出回路８３ａとコモン電圧抽出回路８３ｂとのそれぞれの入力部が信号線４および信号線５に与える影響が十分に小さいならば、複数の入力バッファ８を信号線４および信号線５に設けるマルチドロップ構成とすることもできる。
【００５８】
図４は、複数の入力バッファ８として３つの入力バッファ８を設けたマルチドロップ構成の一例を示した図である。なお、図４において、図１と同一構成のものには同一符号を附してある。
【００５９】
図５は、入力バッファ８の他の例を示した回路図である。なお、図５において、図１と同一構成のものには同一符号を附してある。
【００６０】
図５において、入力バッファ８は、第１の差動信号抽出回路８３１と、第２の差動信号抽出回路８３２と、信号レベル調整回路８５と、差動入力バッファ８１と、差動入力バッファ８２と、差動入力バッファ８４とを含む。
【００６１】
第１の差動信号抽出回路８３１は、第１の終端抵抗６の両端に生じる電位のうち高い方の電位に応じた第１の出力ＶＭ１を出力する。
【００６２】
具体的には、第１の差動信号抽出回路８３１は、定電流回路８３１ａと、第１のＰチャネルＭＯＳトランジスタ８３１ｂと、第２のＰチャネルＭＯＳトランジスタ８３１ｃと、第１のＮチャネルＭＯＳトランジスタ８３１ｄと、第２のＮチャネルＭＯＳトランジスタ８３１ｅとを含む。
【００６３】
定電流回路８３１ａは、一端が電源の高電位側（ＶＤＤ）と接続する。
【００６４】
第１のＰチャネルＭＯＳトランジスタ８３１ｂは、ゲートに第１の終端抵抗６の両端のそれぞれに生じる電位の一方（ＶＳ１’＋）を入力しソースが定電流回路８３１ａの他端と接続する。
【００６５】
第２のＰチャネルＭＯＳトランジスタ８３１ｃは、ゲートに第１の終端抵抗６の両端のそれぞれに生じる電位の他方（ＶＳ１’−）を入力しソースが定電流回路８３１ａの他端と接続する。
【００６６】
第１のＮチャネルＭＯＳトランジスタ８３１ｄは、ドレインおよびゲートが第１のＰチャネルＭＯＳトランジスタ８３１ｂのドレインと接続しソースが電源の低電位側（グランド）に接続する。
【００６７】
第２のＮチャネルＭＯＳトランジスタ８３１ｅは、ドレインおよびゲートが第２のＰチャネルＭＯＳトランジスタ８３１ｃのドレインと接続しソースが電源の低電位側（グランド）に接続する。
【００６８】
第１の差動信号抽出回路８３１は、定電流回路８３１ａの他端と第１のＰチャネルＭＯＳトランジスタ８３１ｂのソースおよび第２のＰチャネルＭＯＳトランジスタ８３１ｃのソースとの接続点の電位を第１の出力（ＶＭ１）として出力する。
【００６９】
また、第１の差動信号抽出回路８３１は、第１のＰチャネルＭＯＳトランジスタ８３１ｂのドレインと第１のＮチャネルＭＯＳトランジスタ８３１ｄのドレインとの接続点の電位を第１の終端抵抗６の両端のそれぞれに生じる電位の一方に応じた信号として差動入力バッファ８１に出力する。
【００７０】
また、第１の差動信号抽出回路８３１は、第２のＰチャネルＭＯＳトランジスタ８３１ｃのドレインと第２のＮチャネルＭＯＳトランジスタ８３１ｅのドレインとの接続点の電位を第１の終端抵抗６の両端のそれぞれに生じる電位の他方に応じた信号として差動入力バッファ８１に出力する。
【００７１】
つまり、第１の差動信号抽出回路８３１は、入力する第１の差動信号（ＶＳ１’＋とＶＳ１’−）の信号レベルを調整した２つの信号を差動入力バッファ８１に出力する。
【００７２】
第２の差動信号抽出回路８３２は、第２の終端抵抗７の両端に生じる電位のうち高い方の電位に応じた第２の出力ＶＭ２を出力する。
【００７３】
具体的には、第２の差動信号抽出回路８３２は、定電流回路８３２ａと、第３のＰチャネルＭＯＳトランジスタ８３２ｂと、第４のＰチャネルＭＯＳトランジスタ８３２ｃと、第３のＮチャネルＭＯＳトランジスタ８３２ｄと、第４のＮチャネルＭＯＳトランジスタ８３２ｅとを含む。
【００７４】
定電流回路８３２ａは、一端が電源の高電位側（ＶＤＤ）と接続する。
【００７５】
第３のＰチャネルＭＯＳトランジスタ８３２ｂは、ゲートに第２の終端抵抗７の両端のそれぞれに生じる電位の一方（ＶＳ２’＋）を入力しソースが定電流回路８３２ａの他端と接続する。
【００７６】
第４のＰチャネルＭＯＳトランジスタ８３２ｃは、ゲートに第２の終端抵抗７の両端のそれぞれに生じる電位の他方（ＶＳ２’−）を入力しソースが定電流回路８３２ａの他端と接続する。
【００７７】
第３のＮチャネルＭＯＳトランジスタ８３２ｄは、ドレインおよびゲートが第３のＰチャネルＭＯＳトランジスタ８３２ｂのドレインと接続しソースが電源の低電位側（グランド）と接続する。
【００７８】
第４のＮチャネルＭＯＳトランジスタ８３２ｅは、ドレインおよびゲートが第４のＰチャネルＭＯＳトランジスタ８３２ｃのドレインと接続しソースが電源の低電位側（グランド）と接続する。
【００７９】
第２の差動信号抽出回路８３２は、定電流回路８３２ａの他端と第３のＰチャネルＭＯＳトランジスタ８３２ｂのソースおよび第４のＰチャネルＭＯＳトランジスタ８３２ｃのソースとの接続点の電位を第２の出力（ＶＭ２）として出力する。
【００８０】
第１の出力（ＶＭ１）と第２の出力（ＶＭ２）とが第３の差動信号に応じた差動信号となる。
【００８１】
また、第２の差動信号抽出回路８３２は、第３のＰチャネルＭＯＳトランジスタ８３２ｂのドレインと第３のＮチャネルＭＯＳトランジスタ８３２ｄのドレインとの接続点の電位を第２の終端抵抗７の両端のそれぞれに生じる電位の一方に応じた信号として差動入力バッファ８２に出力する。
【００８２】
また、第２の差動信号抽出回路８３２は、第４のＰチャネルＭＯＳトランジスタ８３２ｃのドレインと第４のＮチャネルＭＯＳトランジスタ８３２ｅのドレインとの接続点の電位を第２の終端抵抗７の両端のそれぞれに生じる電位の他方に応じた信号として差動入力バッファ８２に出力する。
【００８３】
つまり、第２の差動信号抽出回路８３２は、入力する第２の差動信号（ＶＳ２’＋とＶＳ２’−）の信号レベルを調整した２つの信号を差動入力バッファ８２に出力する。
【００８４】
信号レベル調整回路８５は、第１の差動信号抽出回路８３１の出力ＶＭ１と第２の差動信号抽出回路８３２の出力ＶＭ２との信号レベルを調整した２つの信号を差動入力バッファ８４に出力する。
【００８５】
差動入力バッファ８１と差動入力バッファ８２と差動入力バッファ８４とは、差動増幅回路である。
【００８６】
図５に示した入力バッファ８は、差動の構成にしたトランジスタのソースの電圧変化に着目したもので、ＶＭ１の電圧はＶＳ１’＋とＶＳ１’−のうちの高い方の電圧に追従し、ＶＭ２の電圧は、ＶＳ２’＋とＶＳ２’−のうちの高い方の電圧に追従する。
【００８７】
このため、ＶＭ１の電圧とＶＭ２の電圧とは、ほぼＶＳ３’＋とＶＳ３’−と同様な動きをし、ＶＭ１の電圧とＶＭ２の電圧とに応じた２つの信号の差を検出する差動入力バッファ８４を介して信号Ｓｉｇ３’を取り出すことができる。
【００８８】
ただし、ＶＭ１の電圧とＶＭ２の電圧は、信号の切り替わり目のエッジが不確定となるため、信号のエッジが必要な信号は、Ｓｉｇ３に割り当てないようにすることが望ましい。
【００８９】
本実施例では、第１の出力ＶＭ１と第２の出力ＶＭ２とを第３の差動信号に応じた差動信号とするので、第１の終端抵抗６の中間電圧と第２の終端抵抗７の中間電圧とから第３の差動信号に応じた差動信号を抽出する場合に比べて、電圧レベルの高い第３の差動信号に応じた差動信号を抽出することが可能となる。
【００９０】
また、第１の差動信号抽出回路８３１と第２の差動信号抽出回路８３２を用いて第３の差動信号に応じた差動信号を抽出するので、差動信号抽出回路が、第１および第２の終端抵抗のインピーダンスに影響を与えることを抑制することが可能となる。
【００９１】
したがって、例えば第１の終端抵抗６に並列に接続した抵抗の中間電圧と第２の終端抵抗７に並列に接続した抵抗の中間電圧とから第３の差動信号に応じた差動信号を抽出する場合に生じる抵抗と信号線とのインピーダンス整合処理を解消可能となる。
【００９２】
また、第３の差動信号に応じた差動信号を抽出する第１および第２の差動信号抽出回路８３１および８３２によって、第１および第２の差動信号の大きさを調整可能となり、第３の差動信号に応じた差動信号を抽出する回路と第１および第２の差動信号の大きさを調整する回路とを別構成にする場合に比べて構成の簡略化が図れる。
【００９３】
なお、図５に示した入力バッファ８では、第１の差動信号抽出回路８３１と第２の差動信号抽出回路８３２として、差動信号をＰチャネルＭＯＳトランジスタで受けるようにしたが、差動信号をＮチャネルＭＯＳトランジスタで受けるようにしてもよい。この場合、第１および第２の差動信号の低電位側から第３の差動信号に応じた差動信号を抽出することになる。
【００９４】
以上説明した各実施例において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【００９５】
例えば、中点電位調整部は、図１に示した中点接続部９に限るものではない。
【００９６】
図６は、中点電位調整部の他の例を示した回路図である。なお、図６において、図１と同一構成のものには同一符号を附してある。
【００９７】
図６に示すように、中点電位調整部は、第１の終端抵抗６の中点をグランドに接地する第１の接地部９１と、第２の終端抵抗７の中点をグランドに接地する第２の接地部９２とで構成してもよい。なお、第１の接地部９１と第２の接地部９２とは、第１の終端抵抗６の中点と第２の終端抵抗７の中点とを、直接グランドに接地してもよいし、またはコンデンサを介してＡＣ的に接地してもよい。
【００９８】
図７は、中点電位調整部のさらに他の例を示した回路図である。なお、図７において、図１と同一構成のものには同一符号を附してある。
【００９９】
図７に示すように、第１の終端抵抗６の中点を所定の電位（例えば、差動信号出力回路３１に入力するコモン電圧ＶＣＯＭＯ）に接続する第１の接続部９３と、第２の終端抵抗７の中点を前記所定の電位（例えば、差動信号出力回路３１に入力するコモン電圧ＶＣＯＭＯ）に接続する第２の接続部９４とで構成してもよい。
【０１００】
【発明の効果】
本発明によれば、コモン電圧として第３の差動信号の一方の信号を用いて第１の差動信号が伝送される１対の信号線の間に接続された第１の終端抵抗と、コモン電圧として第３の差動信号の他方の信号を用いて第２の差動信号が伝送される１対の信号線の間に接続された第２の終端抵抗とを含み、中点電位調整部によって、第１の終端抵抗の中点と第２の終端抵抗の中点とを同じ電位にしている。
【０１０１】
したがって、第１の終端抵抗の中点と第２の終端抵抗の中点とが第３の差動信号の仮想グランドとなり、第３の差動信号において終端抵抗と信号線のインピーダンスとをあわせることが可能となる。よって、第３の差動信号の反射を防止することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である差動信号伝送システムを示した回路図である。
【図２】図１に示した出力バッファの一例を示した回路図である。
【図３】図１に示した差動信号伝送システムの動作を説明するための電圧波形図である。
【図４】本発明の他の実施例である差動信号伝送システムを示した回路図である。
【図５】図１および図４に示した入力バッファの一例を示した回路図である。
【図６】図１に示した中点電位調整部の他の例を示した回路図である。
【図７】図１に示した中点電位調整部のさらに他の例を示した回路図である。
【符号の説明】
１ 第１の出力バッファ
１１ 差動信号出力回路
１１０ 入力部
１１１ インバータ
１１２ ＰチャネルＭＯＳトランジスタ
１１３ ＮチャネルＭＯＳトランジスタ
１１４ ＰチャネルＭＯＳトランジスタ
１１５ ＮチャネルＭＯＳトランジスタ
１１６ 定電流回路
１１７ 定電流回路
１１ａ 出力線
１１ｂ 出力線
１２ 抵抗
１３ 抵抗
２ 第２の出力バッファ
２１ 差動信号出力回路
２１ａ 出力線
２１ｂ 出力線
２２ 抵抗
２３ 抵抗
３ 第３の出力バッファ
３１ 差動信号出力回路
３１ａ 出力線
３１ｂ 出力線
３２ 抵抗
３３ 抵抗
４ 信号線
５ 信号線
６ 第１の終端抵抗
６１ 抵抗
６２ 抵抗
７ 第２の終端抵抗
７１ 抵抗
７２ 抵抗
８ 入力バッファ
８１ 差動入力バッファ
８２ 差動入力バッファ
８３ 差動信号抽出回路
８３ａ コモン電圧抽出回路
８３ｂ コモン電圧抽出回路
８３１ 第１の差動信号抽出回路
８３１ａ 定電流回路
８３１ｂ 第１のＰチャネルＭＯＳトランジスタ
８３１ｃ 第２のＰチャネルＭＯＳトランジスタ
８３１ｄ 第１のＮチャネルＭＯＳトランジスタ
８３１ｅ 第２のＮチャネルＭＯＳトランジスタ
８３２ 第２の差動信号抽出回路
８３２ａ 定電流回路
８３２ｂ 第３のＰチャネルＭＯＳトランジスタ
８３２ｃ 第４のＰチャネルＭＯＳトランジスタ
８３２ｄ 第３のＮチャネルＭＯＳトランジスタ
８３２ｅ 第４のＮチャネルＭＯＳトランジスタ
８４ 差動入力バッファ
８５ 信号レベル調整回路
９ 中点電位調整部
９１ 第１の接地部
９２ 第２の接地部
９３ 第１の接続部
９４ 第２の接続部
【発明の属する技術分野】
本発明は、差動信号受信装置および差動信号伝送システムに関し、特には、複数種類の差動信号を用いる差動信号受信装置および差動信号伝送システムに関する。
【０００２】
【従来の技術】
従来、１対の伝送路を介して差動信号を伝送する信号伝送装置がある。１対の伝送路を介して差動信号を伝送する場合、１対の伝送路の両方に振幅と位相のほぼ等しいノイズが混入しても、このノイズを相殺することができ、ノイズに強く、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：外部に対する電磁的な妨害または干渉などの放出現象の総称）も抑えられることが可能となる。
【０００３】
特許文献１（特開２００２−２０４２７２号公報）の図２には、第１および第２の差動信号のそれぞれに別の信号を重畳させ、別の信号が重畳させられた第１および第２の差動信号を２対の伝送路を介して伝送する信号伝送システムが記載されている。
【０００４】
具体的には、第１の差動信号を伝送する１対の伝送路の間に設けられた抵抗の中点に正相のシングルエンド信号を入力し、第２の差動信号を伝送する１対の伝送路の間に設けられた抵抗の中点に逆相のシングルエンド信号を入力している。この場合、４本の伝送路で、２組の差動信号と１種類のシングルエンド信号とを伝送することができる。
【０００５】
第１の差動信号の受信は、第１の差動信号を伝送する１対の伝送路の間に設けられた終端抵抗間に生じる電圧を差動信号受信回路で検出することにより行い、第２の差動信号の受信は、第２の差動信号を伝送する１対の伝送路の間に設けられた終端抵抗間に生じる電圧を差動信号受信回路で検出することにより行っている。
【０００６】
正相のシングルエンド信号は、第１の差動信号を伝送する１対の伝送路の間に設けられた終端抵抗の中点から検出している。また、逆相のシングルエンド信号は、第２の差動信号を伝送する１対の伝送路の間に設けられた終端抵抗の中点から検出している。
【０００７】
【特許文献１】
特開２００２−２０４２７２号公報
【０００８】
【発明が解決しようとする課題】
特許文献１に記載の信号伝送システムにおいて、正相のシングルエンド信号と逆相のシングルエンド信号とのかわりに第３の差動信号を用いることが考えられる。この場合、４本の伝送路で３組の差動信号が伝送可能となる。
【０００９】
しかしながら、特許文献１に記載の信号伝送システムにおいて、正相のシングルエンド信号と逆相のシングルエンド信号とのかわりに単純に第３の差動信号を用いた場合、第３の差動信号が信号線の終端で反射してしまうという問題が生じてしまう。
【００１０】
この問題は、第３の差動信号を伝送する信号線の終端（第１の差動信号を伝送する１対の伝送路の間に設けられた終端抵抗と第２の差動信号を伝送する１対の伝送路の間に設けられた終端抵抗との間）が開放状態（高インピーダンス）であり、第３の差動信号においては終端抵抗と信号線のインピーダンスが合っていないことに起因する。
【００１１】
本発明の目的は、４本の信号線を用いて３つの差動信号を伝送する場合に、信号線の終端で差動信号が反射してしまうことを防止することが可能な差動信号受信装置および差動信号伝送システムを提供することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明の差動信号受信装置および差動信号伝送システムは、コモン電圧として第３の差動信号の一方の信号を用いて第１の差動信号が伝送される１対の信号線の間に接続された第１の終端抵抗の中点と、コモン電圧として前記第３の差動信号の他方の信号を用いて第２の差動信号が伝送される１対の信号線の間に接続された第２の終端抵抗の中点とを同じ電位にする中点電位調整部とを含むことを特徴とする。
【００１３】
上記の発明によれば、第１の終端抵抗の中点と第２の終端抵抗の中点とが同じ電位となるので、第１の終端抵抗の中点と第２の終端抵抗の中点とが第３の差動信号の仮想グランドとなり、第３の差動信号において終端抵抗と信号線のインピーダンスとをあわせることが可能となる。したがって、第３の差動信号の反射を防止することが可能となる。
【００１４】
また、本発明の差動信号受信装置および差動信号伝送システムは、第１の終端抵抗に生じる電圧と第２の終端抵抗に生じる電圧とに基づき第３の差動信号に応じた差動信号を抽出する差動信号抽出回路をさらに含むので、上記と同様の効果を奏するとともに、第３の差動信号に応じた差動信号を高い精度で抽出することが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に示す一実施例に基づき説明する。
【００１６】
図１は、本発明の一実施例の差動信号伝送システムを示したブロック回路図である。
【００１７】
図１において、差動信号伝送システムは、第１の出力バッファ１と、第２の出力バッファ２と、第３の出力バッファ３と、１対の信号線４と、１対の信号線５と、第１の終端抵抗６と、第２の終端抵抗７と、入力バッファ８とを含む。
【００１８】
第１の伝送回路としての第１の出力バッファ１は、差動信号出力回路１１と抵抗１２と抵抗１３とを含む。
【００１９】
差動信号出力回路１１は、入力信号Ｓｉｇ１に応じた第１の差動信号（ＶＳ１＋とＶＳ１−）を、差動信号出力回路１１の１対の出力線１１ａと１１ｂを介して１対の信号線４に出力する。具体的には、差動信号出力回路１１は、第１の差動信号（ＶＳ１＋とＶＳ１−）の電位差が入力信号Ｓｉｇ１に比例するような第１の差動信号を出力する。
【００２０】
直列に接続された抵抗１２と抵抗１３とは、出力線１１ａと出力線１１ｂとの間に接続してある。抵抗１２と抵抗１３のそれぞれのインピーダンスは、１対の信号線４を構成する各信号線のインピーダンスと同じ値にしてある。
【００２１】
第２の伝送回路としての第２の出力バッファ２は、差動信号出力回路２１と抵抗２２と抵抗２３とを含む。
【００２２】
差動信号出力回路２１は、入力信号Ｓｉｇ２に応じた第２の差動信号（ＶＳ２＋とＶＳ２−）を、差動信号出力回路２１の１対の出力線２１ａと２１ｂを介して１対の信号線５に出力する。具体的には、差動信号出力回路２１は、第２の差動信号（ＶＳ２＋とＶＳ２−）の電位差が入力信号Ｓｉｇ２に比例するような第２の差動信号を出力する。
【００２３】
直列に接続された抵抗２２と抵抗２３とは、出力線２１ａと出力線２１ｂとの間に接続してある。抵抗２２と抵抗２３のそれぞれのインピーダンスは、１対の信号線５を構成する各信号線のインピーダンスと同じ値にしてある。
【００２４】
第３の出力バッファ３は、差動信号出力回路３１と抵抗３２と抵抗３３とを含む。
【００２５】
差動信号出力回路３１は、入力信号Ｓｉｇ３に応じた第３の差動信号（ＶＳ３＋とＶＳ３−）を差動信号出力回路３１の１対の出力線３１ａと３１ｂに発生する。具体的には、差動信号出力回路３１は、第３の差動信号（ＶＳ３＋とＶＳ３−）の電位差が入力信号Ｓｉｇ３に比例するような第３の差動信号を出力する。
【００２６】
直列に接続された抵抗３２と抵抗３３とは、出力線３１ａと出力線３１ｂとの間に接続してある。抵抗３２と抵抗３３との接続点には、コモン電圧ＶＣＯＭＯが印加してある。
【００２７】
第３の差動信号の一方の信号（ＶＳ３＋）を出力する出力線３１ａは、抵抗１２および抵抗１３の接続点と接続している。したがって、第１の出力バッファ１は、第３の差動信号の一方の信号（ＶＳ３＋）をコモン電圧とする第１の差動信号（ＶＳ１’＋とＶＳ１’−）を１対の信号線４に伝送する。
【００２８】
第３の差動信号の他方の信号（ＶＳ３−）を出力する出力線３１ｂは、抵抗２２および抵抗２３の接続点と接続している。したがって、第２の出力バッファ２は、第３の差動信号の他方の信号（ＶＳ３−）をコモン電圧とする第２の差動信号（ＶＳ２’＋とＶＳ２’−）を１対の信号線５に伝送する。
【００２９】
なお、第１の差動信号と第２の差動信号および第３の差動信号とは同期信号である。
【００３０】
第１の終端抵抗６は、抵抗６１と抵抗６２との直列回路であり、１対の信号線４の間に接続してある。抵抗６１と抵抗６２のそれぞれのインピーダンスは、１対の信号線４を構成する各信号線のインピーダンスと同じ値にしてある。
【００３１】
第２の終端抵抗７は、抵抗７１と抵抗７２との直列回路であり、１対の信号線５の間に接続してある。抵抗７１と抵抗７２のそれぞれのインピーダンスは、１対の信号線５を構成する各信号線のインピーダンスと同じ値にしてある。
【００３２】
入力バッファ８は、差動入力バッファ８１と、差動入力バッファ８２と、差動信号抽出回路８３と、差動入力バッファ８４とを含む。差動信号抽出回路８３は、コモン電圧抽出回路８３ａとコモン電圧抽出回路８３ｂとを含む。
【００３３】
差動入力バッファ８１は、第１の終端抵抗６に生じる電圧に応じた出力を発生する。第１の終端抵抗６には第１の出力バッファ１の出力が印加されるので、差動入力バッファ８１は、第１の出力バッファ１に入力する入力信号Ｓｉｇ１に応じた出力信号Ｓｉｇ１’を出力する。
【００３４】
差動入力バッファ８２は、第２の終端抵抗７に生じる電圧に応じた出力を発生する。第２の終端抵抗７には第２の出力バッファ２の出力が印加されるので、差動入力バッファ８２は、第２の出力バッファ２に入力する入力信号Ｓｉｇ２に応じた出力信号Ｓｉｇ２’を出力する。
【００３５】
差動信号抽出回路８３は、第１の終端抵抗６に生じる電圧と第２の終端抵抗７に生じる電圧とに基づき第３の出力バッファ３が出力する第３の差動信号に応じた差動信号を抽出する。
【００３６】
具体的には、コモン電圧抽出回路８３ａは、、第１の終端抵抗６に生じる電圧に基づき、第１の差動信号のコモン電圧に応じた第１の電圧出力（ＶＳ３’’＋）を出力する。また、コモン電圧抽出回路８３ｂは、第２の終端抵抗７に生じる電圧に基づき、第２の差動信号のコモン電圧に応じた第２の電圧出力（ＶＳ３’’−）を出力する。
【００３７】
第１の差動信号のコモン電圧が第３の差動信号の一方の信号であり、かつ第２の差動信号のコモン電圧が第３の差動信号の他方の信号であるので、コモン電圧抽出回路８３ａが出力する第１の電圧出力（ＶＳ３’’＋）とコモン電圧抽出回路８３ｂが出力する第２の電圧出力（ＶＳ３’’−）とが第３の差動信号（ＶＳ３＋とＶＳ３−）に対応した差動信号となる。
【００３８】
差動入力バッファ８４は、差動信号抽出回路８３が抽出した第３の差動信号に応じた差動信号の電位差に応じた出力を発生する。つまり、差動入力バッファ８４は、第３の出力バッファ３に入力する入力信号Ｓｉｇ３に応じた出力信号Ｓｉｇ３’を出力する。
【００３９】
中点電位調整部としての中点接続部９は、抵抗６１と抵抗６２との接続点（第１の終端抵抗６の中点）と、抵抗７１と抵抗７２との接続点（第２の終端抵抗７の中点）とを接続する。よって、中点接続部９により、第１の終端抵抗６の中点と第２の終端抵抗７の中点とは同じ電位になる。
【００４０】
第１の終端抵抗６の中点と第２の終端抵抗７の中点とが中点接続部９によって接続されているので、第１の終端抵抗６の中点と第２の終端抵抗７の中点とが第３の差動信号における仮想グランドとなり、第３の差動信号に関連する終端抵抗のインピーダンスと第３の差動信号に関連する信号線のインピーダンスとを調整することが可能になる。したがって、第３の差動信号の反射を防止することが可能となる。
【００４１】
図２は、出力バッファ１の一例を示した回路図である。なお、図２において、図１と同一構成のものには同一符号を附してある。
【００４２】
図２において、出力バッファ１は、差動信号出力回路１１と抵抗１２と抵抗１３とを含む。差動信号出力回路１１は、入力部１１０と、インバータ１１１と、ＰチャネルＭＯＳトランジスタ１１２と、ＮチャネルＭＯＳトランジスタ１１３と、ＰチャネルＭＯＳトランジスタ１１４と、ＮチャネルＭＯＳトランジスタ１１５と、定電流回路１１６と、定電流回路１１７とを含む。
【００４３】
図２に示した出力バッファ１において、定電流回路１１６と定電流回路１１７のインピーダンスを、抵抗１２と抵抗１３のインピーダンスに対して十分大きくしてある。よって、出力バッファ１のインピーダンスは、抵抗１２と抵抗１３とにより決定される。
【００４４】
入力部１１０に入力信号Ｓｉｇ１が入力し、かつ抵抗１２と抵抗１３の接続点にコモン電圧として第３の差動信号の一方の信号（ＶＳ３＋）が入力する。
【００４５】
なお、図２に示した出力バッファ１の差動信号出力回路１１は、出力バッファ２の差動信号出力回路２１および出力バッファ３の差動信号出力回路３１に適用可能である。
【００４６】
図２に示した差動信号出力回路１１を出力バッファ２の差動信号出力回路２１として用いる場合、入力部１１０に入力信号Ｓｉｇ２が入力し、かつ抵抗２２と抵抗２３との接続点にコモン電圧として第３の差動信号の他方の信号（ＶＳ３−）が入力する。
【００４７】
図２に示した差動信号出力回路１１を出力バッファ３の差動信号出力回路３１として用いる場合、入力部１１０に入力信号Ｓｉｇ３が入力し、かつ抵抗３２と抵抗３３との接続点に所望のコモン電圧が入力する。
【００４８】
次に、動作を説明する。
【００４９】
図３は、出力バッファ１の電圧出力と、出力バッファ２の電圧出力と、出力バッファ３の電圧出力と、１対の信号線４の電圧と、１対の信号線５の電圧とを説明するための電圧波形図である。
【００５０】
具体的には、図３（ａ）は出力バッファ１から出力される第１の差動信号（ＶＳ１＋とＶＳ１−）の一例を示した波形図であり、図３（ｂ）は出力バッファ２から出力される第２の差動信号（ＶＳ２＋とＶＳ２−）の一例を示した波形図であり、図３（ｃ）は出力バッファ３から出力される第３の差動信号（ＶＳ３＋とＶＳ３−）の一例を示した波形図であり、図３（ｄ）は１対の信号線４の電圧波形図であり、図３（ｅ）は１対の信号線５の電圧波形図である。
【００５１】
第１の終端抵抗６の中点と第２の終端抵抗７の中点とが中点接続部９によって接続されているので、第１の終端抵抗の中点と第２の終端抵抗の中点とが第３の差動信号の仮想グランドとなり、第３の差動信号に関連する終端抵抗のインピーダンスと第３の差動信号に関連する信号線のインピーダンスとを調整可能となる。したがって、第３の差動信号の反射を防止でき、信号線４および信号線５を介して伝送される信号が劣化してしまうことを防止できる。
【００５２】
したがって、差動入力バッファ８１は１対の信号線４を介して入力する第１の差動信号の電位差に応じた信号Ｓｉｇ１’を出力し、差動入力バッファ８２は１対の信号線５を介して入力する第２の差動信号の電位差に応じた信号Ｓｉｇ２’を出力し、差動入力バッファ８４は差動信号抽出回路８３が出力する差動信号の電位差に応じた信号Ｓｉｇ３’を出力する。
【００５３】
本実施例によれば、第１の終端抵抗６の中点と第２の終端抵抗７の中点とが中点接続部９によって接続されているので、４本の信号線を用いて３種類の差動信号を伝送する場合に、信号線の終端で差動信号が反射してしまうことを防止でき、４本の信号線を用いて３種類の差動信号を高い精度で伝送可能となる。
【００５４】
よって、差動信号抽出回路８３により、第１の終端抵抗６に生じる電圧と第２の終端抵抗７に生じる電圧とに基づき第３の差動信号に応じた差動信号を抽出する際、第３の差動信号に応じた差動信号を高い精度で抽出することが可能となる。
【００５５】
また、差動信号を伝送する信号線４および信号線５のコモン電圧として差動信号を用いるので、４本の信号線での平均電圧が一定となり、ＥＭＩを抑えることができる。
【００５６】
また、４本の信号線に共通の外来ノイズは、差動入力バッファ８１と差動入力バッファ８２と差動入力バッファ８４のいずれからみてもコモンモードノイズとなるため、４本の信号線に共通の外来ノイズは、差動入力バッファ８１と差動入力バッファ８２および差動入力バッファ８４が出力する信号に影響しない。
【００５７】
また、コモン電圧抽出回路８３ａとコモン電圧抽出回路８３ｂとのそれぞれの入力部が信号線４および信号線５に与える影響が十分に小さいならば、複数の入力バッファ８を信号線４および信号線５に設けるマルチドロップ構成とすることもできる。
【００５８】
図４は、複数の入力バッファ８として３つの入力バッファ８を設けたマルチドロップ構成の一例を示した図である。なお、図４において、図１と同一構成のものには同一符号を附してある。
【００５９】
図５は、入力バッファ８の他の例を示した回路図である。なお、図５において、図１と同一構成のものには同一符号を附してある。
【００６０】
図５において、入力バッファ８は、第１の差動信号抽出回路８３１と、第２の差動信号抽出回路８３２と、信号レベル調整回路８５と、差動入力バッファ８１と、差動入力バッファ８２と、差動入力バッファ８４とを含む。
【００６１】
第１の差動信号抽出回路８３１は、第１の終端抵抗６の両端に生じる電位のうち高い方の電位に応じた第１の出力ＶＭ１を出力する。
【００６２】
具体的には、第１の差動信号抽出回路８３１は、定電流回路８３１ａと、第１のＰチャネルＭＯＳトランジスタ８３１ｂと、第２のＰチャネルＭＯＳトランジスタ８３１ｃと、第１のＮチャネルＭＯＳトランジスタ８３１ｄと、第２のＮチャネルＭＯＳトランジスタ８３１ｅとを含む。
【００６３】
定電流回路８３１ａは、一端が電源の高電位側（ＶＤＤ）と接続する。
【００６４】
第１のＰチャネルＭＯＳトランジスタ８３１ｂは、ゲートに第１の終端抵抗６の両端のそれぞれに生じる電位の一方（ＶＳ１’＋）を入力しソースが定電流回路８３１ａの他端と接続する。
【００６５】
第２のＰチャネルＭＯＳトランジスタ８３１ｃは、ゲートに第１の終端抵抗６の両端のそれぞれに生じる電位の他方（ＶＳ１’−）を入力しソースが定電流回路８３１ａの他端と接続する。
【００６６】
第１のＮチャネルＭＯＳトランジスタ８３１ｄは、ドレインおよびゲートが第１のＰチャネルＭＯＳトランジスタ８３１ｂのドレインと接続しソースが電源の低電位側（グランド）に接続する。
【００６７】
第２のＮチャネルＭＯＳトランジスタ８３１ｅは、ドレインおよびゲートが第２のＰチャネルＭＯＳトランジスタ８３１ｃのドレインと接続しソースが電源の低電位側（グランド）に接続する。
【００６８】
第１の差動信号抽出回路８３１は、定電流回路８３１ａの他端と第１のＰチャネルＭＯＳトランジスタ８３１ｂのソースおよび第２のＰチャネルＭＯＳトランジスタ８３１ｃのソースとの接続点の電位を第１の出力（ＶＭ１）として出力する。
【００６９】
また、第１の差動信号抽出回路８３１は、第１のＰチャネルＭＯＳトランジスタ８３１ｂのドレインと第１のＮチャネルＭＯＳトランジスタ８３１ｄのドレインとの接続点の電位を第１の終端抵抗６の両端のそれぞれに生じる電位の一方に応じた信号として差動入力バッファ８１に出力する。
【００７０】
また、第１の差動信号抽出回路８３１は、第２のＰチャネルＭＯＳトランジスタ８３１ｃのドレインと第２のＮチャネルＭＯＳトランジスタ８３１ｅのドレインとの接続点の電位を第１の終端抵抗６の両端のそれぞれに生じる電位の他方に応じた信号として差動入力バッファ８１に出力する。
【００７１】
つまり、第１の差動信号抽出回路８３１は、入力する第１の差動信号（ＶＳ１’＋とＶＳ１’−）の信号レベルを調整した２つの信号を差動入力バッファ８１に出力する。
【００７２】
第２の差動信号抽出回路８３２は、第２の終端抵抗７の両端に生じる電位のうち高い方の電位に応じた第２の出力ＶＭ２を出力する。
【００７３】
具体的には、第２の差動信号抽出回路８３２は、定電流回路８３２ａと、第３のＰチャネルＭＯＳトランジスタ８３２ｂと、第４のＰチャネルＭＯＳトランジスタ８３２ｃと、第３のＮチャネルＭＯＳトランジスタ８３２ｄと、第４のＮチャネルＭＯＳトランジスタ８３２ｅとを含む。
【００７４】
定電流回路８３２ａは、一端が電源の高電位側（ＶＤＤ）と接続する。
【００７５】
第３のＰチャネルＭＯＳトランジスタ８３２ｂは、ゲートに第２の終端抵抗７の両端のそれぞれに生じる電位の一方（ＶＳ２’＋）を入力しソースが定電流回路８３２ａの他端と接続する。
【００７６】
第４のＰチャネルＭＯＳトランジスタ８３２ｃは、ゲートに第２の終端抵抗７の両端のそれぞれに生じる電位の他方（ＶＳ２’−）を入力しソースが定電流回路８３２ａの他端と接続する。
【００７７】
第３のＮチャネルＭＯＳトランジスタ８３２ｄは、ドレインおよびゲートが第３のＰチャネルＭＯＳトランジスタ８３２ｂのドレインと接続しソースが電源の低電位側（グランド）と接続する。
【００７８】
第４のＮチャネルＭＯＳトランジスタ８３２ｅは、ドレインおよびゲートが第４のＰチャネルＭＯＳトランジスタ８３２ｃのドレインと接続しソースが電源の低電位側（グランド）と接続する。
【００７９】
第２の差動信号抽出回路８３２は、定電流回路８３２ａの他端と第３のＰチャネルＭＯＳトランジスタ８３２ｂのソースおよび第４のＰチャネルＭＯＳトランジスタ８３２ｃのソースとの接続点の電位を第２の出力（ＶＭ２）として出力する。
【００８０】
第１の出力（ＶＭ１）と第２の出力（ＶＭ２）とが第３の差動信号に応じた差動信号となる。
【００８１】
また、第２の差動信号抽出回路８３２は、第３のＰチャネルＭＯＳトランジスタ８３２ｂのドレインと第３のＮチャネルＭＯＳトランジスタ８３２ｄのドレインとの接続点の電位を第２の終端抵抗７の両端のそれぞれに生じる電位の一方に応じた信号として差動入力バッファ８２に出力する。
【００８２】
また、第２の差動信号抽出回路８３２は、第４のＰチャネルＭＯＳトランジスタ８３２ｃのドレインと第４のＮチャネルＭＯＳトランジスタ８３２ｅのドレインとの接続点の電位を第２の終端抵抗７の両端のそれぞれに生じる電位の他方に応じた信号として差動入力バッファ８２に出力する。
【００８３】
つまり、第２の差動信号抽出回路８３２は、入力する第２の差動信号（ＶＳ２’＋とＶＳ２’−）の信号レベルを調整した２つの信号を差動入力バッファ８２に出力する。
【００８４】
信号レベル調整回路８５は、第１の差動信号抽出回路８３１の出力ＶＭ１と第２の差動信号抽出回路８３２の出力ＶＭ２との信号レベルを調整した２つの信号を差動入力バッファ８４に出力する。
【００８５】
差動入力バッファ８１と差動入力バッファ８２と差動入力バッファ８４とは、差動増幅回路である。
【００８６】
図５に示した入力バッファ８は、差動の構成にしたトランジスタのソースの電圧変化に着目したもので、ＶＭ１の電圧はＶＳ１’＋とＶＳ１’−のうちの高い方の電圧に追従し、ＶＭ２の電圧は、ＶＳ２’＋とＶＳ２’−のうちの高い方の電圧に追従する。
【００８７】
このため、ＶＭ１の電圧とＶＭ２の電圧とは、ほぼＶＳ３’＋とＶＳ３’−と同様な動きをし、ＶＭ１の電圧とＶＭ２の電圧とに応じた２つの信号の差を検出する差動入力バッファ８４を介して信号Ｓｉｇ３’を取り出すことができる。
【００８８】
ただし、ＶＭ１の電圧とＶＭ２の電圧は、信号の切り替わり目のエッジが不確定となるため、信号のエッジが必要な信号は、Ｓｉｇ３に割り当てないようにすることが望ましい。
【００８９】
本実施例では、第１の出力ＶＭ１と第２の出力ＶＭ２とを第３の差動信号に応じた差動信号とするので、第１の終端抵抗６の中間電圧と第２の終端抵抗７の中間電圧とから第３の差動信号に応じた差動信号を抽出する場合に比べて、電圧レベルの高い第３の差動信号に応じた差動信号を抽出することが可能となる。
【００９０】
また、第１の差動信号抽出回路８３１と第２の差動信号抽出回路８３２を用いて第３の差動信号に応じた差動信号を抽出するので、差動信号抽出回路が、第１および第２の終端抵抗のインピーダンスに影響を与えることを抑制することが可能となる。
【００９１】
したがって、例えば第１の終端抵抗６に並列に接続した抵抗の中間電圧と第２の終端抵抗７に並列に接続した抵抗の中間電圧とから第３の差動信号に応じた差動信号を抽出する場合に生じる抵抗と信号線とのインピーダンス整合処理を解消可能となる。
【００９２】
また、第３の差動信号に応じた差動信号を抽出する第１および第２の差動信号抽出回路８３１および８３２によって、第１および第２の差動信号の大きさを調整可能となり、第３の差動信号に応じた差動信号を抽出する回路と第１および第２の差動信号の大きさを調整する回路とを別構成にする場合に比べて構成の簡略化が図れる。
【００９３】
なお、図５に示した入力バッファ８では、第１の差動信号抽出回路８３１と第２の差動信号抽出回路８３２として、差動信号をＰチャネルＭＯＳトランジスタで受けるようにしたが、差動信号をＮチャネルＭＯＳトランジスタで受けるようにしてもよい。この場合、第１および第２の差動信号の低電位側から第３の差動信号に応じた差動信号を抽出することになる。
【００９４】
以上説明した各実施例において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【００９５】
例えば、中点電位調整部は、図１に示した中点接続部９に限るものではない。
【００９６】
図６は、中点電位調整部の他の例を示した回路図である。なお、図６において、図１と同一構成のものには同一符号を附してある。
【００９７】
図６に示すように、中点電位調整部は、第１の終端抵抗６の中点をグランドに接地する第１の接地部９１と、第２の終端抵抗７の中点をグランドに接地する第２の接地部９２とで構成してもよい。なお、第１の接地部９１と第２の接地部９２とは、第１の終端抵抗６の中点と第２の終端抵抗７の中点とを、直接グランドに接地してもよいし、またはコンデンサを介してＡＣ的に接地してもよい。
【００９８】
図７は、中点電位調整部のさらに他の例を示した回路図である。なお、図７において、図１と同一構成のものには同一符号を附してある。
【００９９】
図７に示すように、第１の終端抵抗６の中点を所定の電位（例えば、差動信号出力回路３１に入力するコモン電圧ＶＣＯＭＯ）に接続する第１の接続部９３と、第２の終端抵抗７の中点を前記所定の電位（例えば、差動信号出力回路３１に入力するコモン電圧ＶＣＯＭＯ）に接続する第２の接続部９４とで構成してもよい。
【０１００】
【発明の効果】
本発明によれば、コモン電圧として第３の差動信号の一方の信号を用いて第１の差動信号が伝送される１対の信号線の間に接続された第１の終端抵抗と、コモン電圧として第３の差動信号の他方の信号を用いて第２の差動信号が伝送される１対の信号線の間に接続された第２の終端抵抗とを含み、中点電位調整部によって、第１の終端抵抗の中点と第２の終端抵抗の中点とを同じ電位にしている。
【０１０１】
したがって、第１の終端抵抗の中点と第２の終端抵抗の中点とが第３の差動信号の仮想グランドとなり、第３の差動信号において終端抵抗と信号線のインピーダンスとをあわせることが可能となる。よって、第３の差動信号の反射を防止することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である差動信号伝送システムを示した回路図である。
【図２】図１に示した出力バッファの一例を示した回路図である。
【図３】図１に示した差動信号伝送システムの動作を説明するための電圧波形図である。
【図４】本発明の他の実施例である差動信号伝送システムを示した回路図である。
【図５】図１および図４に示した入力バッファの一例を示した回路図である。
【図６】図１に示した中点電位調整部の他の例を示した回路図である。
【図７】図１に示した中点電位調整部のさらに他の例を示した回路図である。
【符号の説明】
１ 第１の出力バッファ
１１ 差動信号出力回路
１１０ 入力部
１１１ インバータ
１１２ ＰチャネルＭＯＳトランジスタ
１１３ ＮチャネルＭＯＳトランジスタ
１１４ ＰチャネルＭＯＳトランジスタ
１１５ ＮチャネルＭＯＳトランジスタ
１１６ 定電流回路
１１７ 定電流回路
１１ａ 出力線
１１ｂ 出力線
１２ 抵抗
１３ 抵抗
２ 第２の出力バッファ
２１ 差動信号出力回路
２１ａ 出力線
２１ｂ 出力線
２２ 抵抗
２３ 抵抗
３ 第３の出力バッファ
３１ 差動信号出力回路
３１ａ 出力線
３１ｂ 出力線
３２ 抵抗
３３ 抵抗
４ 信号線
５ 信号線
６ 第１の終端抵抗
６１ 抵抗
６２ 抵抗
７ 第２の終端抵抗
７１ 抵抗
７２ 抵抗
８ 入力バッファ
８１ 差動入力バッファ
８２ 差動入力バッファ
８３ 差動信号抽出回路
８３ａ コモン電圧抽出回路
８３ｂ コモン電圧抽出回路
８３１ 第１の差動信号抽出回路
８３１ａ 定電流回路
８３１ｂ 第１のＰチャネルＭＯＳトランジスタ
８３１ｃ 第２のＰチャネルＭＯＳトランジスタ
８３１ｄ 第１のＮチャネルＭＯＳトランジスタ
８３１ｅ 第２のＮチャネルＭＯＳトランジスタ
８３２ 第２の差動信号抽出回路
８３２ａ 定電流回路
８３２ｂ 第３のＰチャネルＭＯＳトランジスタ
８３２ｃ 第４のＰチャネルＭＯＳトランジスタ
８３２ｄ 第３のＮチャネルＭＯＳトランジスタ
８３２ｅ 第４のＮチャネルＭＯＳトランジスタ
８４ 差動入力バッファ
８５ 信号レベル調整回路
９ 中点電位調整部
９１ 第１の接地部
９２ 第２の接地部
９３ 第１の接続部
９４ 第２の接続部
Claims (6)
- コモン電圧として第３の差動信号の一方の信号を用いて第１の差動信号が伝送される１対の信号線の間に接続された第１の終端抵抗と、
コモン電圧として前記第３の差動信号の他方の信号を用いて第２の差動信号が伝送される１対の信号線の間に接続された第２の終端抵抗と、
前記第１の終端抵抗の中点と前記第２の終端抵抗の中点とを同じ電位にする中点電位調整部とを含むことを特徴とする差動信号受信装置。 - 請求項１に記載の差動信号受信装置において、前記中点電位調整部は、前記第１の終端抵抗の中点と前記第２の終端抵抗の中点とを接続する中点接続部であることを特徴とする差動信号受信装置。
- 請求項１に記載の差動信号受信装置において、前記中点電位調整部は、前記第１の終端抵抗の中点をグランドに接地する第１の接地部と、前記第２の終端抵抗の中点を前記グランドに接地する第２の接地部とを含むことを特徴とする差動信号受信装置。
- 請求項１に記載の差動信号受信装置において、前記中点電位調整部は、前記第１の終端抵抗の中点を所定の電位に接続する第１の接続部と、前記第２の終端抵抗の中点を前記所定の電位に接続する第２の接続部とを含むことを特徴とする差動信号受信装置。
- 請求項１ないし４のいずれかに記載の差動信号受信装置において、前記第１の終端抵抗に生じる電圧と前記第２の終端抵抗に生じる電圧とに基づき前記第３の差動信号に応じた差動信号を抽出する差動信号抽出回路をさらに含むことを特徴とする差動信号受信装置。
- 請求項１ないし５のいずれかに記載の差動信号受信装置と、コモン電圧として第３の差動信号の一方の信号を用いて第１の差動信号を前記第１の終端抵抗が接続された１対の信号線に伝送する第１の伝送回路とコモン電圧として前記第３の差動信号の他方の信号を用いて第２の差動信号を前記第２の終端抵抗が接続された１対の信号線に伝送する第２の伝送回路とを含む差動信号伝送装置とを含むことを特徴とする差動信号伝送システム。
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Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008160858A (ja) * | 2006-12-20 | 2008-07-10 | Silicon Image Inc | コモンモード電圧を変調するためのカレントモード回路 |
| US7697628B2 (en) | 2006-01-09 | 2010-04-13 | Samsung Electronics Co., Ltd. | Data signal transmission devices and methods for ternary-line differential signaling |
| JP2010098764A (ja) * | 2010-01-07 | 2010-04-30 | Sony Corp | インターフェース回路 |
| JP2010200324A (ja) * | 2010-03-10 | 2010-09-09 | Sony Corp | インターフェース回路 |
| US7826551B2 (en) | 2005-08-10 | 2010-11-02 | Samsung Electronics Co., Ltd. | Input and output driver circuits for differential signal transfer, and differential signal transfer apparatus and methods |
| JP2011041252A (ja) * | 2009-08-11 | 2011-02-24 | Tli Inc | ３レベル電圧を利用した差動データ送受信装置及び差動データ送受信方法 |
| US8000355B2 (en) | 2007-11-22 | 2011-08-16 | Sony Corporation | Interface circuit |
| JP2012507204A (ja) * | 2008-10-27 | 2012-03-22 | シリコン イメージ，インコーポレイテッド | 同相信号伝達を用いた差動ペアを利用した独立リンク |
| JP2012070587A (ja) * | 2010-09-27 | 2012-04-05 | Iwatsu Electric Co Ltd | 近接給電・通信装置 |
| WO2012114672A1 (ja) * | 2011-02-23 | 2012-08-30 | パナソニック株式会社 | 信号伝送装置 |
| JP2012522442A (ja) * | 2009-03-30 | 2012-09-20 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 無線アプリケーションのためのｘｐｉｃの構成における変復調装置間の通信 |
| WO2013027322A1 (ja) * | 2011-08-23 | 2013-02-28 | 日本電気株式会社 | 通信装置、信号重畳回路、信号重畳方法 |
| JP2013542635A (ja) * | 2010-09-13 | 2013-11-21 | アルカテル−ルーセント | ファントムモード伝送のための結合構成 |
| JP2014187684A (ja) * | 2013-02-21 | 2014-10-02 | Mitsubishi Electric Corp | 終端器 |
| JP2015508969A (ja) * | 2012-02-23 | 2015-03-23 | シリコン イメージ，インコーポレイテッド | 少数の物理チャネルを介して複数の差動信号を送信する方法 |
| JP2016519543A (ja) * | 2013-05-17 | 2016-06-30 | フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン | 差動増幅回路と抽出回路とを備えた装置 |
| JP2016541181A (ja) * | 2013-11-21 | 2016-12-28 | ローゼンベルガー ホーフフレクベンツテクニーク ゲーエムベーハー ウント ツェーオー カーゲー | Ｕｓｂ信号を伝送する方法、及びｕｓｂ伝送システム |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439760B2 (en) | 2005-12-19 | 2008-10-21 | Rambus Inc. | Configurable on-die termination |
| US7983347B2 (en) * | 2006-04-27 | 2011-07-19 | Panasonic Corporation | Multiple differential transmission system including signal transmitter and signal receiver connected via three signal lines |
| WO2009058789A1 (en) * | 2007-10-30 | 2009-05-07 | Rambus Inc. | Signaling with superimposed clock and data signals |
| US8279976B2 (en) * | 2007-10-30 | 2012-10-02 | Rambus Inc. | Signaling with superimposed differential-mode and common-mode signals |
| CN101997522B (zh) * | 2009-08-12 | 2014-12-17 | 深圳市齐创美科技有限公司 | 差分信号传输装置 |
| US8188764B2 (en) * | 2010-03-18 | 2012-05-29 | Sandisk Technologies Inc. | Efficient electrical hibernate entry and recovery |
| US9214200B2 (en) | 2010-04-05 | 2015-12-15 | Rambus Inc. | Methods and apparatus for transmitting data in a phase modulated signal derived from early and late timing signals |
| US9288089B2 (en) | 2010-04-30 | 2016-03-15 | Ecole Polytechnique Federale De Lausanne (Epfl) | Orthogonal differential vector signaling |
| US9251873B1 (en) | 2010-05-20 | 2016-02-02 | Kandou Labs, S.A. | Methods and systems for pin-efficient memory controller interface using vector signaling codes for chip-to-chip communications |
| US8743973B2 (en) * | 2010-05-25 | 2014-06-03 | Rambus Inc. | Receiver resistor network for common-mode signaling |
| EP2509250B1 (en) * | 2011-04-08 | 2013-12-11 | Alcatel Lucent | Combination device for DSL phantom mode signals in a telecommunication system |
| US9230505B2 (en) | 2013-02-25 | 2016-01-05 | Lattice Semiconductor Corporation | Apparatus, system and method for providing clock and data signaling |
| WO2014140660A1 (en) * | 2013-03-14 | 2014-09-18 | Silicon Image, Inc. | Driving data of multiple protocols through a single set of pins |
| EP2979388B1 (en) | 2013-04-16 | 2020-02-12 | Kandou Labs, S.A. | Methods and systems for high bandwidth communications interface |
| US9106212B2 (en) * | 2013-10-31 | 2015-08-11 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and apparatus for interfacing integrated circuits (ICs) that operate at different supply voltages |
| US9100232B1 (en) | 2014-02-02 | 2015-08-04 | Kandou Labs, S.A. | Method for code evaluation using ISI ratio |
| WO2015131203A1 (en) | 2014-02-28 | 2015-09-03 | Kandou Lab, S.A. | Clock-embedded vector signaling codes |
| US9509437B2 (en) | 2014-05-13 | 2016-11-29 | Kandou Labs, S.A. | Vector signaling code with improved noise margin |
| US11240076B2 (en) | 2014-05-13 | 2022-02-01 | Kandou Labs, S.A. | Vector signaling code with improved noise margin |
| US9871516B2 (en) | 2014-06-04 | 2018-01-16 | Lattice Semiconductor Corporation | Transmitting apparatus with source termination |
| US9432082B2 (en) | 2014-07-17 | 2016-08-30 | Kandou Labs, S.A. | Bus reversable orthogonal differential vector signaling codes |
| US9444654B2 (en) | 2014-07-21 | 2016-09-13 | Kandou Labs, S.A. | Multidrop data transfer |
| EP3175592B1 (en) | 2014-08-01 | 2021-12-29 | Kandou Labs S.A. | Orthogonal differential vector signaling codes with embedded clock |
| US9674014B2 (en) | 2014-10-22 | 2017-06-06 | Kandou Labs, S.A. | Method and apparatus for high speed chip-to-chip communications |
| JP6493958B2 (ja) * | 2014-11-05 | 2019-04-03 | 日本電気株式会社 | ハブ装置および制御システム |
| CN107113264B (zh) * | 2015-01-28 | 2020-04-14 | 华为技术有限公司 | 差分信号传输方法、发送端设备及接收端设备 |
| KR102517583B1 (ko) | 2015-06-26 | 2023-04-03 | 칸도우 랩스 에스에이 | 고속 통신 시스템 |
| US9602317B1 (en) * | 2015-10-12 | 2017-03-21 | Qualcomm Incorporated | Apparatus and method for combining currents from passive equalizer in sense amplifier |
| US10055372B2 (en) | 2015-11-25 | 2018-08-21 | Kandou Labs, S.A. | Orthogonal differential vector signaling codes with embedded clock |
| CN105577391B (zh) * | 2015-12-16 | 2019-02-12 | 青岛海信宽带多媒体技术有限公司 | 一种基于差分型通信接口的供电装置、方法和系统 |
| US9722822B1 (en) * | 2016-03-04 | 2017-08-01 | Inphi Corporation | Method and system using driver equalization in transmission line channels with power or ground terminations |
| WO2017189931A1 (en) * | 2016-04-28 | 2017-11-02 | Kandou Labs, S.A. | Vector signaling codes for densely-routed wire groups |
| WO2018173111A1 (ja) * | 2017-03-21 | 2018-09-27 | 三菱電機株式会社 | 信号伝送装置 |
| EP4216444A1 (en) | 2017-04-14 | 2023-07-26 | Kandou Labs, S.A. | Pipelined forward error correction for vector signaling code channel |
| CN115333530A (zh) | 2017-05-22 | 2022-11-11 | 康杜实验室公司 | 多模式数据驱动型时钟恢复方法和装置 |
| US10116468B1 (en) | 2017-06-28 | 2018-10-30 | Kandou Labs, S.A. | Low power chip-to-chip bidirectional communications |
| US10693587B2 (en) | 2017-07-10 | 2020-06-23 | Kandou Labs, S.A. | Multi-wire permuted forward error correction |
| US10467177B2 (en) | 2017-12-08 | 2019-11-05 | Kandou Labs, S.A. | High speed memory interface |
| KR102452390B1 (ko) | 2017-12-28 | 2022-10-06 | 칸도우 랩스 에스에이 | 동기식으로 스위칭된 다중 입력 복조 비교기 |
| WO2020010543A1 (zh) * | 2018-07-11 | 2020-01-16 | 华为技术有限公司 | 产生信号的装置、方法和系统 |
| CN109104212B (zh) * | 2018-08-31 | 2020-03-06 | 北京集创北方科技股份有限公司 | 一种信号传输电路、方法和芯片 |
| US11831472B1 (en) | 2022-08-30 | 2023-11-28 | Kandou Labs SA | Pre-scaler for orthogonal differential vector signalling |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346832B1 (en) * | 2000-05-22 | 2002-02-12 | Motorola, Inc. | Multi-channel signaling |
| JP2002204272A (ja) | 2000-12-28 | 2002-07-19 | Matsushita Electric Ind Co Ltd | 信号伝送装置および信号伝送システム |
| US20030201802A1 (en) * | 2002-04-26 | 2003-10-30 | Young Brian D. | Driver and amplifier circuitry |
-
2003
- 2003-05-27 JP JP2003149107A patent/JP4492920B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-17 US US10/846,674 patent/US7042254B2/en not_active Expired - Fee Related
- 2004-05-26 CN CN200410045970A patent/CN100581146C/zh not_active Expired - Fee Related
Cited By (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7826551B2 (en) | 2005-08-10 | 2010-11-02 | Samsung Electronics Co., Ltd. | Input and output driver circuits for differential signal transfer, and differential signal transfer apparatus and methods |
| US7697628B2 (en) | 2006-01-09 | 2010-04-13 | Samsung Electronics Co., Ltd. | Data signal transmission devices and methods for ternary-line differential signaling |
| JP2008160858A (ja) * | 2006-12-20 | 2008-07-10 | Silicon Image Inc | コモンモード電圧を変調するためのカレントモード回路 |
| KR101476417B1 (ko) * | 2006-12-20 | 2014-12-24 | 실리콘 이미지, 인크. | 공통 모드 전압을 변조하기 위한 전류 모드 회로 |
| US9191136B2 (en) | 2007-11-22 | 2015-11-17 | Sony Corporation | Interface circuit |
| US9231720B2 (en) | 2007-11-22 | 2016-01-05 | Sony Corporation | Interface circuit for transmitting and receiving digital signals between devices |
| US9667369B2 (en) | 2007-11-22 | 2017-05-30 | Sony Corporation | Interface circuit for transmitting and receiving digital signals between devices |
| US9036666B2 (en) | 2007-11-22 | 2015-05-19 | Sony Corporation | Interface circuit for transmitting digital signals between devices |
| US8639841B2 (en) | 2007-11-22 | 2014-01-28 | Sony Corporation | Interface circuit for transmitting and receiving digital signals between devices |
| US8000355B2 (en) | 2007-11-22 | 2011-08-16 | Sony Corporation | Interface circuit |
| US9009335B2 (en) | 2007-11-22 | 2015-04-14 | Sony Corporation | Interface circuit for transmitting and receiving digital signals between devices |
| US10033553B2 (en) | 2007-11-22 | 2018-07-24 | Sony Corporation | Interface circuit for transmitting and receiving digital signals between devices |
| US8260955B2 (en) | 2007-11-22 | 2012-09-04 | Sony Corporation | Interface circuit for transmitting and receiving digital signals between devices |
| US8824512B2 (en) | 2007-11-22 | 2014-09-02 | Sony Corporation | Interface circuit for receiving digital signals between devices |
| US8340138B2 (en) | 2007-11-22 | 2012-12-25 | Sony Corporation | Interface circuit |
| JP2012507204A (ja) * | 2008-10-27 | 2012-03-22 | シリコン イメージ，インコーポレイテッド | 同相信号伝達を用いた差動ペアを利用した独立リンク |
| JP2012522442A (ja) * | 2009-03-30 | 2012-09-20 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 無線アプリケーションのためのｘｐｉｃの構成における変復調装置間の通信 |
| CN101997793A (zh) * | 2009-08-11 | 2011-03-30 | （株）提尔爱 | 使用三个电平电压的差分数据传输系统和方法 |
| JP2011041252A (ja) * | 2009-08-11 | 2011-02-24 | Tli Inc | ３レベル電圧を利用した差動データ送受信装置及び差動データ送受信方法 |
| JP2010098764A (ja) * | 2010-01-07 | 2010-04-30 | Sony Corp | インターフェース回路 |
| JP4596085B2 (ja) * | 2010-01-07 | 2010-12-08 | ソニー株式会社 | インターフェース回路 |
| JP2010200324A (ja) * | 2010-03-10 | 2010-09-09 | Sony Corp | インターフェース回路 |
| JP4596087B2 (ja) * | 2010-03-10 | 2010-12-08 | ソニー株式会社 | インターフェース回路 |
| JP2013542635A (ja) * | 2010-09-13 | 2013-11-21 | アルカテル−ルーセント | ファントムモード伝送のための結合構成 |
| JP2012070587A (ja) * | 2010-09-27 | 2012-04-05 | Iwatsu Electric Co Ltd | 近接給電・通信装置 |
| JP5025839B1 (ja) * | 2011-02-23 | 2012-09-12 | パナソニック株式会社 | 信号伝送装置 |
| WO2012114672A1 (ja) * | 2011-02-23 | 2012-08-30 | パナソニック株式会社 | 信号伝送装置 |
| US8705637B2 (en) | 2011-02-23 | 2014-04-22 | Panasonic Corporation | Signal transmission device |
| US9031139B2 (en) | 2011-08-23 | 2015-05-12 | Nec Corporation | Communication apparatus, signal superimposing circuit, and method for superimposing signals |
| WO2013027322A1 (ja) * | 2011-08-23 | 2013-02-28 | 日本電気株式会社 | 通信装置、信号重畳回路、信号重畳方法 |
| JP2015508969A (ja) * | 2012-02-23 | 2015-03-23 | シリコン イメージ，インコーポレイテッド | 少数の物理チャネルを介して複数の差動信号を送信する方法 |
| JP2014187684A (ja) * | 2013-02-21 | 2014-10-02 | Mitsubishi Electric Corp | 終端器 |
| JP2016519543A (ja) * | 2013-05-17 | 2016-06-30 | フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン | 差動増幅回路と抽出回路とを備えた装置 |
| JP2016541181A (ja) * | 2013-11-21 | 2016-12-28 | ローゼンベルガー ホーフフレクベンツテクニーク ゲーエムベーハー ウント ツェーオー カーゲー | Ｕｓｂ信号を伝送する方法、及びｕｓｂ伝送システム |
| US10162791B2 (en) | 2013-11-21 | 2018-12-25 | Rosenberger Hochfrequenztechnik Gmbh & Co. Kg | Method for transmitting a USB signal and USB transmission system |
Also Published As
| Publication number | Publication date |
|---|---|
| US7042254B2 (en) | 2006-05-09 |
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