JP2004335641A - 半導体素子内蔵基板の製造方法 - Google Patents

Abstract

【課題】本発明は、半導体素子を回路基板中に埋設することにより小型化した半導体素子内蔵基板製造方法であって、より簡易かつ精度のよい基板の製造方法を提供することを目的とする。
【解決手段】本発明の半導体素子内蔵基板の製造方法は、第一のシートに半導体素子を接着し、その上に開口部を有する第二のシート載置し、さらにその上に導電性の第三のシート載置した後、第一乃至第三のシートを一括して熱圧着する事を特徴とする。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、回路基板に電気回路部品を実装した半導体素子内蔵基板の製造方法に関するものである。
【０００２】
【従来の技術】
近年電子機器製品の小型・軽量化のため、電子機器製品内に組み込まれる半導体素子内蔵基板の小型化が望まれている。
【０００３】
従来の半導体素子内蔵基板の小型化の手段として、プリプレグからなり孔部を有する枠材を底板にプレス積層して凹部を有する基板を形成し、その後に半導体チップを凹部に貼り付けた後圧着し、さらにその上に絶縁層や配線層を形成し、さらにその上に電気回路部品を実装する方法が提案されている（例えば特許文献１参照。）
また、半導体チップを回路基板上に逐次積層していく方法が提案されている。（例えば特許文献２参照。）
さらには、半導体チップの電極部にバンプを形成して絶縁樹脂を塗布して埋め込み、研磨する方法が提案されている。（例えば特許文献３参照。）
【特許文献１】
特開２００２−１６１７３号公報（第４頁）
【特許文献２】
特開平５−１３９６７号公報
【特許文献３】
特開２００２−２９０００６号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、特開２００２−１６１７３号公報記載の発明には次のような課題があった。
【０００５】
基板を積層する際のプレス工程においてプレス圧力が不均一となり密着不足を発生させたり、凹部の形状が不均一になる。特に、熱プレスを用いた場合、プリプレグ中の樹脂が熱プレス工程により軟化して凹部内に流れ込み、凹部の底に大きな凹凸をもったり、最悪の場合凹部が埋まってしまい、後に半導体チップを載置するために必要な凹部形状が保てない。
【０００６】
また、半導体チップを埋め込むためには、回路基板凹部の底に半導体チップを保持できるようにするための保持面を形成しなければならず、この保持面のための絶縁層が必要になるが、このようにすると半導体チップを挟んだ導体層間の絶縁層の厚みは、半導体チップ厚に保持面上の絶縁層の厚みが加わったものとなり非常に厚くなってしまう。そのため、複数の層からなる回路基板の複数の層間に半導体チップを埋め込んだ場合、回路基板の層厚がきわめて厚くなり小型化できなくなる。
【０００７】
さらに、このように凹部を形成した後に半導体チップを組み込み、その後に埋め込む方式では、多層化していく際に各々の層毎に凹部を形成していかなければならず、極めて生産効率が悪い。
【０００８】
また、このような凹部を基板に設けその中に半導体チップを搭載し、その後にこの半導体チップを覆うために液状絶縁性樹脂を用いる方法では、絶縁樹脂の硬化収縮時の樹脂量が面内で異なることから、硬化後の絶縁性樹脂表面の均一性・平坦性が得られ難く、そのため、露光・現像・エッチング工程にてレジスト像が乱れ、微細な配線パターンの形成をおこなうことができない。特に半導体チップ周辺は、チップ厚み分の樹脂が硬化収縮するため、表面が凹になりやすい。
【０００９】
凹部を形成しないで埋め込む方式の場合には、基板の表面にあらかじめ形成された配線パターンの電極部と半導体チップの電極部とを接続する接合工程が必ず必要になる。
【００１０】
この接続を行う方法として、フリップチップ接続をおこなう場合には、半導体チップの電極パッド部にはんだバンプあるいはボールを形成させる必要がある。
そして、この半導体チップのはんだバンプと基板の配線パターンの電極部とを位置合わせの後に半導体チップをパターン電極上に搭載し、加熱することで接合させる。そして、半導体チップ表面と基板表面との間のバンプによってできているギャップ間にアンダーフィル材と呼ばれる接続補強樹脂を注入し固着させるといた複雑な接合工程が必要となる。
【００１１】
さらに、このようなフリップチップ接続を今後の多ピン化が進む半導体チップで行おうとするならば、半導体チップに形成されるバンプやハンダボールの微細化かつ高精度化が要求されるだけでなく、基板の配線ピッチも、より微細化を要求される。そのため、バンプ形成コストと基板コストが大幅に上昇する。さらに、搭載時の位置合わせ精度もより厳しいものが要求され、装置コストの上昇を招いてしまう。
【００１２】
逐次積層していく方式では、常に半導体チップの電極部は、同一面方向を向かざるを得ない。そのため、半導体チップと半導体チップとの間を接続するには、最短でも半導体Ｃｈｉｐ厚以上は必要になり配線長を短くすることが難しい。そのため、より高速な信号の伝送を行う際に信号波形の遅れや波形形状の乱れになり、高速な信号伝送が難しい。
【００１３】
また、半導体チップ上に積層されかつ、各半導体チップの電極部より配線を接続するためには、必ず半導体チップ上に積層される半導体チップのサイズは、その下の半導体チップより小さくなくてはならず、積層する各半導体チップがそのサイズによって限定されるといった設計制約がある。
【００１４】
半導体チップの電極部にバンプを形成して絶縁樹脂を塗布して埋め込み、研磨する方式では、バンプ上を覆っている絶縁樹脂を除去するためと、絶縁樹脂表面を平坦化させるために必ず研磨工程が必要になる。一方レーザーによってスタッドバンプを露出させるものに関しては、反射率の高い金からなり、かつネックカットした形状安定性の悪いスタッドバンプにレーザー光があたると、レーザー光が反射・散乱され加工穴形状が著しく悪くなる。そのため、通常１００μｍ以下という極めて狭ピッチな半導体チップの電極部ピッチに対して、安定した接続用の穴加工を行うことができない。
【００１５】
また、穴加工精度を緩和させるための半導体チップ電極面積より大きいバンプを半導体チップ上に設ける方式では、半導体チップの電極数の増加に伴う電極間ピッチの狭ピッチ化に対応できない。また、穴加工時の位置精度のためだけに、バンプ形成工程が必要となりコストアップとなる。
【００１６】
【課題を解決するための手段】
本発明に係る第１の半導体素子内蔵基板の製造方法は、回路基板中に半導体素子が埋設された半導体素子内蔵基板の製造方法において、
第一のシートに前記半導体素子を接着する工程と、
硬化反応途中の絶縁性樹脂からなり開口部を有する第二のシートを、前記開口部中に前記半導体素子が収容されるように前記第一のシート上に載置する工程と、
導電体からなる第三のシートを前記第二のシート上に載置する工程と、
前記第一、第二及び第三のシートを一括して熱圧着する工程と、
前記第二及び第三のシートの、前記半導体素子の電極部直上に位置する部分を除去する工程と、
前記電極部と前記第三のシートとを電気的に接続する工程と、
前記第三のシートをパターン状に加工し配線を形成する工程と、を有することを特徴とするものである。
【００１７】
本発明に係る第２の半導体素子内蔵基板の製造方法は、上記第１の製造方法において、第三のシートは第二のシートに面する側に硬化反応途中の絶縁性樹脂を有することを特徴とするものである。
【００１８】
本発明に係る第３の半導体素子内蔵基板の製造方法は、上記第１の製造方法において、第一のシートに半導体素子を接着する工程の際、前記半導体素子の電極部を有する面側を前記第一のシートに接着することを特徴とするものである。
【００１９】
本発明に係る第４の半導体素子内蔵基板の製造方法は、上記第１の製造方法において、第一のシートに半導体素子を接着する工程の際、接着部材として無機粒子を含有する絶縁性樹脂を用いることを特徴とするものである。
【００２０】
本発明に係る第５の半導体素子内蔵基板の製造方法は、上記第１の製造方法において、第二のシートは熱圧着する工程における加熱温度では溶融あるいは流動しない材料を含んでいることを特徴とするものである。
【００２１】
従来の半導体素子内蔵基板の製造方法に比べ、以下のような様々な効果を得ることが可能となる。
【００２２】
本発明では、完成あるいは、半完成の回路基板に凹部を設けるといった工程を必要とせず、複数の積層されたシートと半導体素子を一括して熱圧着して半導体素子を回路基板内に埋め込むことにより、大幅な工程の短縮とコスト削減が図られる。さらに半導体素子を搭載保持するための絶縁層部を設ける必要がないので、半導体素子の埋め込み後の厚みを薄くすることが可能である。
【００２３】
また、従来生じていた、半導体ウェハー上への再配線を行う際に不良な半導体素子までも再配線を形成していた問題、半導体素子上にしか電極を拡張できず、多ピン化に対応できない問題は、容易に解決できる。
【００２４】
さらに、複数の半導体素子を積層する場合のバーイン検査に関しても、半導体素子を内蔵し配線が形成されたものであれば、テスト治具の有する電極端子ピッチに十分対応することができコストアップせず容易に検査を行うことが可能となる。そこで、検査後の良品のものを組み合わせることが可能であり、かつ内蔵された半導体素子のサイズに関係なく基板上に接続用電極を設けることが可能であるので、組み合わせに関しての半導体素子のサイズ制約なく半導体素子を組み合わせることが可能となる。
【００２５】
さらに、半導体素子が内蔵された両面回路基板の一面には、システム基板接続用の電極を設け、他面には汎用ＩＣ用の電極を設けておくことにより、パッケージ上に汎用ＩＣを搭載することが可能となるので、製品毎の様々な仕様変更に対しても容易に対応が可能といった設計の自由度が大幅に大きくなる。
【００２６】
また、熱圧着工程により、半導体素子を取り囲む第二のシートが均一な材料特性を有する絶縁層として形成されるため、半導体素子内蔵基板全体の反りやうねりの発生を抑えることになり、安定した微細配線パターンを形成することが可能である。
【００２７】
さらに、半導体素子裏面直下にパターンを形成することも容易に行えるので、このパターンを放熱用のヒートスプレッダーにすることで放熱性を高めることができる。
【００２８】
また、上記のような半導体素子を内蔵した両面基板をそれぞれ準備し、それらをさらに積層していくことで、様々な回路構成に対応することが、容易に可能となる。
【００２９】
【発明の実施の形態】
（実施例１）
以下、本発明の実施例１にかかる半導体素子内蔵基板の製造方法について、図１を参照して説明する。図１は本発明の実施例１にかかる半導体素子内蔵基板の製造方法を示す断面図である。
【００３０】
図１（ａ）に示すように、半導体素子としての半導体チップ１の裏面に絶縁性エポキシ樹脂４を設け、半導体チップ１を絶縁性エポキシ樹脂４を介して銅箔からなる第一のシート３の粗面化された面側に搭載する。
【００３１】
第一のシートは導電性である事を有しないが、導電体である場合は公知のリソグラフィ技術を用いて第一のシートに配線パターンを容易に形成することが可能となる。
【００３２】
その後、絶縁性エポキシ樹脂４を熱硬化させ、半導体チップ１を第一のシート３に接着させる。
【００３３】
絶縁性エポキシ樹脂４の厚みは、接着に必要な強度を得ることが可能でなるならば、薄ければ薄いほど好ましいが、一般的には１０〜３０μｍの範囲が良い。
【００３４】
これよりも薄いと塗布時に均一な膜厚を確保することができず、気泡や未塗布の領域が発生してしまい、後の工程において剥離を発生させてしまう。
【００３５】
また、これよりも厚いと半導体チップを固定する際に半導体チップが加圧力のばらつきにより傾斜して取り付くことになり、後の熱プレス工程において半導体チップの端部に高い応力が加わり半導体チップが破損してしまう。
【００３６】
また、第一のシート３の厚みは８〜３５μｍの範囲が良い。
【００３７】
これよりも薄いとハンドリングの際にシートが破断してしまったり、よれ、うねりを発生させてしまい安定して生産することができない。
【００３８】
また、これよりも厚いと、この第１のシートに後に形成する配線を形成する際にエッチングにより微細な配線を形成することができなくなる。
【００３９】
次に図１（ｂ）に示すように半導体チップ１の厚み（通常５０〜１５０μｍ程度）とほぼ同じ厚みをもち、半導体チップ１に対応する形状の開口部５ａを打ち抜きプレスによって形成した第二のシート５をその開口部５ａが半導体チップ１を収容する位置に配置する。
【００４０】
第二のシート５は硬化反応途中の絶縁性樹脂であるエポキシ樹脂からなり、ガラスクロスが含まれたプリプレグ材を使用した。
【００４１】
第二のシート５の上に、第三のシート７を載置する。
【００４２】
第三のシート７として銅箔３’上に硬化反応途中の絶縁性樹脂としてのエポキシ樹脂６をコーティングしたＲＣＣ（レジンコーテッドカッパー）材を用いた。
【００４３】
エポキシ樹脂６の厚みは１０〜６０μｍの範囲が良い。
【００４４】
これよりも薄いと半導体チップ上面の微細な凹凸を埋め込みその上の導体層である銅箔３‘との層間絶縁性が保たれなくなったり、未充填部が発生し、後にその未充填部から剥離を発生させてしまう。
【００４５】
また、これよりも厚いと後の工程で半導体チップ電極との接続を行う際に電極部上に形成する穴のアスペクト比（穴径 対 深さ）が１以上となってしまい、非常に加工性が下がってしまう。
【００４６】
なお、第三のシート７には硬化反応途中の絶縁性樹脂は必ずしも無くて良い。
【００４７】
硬化反応性の樹脂を有する場合は、樹脂量を増やすことにより、銅箔との密着強度をより高く得ることができるとともに、未充填の発生頻度を抑えることができる。
【００４８】
このように積み重ねて配置した上記のシートに真空雰囲気にて熱圧着をおこなう。このときの加熱温度は１５０〜２００℃の温度が好ましい。
【００４９】
熱圧着により、第二のシート５中のエポキシ樹脂と第三のシート７のエポキシ樹脂６が溶融し、半導体チップ１を図１（ｃ）にあるように両面が銅箔に覆われたエポキシ樹脂中に埋め込んでしまう。
【００５０】
このとき、第二のシート５としてガラスクロス入りのプリプレグ材を使用するのは、熱圧着時の圧力により半導体チップ１が存在する場所と存在しない場所での圧力差によりプレス後の表面の平坦性が損なわれるのを防ぐためである。
【００５１】
従って、ガラスクロスの厚みは半導体チップの厚みと等しいか若干厚い方が好ましい。
【００５２】
次に、図１（ｄ）にあるように半導体チップ１の電極部２の位置に該当する部分の銅箔３’を通常のエッチングで除去し、その後、この穴部に露出する絶縁樹脂をＣＯ２あるいは、ＹＡＧ、エキシマといったレーザーにより除去し、半導体チップ１の電極部２が露出するようＶｉａ穴８を形成する。なお、半導体チップ１の電極部２は、Ａｌ上にＴｉ／Ｎｉの拡散バリア層をあらかじめウェハー工程にて作りこんでおく。
【００５３】
つぎに、Ｖｉａ穴８のクリーニングを過マンガン酸等により行い、図１（ｅ）に示すようにメッキ工程にて全面に銅層３ａを析出させる。これにより電極部２と銅箔３’とが接続される。
【００５４】
次に、銅層３ａとにレジスト材を塗り、露光・現像工程によりパターンをエッチングで形成し、図１（ｆ）のような半導体チップ１が内蔵された両面配線回路基板を得る。このような両面配線回路基板は、多層配線回路基板を製造する際の基本構成であることから、次に述べるような多層化が容易に行える。
【００５５】
図２に示すように、このような両面配線回路基板を間にプリプレグ材を介し、再度熱圧着をおこない、ドリルによる穴あけとメッキによるスルーホール９を形成することで、容易に多層化は可能となる。
【００５６】
また、積層させるものは、両面配線回路基板である必要はなく、プリプレグ材と銅箔とを本発明の両面配線回路基板の両面に配置し、熱圧着を行えば４層配線基板が形成される。
【００５７】
このように形成された半導体チップ１内蔵の回路基板は従来の回路基板と同じ工程により製造されているので、従来と同様に電子回路部品を表面に実装が可能であり、半導体チップ１が埋め込まれた半導体素子内蔵基板が容易に製造される。
【００５８】
（実施例２）
図３は本発明の実施例２にかかる回路基板の製造方法を示す断面図である。
【００５９】
本実施例においては、図３（ａ）に示すように、配線２１が形成された基板１０上に半導体チップ１を実施例と同様に搭載し、接着させる。そして、第１の実施例と同様にプリプレグ材とＲＣＣ材を用い、半導体チップを熱圧着により回路基板中に埋め込む。
【００６０】
次に、図３（ｄ）に示すように従来のビルドアップ基板の製造方法と同様に、銅箔３’上のビア穴を形成する位置にウィンドを形成し、レーザー光により絶縁層部にビア穴８、１１を形成する。その際、層間部２２を形成する際と半導体チップ１の電極部２を形成する際のレーザー光のスポット径を変えることにより、それぞれに適した穴径サイズを形成する。
【００６１】
次に、メッキ工程により、図３（ｅ）にあるように層間、半導体チップ１の電極部２とを接続し、その後、露出している銅にエッチングによりパターンを形成させる。
【００６２】
この工程を複数回繰り返せば、容易に多層化が図られることは、明らかである。
【００６３】
本実施例によれば、ビルドアップ基板の製造プロセスを用いることにより、層間接続にスルーホールでなくビアを使用するので、より高密度な回路基板を製造することが可能である。そのため、より高密度な実装による製品の小型化が可能となる。
【００６４】
（実施例３）
図４は、本発明の実施例３にかかる回路基板の製造方法を示す断面図である。
【００６５】
本実施例においては、半導体チップ１の電極部２を有する面を先に銅箔３と絶縁性エポキシ樹脂１２を用いて接着する。このエポキシ樹脂１２には、シリカ粒子が分散されており、熱伝導性の向上と、水分吸収率の低減と、熱膨張係数がエポキシ樹脂単独の５０ｐｐｍレベルから１０〜３０ｐｐｍへと低減することで半導体チップ表面にかかる熱応力の緩和を図ることが可能となっている。さらに、一括の熱プレスでの接着ではなく、半導体チップ１を個別に接着させるため、半導体チップ表面と銅箔３との間隔の制御が容易に行える。そのため、レーザーによる穴加工時のアスペクト比のばらつきがなく、より微細な穴径での加工ができ、より狭ピッチ多ピンの半導体チップに対応することが可能となる。
【００６６】
その他の製造方法は、実施例１と同様である。
【００６７】
（実施例４）
図５は、本発明の第４の実施例を示す模式的断面図である。
【００６８】
本実施例においては、保持用の絶縁性基材からなる基板１３上に半導体チップ１を搭載し、プリプレグ材５とＲＣＣ材７を介して一括熱プレスで半導体チップを埋設した後に、ＲＣＣ材の銅箔３’を全面で剥離する。その後レーザーにて、半導体チップ１の電極部２上にＶｉａ穴を設け、クリーニングした後全面にメッキにより銅を設ける。
【００６９】
その後、エッチングによりパターンを形成する。本実施例では、ＲＣＣ材の銅箔厚みがなく、メッキのみの厚みとなることから、より微細な配線パターンの形成が可能となる。
【００７０】
そして、パターン形成後、はんだレジスト層を設け、露出する銅パターンのランド部にはんだボール１４を搭載することで、半導体チップ内蔵の極めて薄いパッケージを提供することが可能となる。
【００７１】
さらに、スーパーＣＳＰ等のチップサイズ上だけしか接続用Ｐａｄを設けることができないといった制約は、ないので、接続Ｐａｄ数を満たした小型パッケージを容易に提供することが可能である。
【００７２】
また、本実施例では、保持用に絶縁性基材からなる基板１３を使用したが、熱伝導性の高い金属プレートを保持用に使用することも可能であり、この構成時には極めて放熱性の高いパッケージとなる。
【００７３】
本実施例では、通常のＣＳＰやＢＧＡパッケージのインターポーザー（中間基板）を別に製造するのではなく、インターポーザー製造と半導体チップの接続・封止工程を一括しておこなってしまう。そのため、非常に多くの工程数を削減でき、タクト時間の短縮、製造コストの削減をすることが可能となる。
【００７４】
（実施例５）
図６は、本発明の第５の実施例を示す模式的断面図である。
【００７５】
本実施例においては、上記第４の実施例による半導体チップが埋設され、パターンが形成された基板パッケージ１６の状態でバーンイン試験を行い、良品のチップが内蔵される基板パッケージ１６を判別する。そして、半導体チップが埋設された別の基板パッケージ１６’の一方の面に形成された配線ランド部にはんだペースト１７を印刷により設け、その後にこのランド部の位置に対向する位置にランド部が設けれているバーンイン試験で良品と判定された基板パッケージ１６を位置合わせの後搭載し、リフロー工程によりはんだペースト１７を溶融させ、基板パッケージの各ランド部間を接続する。
【００７６】
次に、この接続された基板パッケージの一方の面にあるランド部にはんだボール１４を搭載し、再びリフローによりはんだボール１４とランドとを接続し、パッケージ上にパッケージが実装された複合パッケージが正蔵される。
【００７７】
なお、本実施例では、半導体チップ内蔵基板パッケージ同士の組み合わせであったが、複数個のものを同様に組み合わせてもかまわない。
【００７８】
さらに、より汎用性の高い半導体チップと組み合わせる場合には、基板パッケージの接続用ランド部のデザインを汎用品のパッケージのランドデザインに合わせることで対応は、可能となる。
【００７９】
本実施例では、試験後の良品チップ内蔵のパッケージ同士を組み合わせることが可能となるため、不良混入による歩留まり低下を排除でき、かつ基板内部に半導体チップが埋め込まれていることから、パッケージを組み合わせても実装後の厚みは、極めて薄い複合パッケージを提供することが可能となる。
【００８０】
また、より薄い複合パッケージを求めるのであれば，図７に示すような不良率の高い半導体チップを基板内に埋め込み試験をおこない、その上で、良品と判断されたものにのみ、通常の半導体パッケージを製造するのと同様に半導体チップを搭載し、ワイヤーボンダーで接続しトランスファーモールドで封止をおこない、はんだボール１４を接続後、ダイシングソーにて個々のパッケージに切断することも可能である。
【００８１】
この方式では、通常のスタック構造より配線自由度、搭載チップサイズ自由度が大幅に高まるだけでなく、不良率の高い半導体チップに対しては中間検査を行えることか、より高い歩留まりを得ることができる。
【００８２】
【発明の効果】
以上述べてきたように、本発明では、半導体素子を基板製造工程中に一括した熱圧着工程にて基板内部に埋め込み、配線形成と合わせて接続することにより、半導体素子を基板内に精度良く埋め込み配置する事ができるとともに、大幅な製造工程の短縮が可能となる。
【００８３】
さらに、基板内部に埋め込まれ、パターンが形成されればバーンイン試験等の後工程試験は容易におこなうことが可能となることから、良品選別が可能であり、より複合化された場合であっても高い歩留まりを維持でき、低コスト化が可能となる。
【００８４】
また、配線設計自由度が高いことから、様々な半導体チップあるいは、電気回路部品との組み合わせに柔軟に対応することが可能であり、より高機能かつ小型の製品をローコストで提供することが可能となる。
【図面の簡単な説明】
【図１】第１の実施例を示す模式的断面製造図
【図２】第１の実施例の多層化を示す模式的断面製造図
【図３】第２の実施例を示す模式的断面製造図
【図４】第３の実施例を示す模式的断面製造図
【図５】第４の実施例を示す模式的断面製造図
【図６】第５の実施例を示す模式的断面製造図
【図７】第５の実施例を示す模式的断面製造図
【図８】従来例を示す模式的断面製造図
【符号の説明】
１ 半導体チップ
２ 半導体チップの電極部
３ 銅箔
４ 絶縁性接着剤
５ プリプレグ材
６ エポキシ樹脂（Ｂステージ状態）
７ ＲＣＣ
８ ビア穴
９ スルーホール
１０ 配線基板
１１ ビア穴（層間接続用）
１２ フィラー含有エポキシ樹脂
１３ 保持用基板
１４ はんだボール
１５ 基板パッケージ
１６ ランド部
１７ はんだペースト
１８ 金ワイヤー
１９ 封止モールド
２０ 凹部

Claims (5)

1. 回路基板中に半導体素子が埋設された半導体素子内蔵基板の製造方法において、
   第一のシートに前記半導体素子を接着する工程と、
   硬化反応途中の絶縁性樹脂からなり開口部を有する第二のシートを、前記開口部中に前記半導体素子が収容されるように前記第一のシート上に載置する工程と、
   導電体からなる第三のシートを前記第二のシート上に載置する工程と、
   前記第一、第二及び第三のシートを一括して熱圧着する工程と、
   前記第二及び第三のシートの、前記半導体素子の電極部直上に位置する部分を除去する工程と、
   前記電極部と前記第三のシートとを電気的に接続する工程と、
   前記第三のシートをパターン状に加工し配線を形成する工程と、を有することを特徴とする半導体素子内蔵基板の製造方法。
2. 第三のシートは第二のシートに面する側に硬化反応途中の絶縁性樹脂を有することを特徴とする請求項１記載の半導体素子内蔵基板の製造方法。
3. 第一のシートに半導体素子を接着する工程の際、前記半導体素子の電極部を有する面側を前記第一のシートに接着することを特徴とする請求項１記載の半導体素子内蔵基板の製造方法。
4. 第一のシートに半導体素子を接着する工程の際、接着部材として無機粒子を含有する絶縁性樹脂を用いることを特徴とする請求項１記載の半導体素子内蔵基板の製造方法。
5. 第二のシートは熱圧着する工程における加熱温度では溶融あるいは流動しない材料を含んでいることを特徴とする請求項１記載の半導体素子内蔵基板の製造方法。

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