KR100957744B1 - 범프리스 칩 내장형 인쇄회로기판 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 칩 내장 인쇄회로기판 제조 기술에 관한 것으로, 특히 범프리스 칩이 내장된 인쇄회로기판을 제조하는 기술에 관한 것이다. 본 발명은 반도체 칩의 패드가 접합될 부위에 범프 또는 절연층을 형성하고 칩 본딩을 실시하므로 칩의 동박 회로와 기판의 동박 사이에 충분한 갭이 확보되어 절연 파괴 또는 전자기 단락의 문제를 차단하게 된다. 본 발명에 따른 방법에 따라 범프리스 웨이퍼 레벨 패키지를 기판에 실장하는 경우 칩의 패드와 회로 기판 배선 사이에 충분한 유전 두께를 확보하게 되므로 절연파괴 또는 전기 단락 등의 문제를 해결하게 된다.
내장 인쇄회로기판, 웨이퍼 레벨 패키지, 범프, 캐리어 플레이트.

Description

범프리스 칩 내장형 인쇄회로기판 제조 방법{METHOD OF FABRICATING BUMPLESS CHIP EMBEDDED PRINTED CIRCUIT BOARD}
본 발명은 반도체 칩 내장형 인쇄회로기판 제조 기술에 관한 것으로, 특히 범프리스 칩(bumpless chip)이 내장된 인쇄회로기판(PCB; printed circuit board)을 제조하는 기술에 관한 것이다.
전자 제품이 소형화, 경박 단소화 되어 감에 따라, 반도체 칩을 인쇄회로기판에 직접 내장하는 임베드(embed) 기술이 적용되고 있다. 기존에 임베드 기술에 적용되는 반도체 칩은 금(Au) 또는 동(Cu)으로 제작된 금속 범프(bump)가 외측에 형성되어 있다. 이와 같은 금속 범프는 실제 플립칩 패키지와 같은 패키지 공정 단계에서 기판과의 접합을 위한 솔더(solder)와의 원활한 접속과 접합의 고신뢰성을 유지하기 위해 형성되는데, 기판 내에 삽입되는 칩을 내장하는 경우에는 범프를 만들 필요성이 없어지게 되므로, 범프 공정을 생략한 범프리스 반도체 칩(bumpless semiconductor chip)이 제공된다.
특히, 웨이퍼 레벨 패키지(wafer level package; WLP)의 경우 최외층 RDL(redistribution layer) 형성 시에 범프뿐 아니라 배선을 보호하는 절연층도 형 성하지 않는 경우가 있는데, 이러한 반도체 칩을 기판 내부에 임베드를 하게 되면 웨이퍼 레벨 패키지(WLP)의 최외층(RDL)과 기판 외층의 동박 배선이 매우 얇은 갭(gap)의 접착제(adhesive)를 사이에 두고 접하게 된다. 이 경우, 갭이 워낙 얇기 때문에 배선에 전류 또는 신호가 인가되면 유전체 파괴(dielectric breakdown), 전기 단락(electrical shortage), 또는 신호 혼선과 같은 크로스토크(crosstalk)를 비롯한 매우 심각한 문제를 발생하게 된다.
도1a 내지 도1k는 종래기술에 따른 방법을 나타낸 도면이다. 도1a를 참조하면, 캐리어 플레이트(carrier plate; 10)에 동박(20)이 형성되어 있다. 이어서, 도1b에서와 같이 동박(20)을 선정된 회로 패턴에 따라, 드라이필름 도포/사진/현상/식각 등의 이미지 작업을 거쳐 마스크 패턴한 형상에 따라 동박을 선택적으로 식각하여 동박 회로를 형성한다.
그리고 나면, 캐리어 플레이트(10) 위의 동박 회로 상에 접착제(adhesive; 30)를 도포하고(도1c) 내장하고자 하는 반도체 칩(40)을 정렬하여(도1d) 칩 본딩 실장한다(도1e). 이어서, 본딩 시트(50)와 동박(60)을 정렬하여 가압 가열 라미네이트를 진행한다(도1f). 도1e를 참조하면, 반도체 웨이퍼의 회로 중 기판과 접속할 패드(41)가 도시되어 있다. 그리고 나면, 캐리어 플레이트(10)를 제거하고(도1g), 반도체 칩(40)의 패드(41)와 기판의 동박(20)을 선택적으로 서로 전기 접속 연결하기 위하여 비아(70)를 형성한다(도1h).
이어서, 동도금을 수행하여 기판의 동박(20)과 반도체 웨이퍼의 패드(41)를 서로 접속하고(도1i), 기판 표면에 드라이 필름을 밀착하고 선정된 회로에 따라 드 라이 필름(100)으로 패턴 형성함으로써 외층의 동박 회로를 형성을 위한 식각 마스크를 형성한다(도1j). 도1k에서와 같이 패턴 형성한 드라이필름(100)을 마스크로 하여 식각을 진행하면, 내층에 임베드된 반도체 칩과 통전된 외층의 동박 회로가 형성된다.
그런데, 도1k에 원형 점선으로 표시한 부위(120)를 살펴보면, 반도체 칩의 패드(48)와 기판의 동박 회로(115) 사이에 갭이 5㎛ 내외로 매우 얇기 때문에 절연 파괴 또는 전기적 단락의 위험성이 매우 높다. 이는 반도체 웨이퍼의 일반 도전성 부위(48)와 기판의 동박 회로와 연결되어야 할 패드(41) 부위의 단차 높이가 서로 엇비슷하기 때문에, 절연체 접착제(30)을 가지고 칩 본딩을 할 때에 원형 점선으로 표시한 부위(120)에서의 갭이 매우 얇게 되기 때문이다.
따라서, 본 발명의 목적은 임베드 내장하고자 하는 웨이퍼 레벨의 반도체 칩과 인쇄회로기판 사이에 충분한 절연 공간을 확보하여 전기 단락 또는 절연 파괴 등의 문제점을 해결할 수 있는 범프리스 웨이퍼 레벨 반도체 칩을 인쇄회로기판에 내장하여 제조하는 기술을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 웨이퍼 레벨의 범프리스 반도체 칩과 회로 기판의 동박 배선 사이에 충분한 절연 두께 갭을 지닐 수 있도록 동박 범프(Cu bump)를 형성하거나, 다른 절연층을 가진 소재를 게재하도록 사용해서 원하 지 않는 부위에서의 절연 파괴, 전기 단락, 크로스토크 등의 문제를 해결한다.
본 발명에 따른 방법에 따라 범프리스 웨이퍼 레벨 패키지를 기판에 실장하는 경우 칩의 패드와 회로 기판 배선 사이에 충분한 유전 두께를 확보하게 되므로 절연파괴 또는 전기 단락 등의 문제를 해결하게 된다. 그 결과, 웨이퍼 레벨의 범프리스 반도체 칩을 인쇄회로기판에 실장하는 공정을 신뢰성 있게 진행할 수 있다.
본 발명의 제1 실시예는 웨이퍼 레벨 패키지(WLP)된 범프리스 반도체 칩을 인쇄회로기판에 내장하는 임베디드 기판 제조 방법에 있어서, (a) 동박이 피복된 캐리어 플레이트의 상기 동박 위에 도금 마스크를 형성하고 동 도금을 진행함으로써 상기 범프리스 반도체 칩의 도전 패드와 정렬될 위치에, 소정 간격의 한 쌍의 동박 범프를 형성하는 단계; (b) 동박이 피복된 캐리어 플레이트의 상기 동박 위에 접착제를 사용하여 상기 범프리스 반도체 칩을 다이 본딩하는 단계; (c) 상기 다이 본딩된 범프리스 반도체 칩 위에 캐비티가 가공된 프리프레그를 적층하고, 상기 캐리어 플레이트의 동박 범프 형성 면에 접착제를 도포하고 상기 동박 범프가 상기 범프리스 반도체의 도전 패드와 마주보고 정렬하도록 상기 프리프레그 위에 레이업하여 적층하되, 상기 범프리스 반도체와 상기 동박 범프가 상기 캐비티 속으로 정렬되도록 상기 캐비티를 형성한 상기 프리프레그를 사이에 두고 가열 가압하여 라미네이트하는 단계; (d) 상기 라미네이트된 구조물의 양쪽 캐리어 플레이트를 벗겨 내어 제거하여 동박을 노출하는 단계; (e) 상기 동박을 선택적으로 식각하여 마이 크로 비아를 형성함으로써 상기 범프리스 반도체의 도전 패드 표면을 마이크로 비아를 통해 노출하는 단계; (f) 동도금을 수행하여 상기 마이크로 비아를 충진하여 상기 표면이 노출된 반도체 칩의 패드와 상기 한 쌍의 동박 범프를 서로 통전 접속하며 기판 표면에 동박층을 형성하는 단계; 및 (g) 상기 마이크로 비아를 충진한 표면의 동박층을 선정된 회로에 따라 선택 식각하여 동박 회로를 형성하는 단계를 포함하는 임베디드 기판 제조 방법을 제공한다.
본 발명의 제2 실시예는 (a) 캐리어 플레이트 위에 동박이 적층 형성된 기판의 상기 동박을 선택 식각하여 한 쌍의 동박 범프를 복수 개 형성하되, 상기 한 쌍의 동박 범프는 서로 선정된 수평 간격을 사이에 두고 형성되어, 칩 본딩 시에 상기 반도체 칩의 패드가 상기 수평 간격 공간 및 좌우 동박 범프 위에 정렬되도록 하는 위치에 형성되는 단계; (b) 상기 동박 범프가 형성된 기판의 표면에 접착제를 도포하고 범프리스 반도체 칩의 패드가 형성된 쪽 면을 상기 접착제에 올려놓고 칩 본딩 하되, 상기 범프리스 반도체 칩의 패드가 상기 한 쌍의 동박 범프를 구성하는 수평 간격 공간 및 좌우 동박 범프 위에 정렬되도록 하여 칩 본딩을 하는 단계; (c) 기판에 칩 본딩된 반도체 칩 위에 본딩 시트를 적층하여 라미네이트하고 상기 캐리어 플레이트를 벗겨 내어 제거하는 단계; (d) 상기 한 쌍의 동박 범프 사이의 수평 공간에 내재하는 접착제를 제거함으로써 동박 범프 사이의 공간에 비아를 형성하며, 상기 비아에 의해 정렬된 반도체 칩의 패드 표면을 노출하는 단계; (e) 동도금을 수행하여 상기 비아를 충진하여 상기 표면이 노출된 반도체 칩의 패드와 상기 한 쌍의 동박 범프를 서로 통전 접속하며 기판 표면에 동박층을 형성하는 단계; 및 (f) 상기 비아를 충진한 표면의 동박층을 선정된 회로에 따라 선택 식각하여 동박 회로를 형성하는 단계를 포함하는 임베디드 기판 제조 방법을 제공한다.
본 발명의 제3 실시예는 웨이퍼 레벨 패키지(WLP)된 범프리스 반도체 칩을 인쇄회로기판에 내장하는 임베디드 기판 제조 방법에 있어서, (a) 캐리어 플레이트 위에 동박이 형성된 기판에, 상기 동박 위에 선정된 회로에 따라 드라이 필름을 패턴 형성하여 상기 패턴 형성된 드라이 필름을 도금 마스크로 하여 동도금을 진행함으로써 한 쌍의 동박 범프를 복수 개 형성하되, 상기 한 쌍의 동박 범프는 서로 선정된 수평 간격을 사이에 두고 형성되어, 칩 본딩 시에 상기 반도체 칩의 패드가 상기 수평 간격 공간 및 좌우 동박 범프 위에 정렬되도록 하는 위치에 형성하는 단계; (b) 상기 동박 범프가 형성된 기판의 표면에 접착제를 도포하고 범프리스 반도체 칩의 패드가 형성된 쪽 면을 상기 접착제에 올려놓고 칩 본딩 하되, 상기 범프리스 반도체 칩의 패드가 상기 한 쌍의 동박 범프를 구성하는 수평 간격 공간 및 좌우 동박 범프 위에 정렬되도록 하여 칩 본딩을 하는 단계; (c) 기판에 칩 본딩된 반도체 칩 위에 본딩 시트를 적층하여 라미네이트하고 상기 캐리어 플레이트를 벗겨 내어 제거하는 단계; (d) 상기 캐리어 플레이트 제거 후 노출된 동박을 선택 식각을 실시하되, 상기 한 쌍의 동박 범프 사이의 수평 공간이 노출되도록 상기 동박을 식각 제거하고, 상기 한 쌍의 동박 범프 사이의 수평 공간에 내재하는 접착제를 제거함으로써 동박 범프 사이의 공간에 비아를 형성하며, 상기 비아에 의해 정렬된 반도체 칩의 패드 표면을 노출하는 단계; (e) 동도금을 수행하여 상기 비아를 충진하여 상기 표면이 노출된 반도체 칩의 패드와 상기 한 쌍의 동박 범프를 서로 통전 접속하며 기판 표면에 동박층을 형성하는 단계; 및 (f) 상기 비아를 충진한 표면의 동박층을 선정된 회로에 따라 선택 식각하여 동박 회로를 형성하는 단계를 포함하는 임베디드 기판 제조 방법을 제공한다.
이하에서는, 첨부 도면 도2 내지 도4를 참조하여 본 발명에 따른 양호한 제1, 제2 및 제3 실시예를 상세히 설명한다.
도2a 내지 도2k는 본 발명의 제1 실시에에 따른 방법을 나타낸 도면이다. 도2a를 참조하면, 본 발명의 제1 실시예는 캐리어 플레이트(200) 위에 동박 포일(205)이 피복된 캐리어 기판에 동박 범프 구조물과 범프리스 반도체를 다이 본딩한 캐리어 기판을 서로 적층하되 그 사이에 캐비티가 가공된 프리프레그를 두고 적층함을 특징으로 한다. 도2a의 캐리어 플레이트(200)와 동박 포일(205) 사이에 메탈 층이 존재할 수 있으며, 본 도면에서는 생략하고 있다.
본 발명의 캐리어 플레이트(200)는 미세 패턴을 형성하기 위하여 동박의 두께가 3 ∼ 5 ㎛ 정도로 매우 얇아 프로세스 하는데 어려움이 있으므로, 지지대 역할로서 30 ㎛ 이상의 두께의 동박을 캐리어 플레이트로 사용할 수 있다. 도금이나 적층 공정으로 차후에 기판의 두께가 어느 정도 두께 이상이 되면, 지지대 역할을 했던 캐리어 플레이트는 제거하여야 하는데, 제거 단계에서 캐리어 플레이트의 박리를 쉽게 하기 위하여 메탈 층을 사이에 게재하도록 한다.
이어서, 도2b를 참조하면 드라이 필름(230)을 밀착하고 선정된 회로 패턴에 따라 사진/현상/식각 등의 이미지 작업을 진행하여 동박 포일(205) 위에 패턴에 따른 도금 마스크를 형성한다. 그 결과, 캐리어 플레이트(200)의 동박 포일(205) 표 면이 선택적으로 노출되고, 후속 동도금 공정에서 노출된 표면 위에만 동도금이 형성되어 동박 범프(235)가 형성된다.
여기서, 동박 범프(235)는 소정의 간격을 두고 형성되어 있으며, 후속 공정에서 한 쌍의 동박 범프(235)에 범프리스 웨이퍼 레벨의 반도체 칩의 도전 패드가 정렬되게 된다. 즉, 범프리스 웨이퍼 레벨의 반도체의 도전 패드는 한 쌍의 범프의 사이 간격의 정중앙에 좌우 대칭으로 정렬되어 적층되므로, 한 쌍의 동박 범프 위에 걸쳐 대칭되게 올라앉는 모습이 된다.
동박 범프(235) 형성을 위한 동도금이 완료되면 도금 마스크로 사용되었던 드라이 필름(230)을 벗겨 내고 접착층(adhesive; 250)을 도포하면 도2d에서와 같이 캐리어 플레이트(200)의 동박(205) 위에 동박 범프(235)가 형성된 구조물에 접착층)이 형성된 모습이 된다.
본 발명의 제1 실시예에 따르면, 동박이 피복된 캐리어 플레이트 위에 범프리스 웨이퍼 레벨의 반도체 칩을 다이 본딩하여 형성한다. 즉, 도2e를 참조하면 또 다른 캐리어 플레이트(200') 위에 동박 포일(205')를 피복하고 반도체 칩(260)을 접착제(250')을 사이에 두고 정렬하여 칩 다이 본딩을 실시한다.
그리고 나면 위에서 제작한 두 개의 구조물을 서로 마주보도록 하여 적층하게 되는데 그 사이에 캐비티를 가공한 프리프레그를 사용하여 가열 가압 라미네이트 한다. 이때에, 캐비티 공간을 통해서 반도체 칩과 동박 범프가 서로 마주보고 정렬하도록 레이업하게 된다.
즉, 도2f에 도시한 바와 같이, 도2d의 구조물과 도2e의 구조물을 서로 마주 보도록 하고 캐비티가 가공된 프리프레그를 사이에 두고 적층 라미네이트 한다. 도2f를 참조하면, 반도체 칩(260)이 접착제(250')로써 다이 본딩된 캐리어 플레이트(200') 위에 상기 반도체 칩(260)이 캐비티 속으로 정렬 배치되도록 캐비티가 가공된 프리프레그(206)을 정렬하고, 상기 도2d의 동도금 범프(235)가 상기 반도체 칩(260)의 도전 패드와 접속되도록 정렬하여 상기 캐비티 속으로 배치되도록 상기 캐비티가 가공된 프리프레그(206) 위에 적층 레이업 한 후 이들을 가열 가압하여 라미네이트 진행한다.
이어서, 적층 라미네이트된 구조물의 양쪽 표면에 적층되어 있는 캐리어 플레이트(200, 200')을 벗겨내어 제거하면 도2g의 구조물을 얻게 된다. 도2g를 참조하면, 양쪽 표면에는 동박(205, 205')가 형성되어 있으며 동박 범프(235)와 반도체 칩(260)의 도전 패드(41')가 서로 정렬되어 있다.
이어서, 도2h를 참조하면, 동박(205)을 선택적으로 식각하여 마이크로 비아(251)을 형성한다. 이때에, 마이크로 비아(251)는 레이저 드릴 공정을 진행하여 형성할 수 있다. 그리고 나면, 도2i의 동도금을 수행하여 마이크로 비아(251)에 동박을 충진하여 도전 패드(41')와 외층의 동박이 서로 전기적으로 접속이 되도록 하고 기판의 양 표면에는 두터운 동박(411)이 형성된다. 이때에 본 발명의 양호한 실시예로서, 동도금 공정 이전에 디스미어 공정을 수행할 수 있다.
도2j를 참조하면, 기판의 외층에 형성되어 있는 동박(411)에 대해 드라이 필름(도시하지 않음)을 도포하고 선정된 회로 패턴에 따라 이미지 작업을 진행하여 패턴 마스크를 형성하고 식각 공정을 진행함으로써 동박 회로를 형성한다.
그리고 나면, 통상의 방법에 따라 프리프레그와 동박을 적층하여 비아를 형성하고 동박 회로를 형성하는 공정을 반복 수행하면 도2k에 도시한 바와 같이 반도체 칩이 내장된 다층 인쇄회로기판을 제작하게 된다. 도2k를 참조하면, 내장된 반도체 칩의 도전 패드(41')와 기판의 동박 회로(411) 사이에 충분히 넓은 공간이 존재하여 상호 단락의 위험이 경감되었음을 알 수 있다.
도3a 내지 도3l은 본 발명의 제2 실시예에 따른 범프리스 칩 내장 기술을 나타낸 도면이다. 도3a 내지 도3l에 나타낸 본 발명의 제2 실시예는 캐리어 플레이트 상의 동박을 식각하여 금속 범프를 형성한 후 칩 본딩을 함을 특징으로 한다.
도3a를 참조하면, 본 발명의 제2 실시예는 캐리어 플레이트(200) 상에 동박 포일(220)을 형성한다. 본 발명의 양호한 실시예로서, 앞서 전술한 바와 같이 캐리어 플레이트(200) 상부면에는 메탈 층(210)이 형성되어 있는 캐리어 플레이트를 사용할 수 있다. 캐리어 플레이트(200)는 미세 패턴을 형성하기 위하여 동박(220)의 두께가 3 ∼ 5 ㎛ 정도로 매우 얇아 프로세스하는데 어려움이 있으므로, 지지대 역할로서 30 ㎛ 이상의 두께의 동박을 캐리어 플레이트로 사용할 수 있다. 도금이나 적층 공정으로 차후에 기판의 두께가 어느 정도 두께 이상이 되면, 지지대 역할을 했던 캐리어 플레이트는 제거 되어야 하는데, 캐리어 플레이트의 박리를 쉽게 하기 위하여 메탈 층(210)을 사용한다.
본 발명의 양호한 실시예에 따라, 메탈 층(210)과 캐리어 플레이트(200) 사이는 접착제로 접착되어 있다가 필요시 벗겨 내어 박리할 수 있도록 하는 것이 바람직하다. 또한, 캐리어 플레이트(200)를 박리하고 난 다음 남아 있는 메탈 층(210)은 화학적 에칭 방법으로 식각하여 제거할 수 있다. 본 발명의 양호한 실시예로서, 메탈 층(210)은 니켈, 티타늄, 크롬, 알루미늄, 솔더 중 어느 하나로 제작할 수 있으며, 솔더는 Pb-Sn, Sn-Ag-Cu, Sn-Cu, Sn-Bi 등을 사용할 수 있다.
다시 도3b를 참조하면, 드라이 필름(230)을 피복하고 선정된 회로에 따라 식각하여 드라이 필름 패턴 마스크를 형성한다. 이어서, 패턴 형성된 드라이 필름(230)을 마스크로 하여 동박을 선택적으로 부식 제거하면, 도3c에 도시한 바와 같이 메탈층(210) 위에 한 쌍의 동박 범프(220a, 220b)가 복수 개 형성된다. 여기서, 한 쌍의 동박 범프(220a, 220b)는 서로 수평 간격 L을 지니게 되고, 후속 공정에서 반도체 칩의 패드가 수평 간격 공간 위에 정렬하여 칩 본딩 되게 된다.
이어서, 접착제(adhesive; 250)을 도포하고(도3d), 반도체 칩(260)을 정렬하여(도3e) 칩 본딩을 실시한다(도3f). 도3f를 참조하면 반도체 칩(260)의 금속 패드(221)가 접착제(250)를 사이로 해서 한 쌍의 동박 범프(220a, 220b) 위에 사이의 수평 공간을 가운데로 하여 정렬되어 있다.
이어서, 본딩 시트(270)를 도포하고 가압 가열하여 라미네이트(도3g)를 진행하다. 이때에, 본딩 시트(270) 위에 동박 포일을 적층할 수도 있다. 이어서, 캐리어 플레이트(200)를 벗겨 내어 제거하고(도3h), 메탈층(210)이 있는 경우에는 화학 식각 제거하고, 반도체 칩의 패드(221)와 기판의 동박(220a, 220b)을 서로 접속하기 위하여 비아(via; 251)를 형성하여 패드(221) 표면을 노출한다(도3i).
이어서, 도3j를 참조하면 비아(251)를 충진하기 위해 동도금을 진행하면 칩의 패드(221)와 기판의 동박 범프(220a, 220b)이 서로 접속되고, 기판의 하부면과 상부면에 동박(290, 295)이 형성된다. 이어서, 도3k를 참조하면, 기판의 외층에 드라이 필름(296)을 도포하여 선택적으로 식각하여 회로 패턴을 위한 마스크를 형성하고 식각을 진행하면 도3l과 같이 동박 회로가 형성된다. 도3l을 참조하면, 본 발명의 경우 종래 기술과는 달리, 임베드된 반도체 칩의 회로(224)와 기판의 외층 동박 회로(297) 사이에는 충분히 큰 간격이 존재함을 알 수 있다. 이는 본 발명의 경우 동박 범프를 미리 형성한 연유에 기인하다.
도4a 내지 도4l은 본 발명의 제3 실시예에 따른 방법을 나타낸 도면이다. 도4a를 참조하면, 캐리어 플레이트(200) 위에 메탈 층(210)과 동박 포일(220)이 적층되어 있다. 여기서, 메탈 층(210)의 역할은 앞서 설명하였으므로, 반복 설명을 생략한다. 본 발명의 또 다른 양호한 실시예로서, 메탈 층(210)을 생략할 수도 있다.
여기에, 드라이 필름(230)을 밀착하고 선정된 회로 패턴에 따라서 사진, 현상, 식각 등의 이미지 공정을 진행하여 도4b의 드라이 필름(230) 마스크 패턴을 형성한다. 본 발명의 제3 실시예는 드라이필름 마스크를 도금 마스크로 이용해서 동도금을 수행하는 것을 특징으로 하며, 도4c를 참조하면 마스크로부터 노출된 동박(220) 위에 동박 범프(235a, 235b)가 한 쌍씩 복수 개 형성되어 있다.
도4d를 참조하면 접착제(adhesive; 250)를 도포하고 반도체 칩(260)을 정렬하여(도4e) 패드 면이 마주보도록 정렬하여 칩 본딩을 실시한다(도4f). 그리고 나며, 본딩 시트(270)를 적층하고 동박(275)을 도포하여 가압 가열 라미네이트 함으로써 적층을 실시한다. 이어서, 도4h를 참조하면 기판에서 캐리어 플레이트(200)를 벗겨 내어 박리 제거하고, 필요 시에 메탈층(210)을 화학 식각액으로 제거한다. 이어서, 도4i를 참조하면 기판과 칩 사이에 패드(221)가 접속할 부위에 선택적으로 비아(251)를 형성한다.
본 발명의 양호한 실시예에 따라 비아(251)는 레이저 가공 또는 UV 사진 식각 공정을 이용해서 형성할 수 있다. 그리고 나면, 동도금(301)을 수행해서 기판과 칩을 통전 시키게 되고(도4j), 기판 양면에 드라이 필름(296)을 도포하고 선정된 회로 모양에 따라 사진, 현상, 식각을 수행해서 마스크 패턴을 형성한다(도4k). 이어서, 드라이 필름(296) 패턴으로부터 노출된 동박에 대해 식각을 수행함으로써 도4l과 같은 회로를 형성한다. 도4l을 참조하면, 반도체 칩의 도전 패드(224)와 기판의 동박 회로(297) 사이의 간격이 범프(235)로 인해 충분히 확보되므로 전기 단락 또는 절연 파괴의 위험을 차단할 수 있다.
전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사 람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.
본 발명에 따른 범프리스 칩 내장 기판 제조 기술은 피치 길이가 매우 미세한 웨이퍼 레벨 패키지 칩을 기판에 내장하는데 있어서, 절연 파괴 또는 전기 단락 등의 문제를 차단하면서 제조할 수 있는 고신뢰성의 제조 공법 적용이 가능하게 된다.
도1a 내지 도1k는 종래기술에 따른 반도체 칩 내장 인쇄회로기판 제조 기술을 나타낸 도면.
도2a 내지 도2k은 본 발명의 제1 실시예에 따른 범프리스 칩 내장 기술을 나타낸 도면.
도3a 내지 3l은 본 발명의 제2 실시예에 따른 방법을 나타낸 도면.
도4a 내지 도4l는 본 발명의 제3 실시에에 따른 방법을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
10, 200: 캐리어 플레이트
20, 60: 동박
30, 250: 접착제
40, 260: 반도체 칩
41, 221: 패드
50, 270: 본딩 시트
70, 251: 비아
100, 230, 296: 드라이 필름
115: 동박 회로
206: 프리프레그
290, 295: 동도금
210: 메탈층
220: 동박 포일

Claims (5)

  1. 웨이퍼 레벨 패키지(WLP)된 범프리스 반도체 칩을 인쇄회로기판에 내장하는 임베디드 기판 제조 방법에 있어서,
    (a) 동박이 피복된 캐리어 플레이트의 상기 동박 위에 도금 마스크를 형성하고 동 도금을 진행함으로써 상기 범프리스 반도체 칩의 도전 패드와 정렬될 위치에, 소정 간격의 한 쌍의 동박 범프를 형성하는 단계;
    (b) 동박이 피복된 캐리어 플레이트의 상기 동박 위에 접착제를 사용하여 상기 범프리스 반도체 칩을 다이 본딩하는 단계;
    (c) 상기 다이 본딩된 범프리스 반도체 칩 위에 캐비티가 가공된 프리프레그를 적층하고, 상기 캐리어 플레이트의 동박 범프 형성 면에 접착제를 도포하고 상기 동박 범프가 상기 범프리스 반도체의 도전 패드와 마주보고 정렬하도록 상기 프리프레그 위에 레이업하여 적층하되, 상기 범프리스 반도체와 상기 동박 범프가 상기 캐비티 속으로 정렬되도록 상기 캐비티를 형성한 상기 프리프레그를 사이에 두고 가열 가압하여 라미네이트하는 단계;
    (d) 상기 라미네이트된 구조물의 양쪽 캐리어 플레이트를 벗겨 내어 제거하여 동박을 노출하는 단계;
    (f) 상기 동박을 선택적으로 식각하여 마이크로 비아를 형성함으로써 상기 범프리스 반도체의 도전 패드 표면을 마이크로 비아를 통해 노출하는 단계;
    (g) 동도금을 수행하여 상기 마이크로 비아를 충진하여 상기 표면이 노출된 반도체 칩의 패드와 상기 한 쌍의 동박 범프를 서로 통전 접속하며 기판 표면에 동박층을 형성하는 단계; 및
    (h) 상기 마이크로 비아를 충진한 표면의 동박층을 선정된 회로에 따라 선택 식각하여 동박 회로를 형성하는 단계
    를 포함하는 임베디드 기판 제조 방법
  2. 웨이퍼 레벨 패키지(WLP)된 범프리스 반도체 칩을 인쇄회로기판에 내장하는 임베디드 기판 제조 방법에 있어서,
    (a) 캐리어 플레이트 위에 동박이 적층 형성된 기판의 상기 동박을 선택 식각하여 한 쌍의 동박 범프를 복수 개 형성하되, 상기 한 쌍의 동박 범프는 서로 선정된 수평 간격을 사이에 두고 형성되어, 칩 본딩 시에 상기 반도체 칩의 패드가 상기 수평 간격 공간 및 좌우 동박 범프 위에 정렬되도록 하는 위치에 형성하는 단계;
    (b) 상기 동박 범프가 형성된 기판의 표면에 접착제를 도포하고 범프리스 반도체 칩의 패드가 형성된 쪽 면을 상기 접착제에 올려놓고 칩 본딩 하되, 상기 범프리스 반도체 칩의 패드가 상기 한 쌍의 동박 범프를 구성하는 수평 간격 공간 및 좌우 동박 범프 위에 정렬되도록 하여 칩 본딩을 하는 단계;
    (c) 기판에 칩 본딩된 반도체 칩 위에 본딩 시트를 적층하여 라미네이트하고 상기 캐리어 플레이트를 벗겨 내어 제거하는 단계;
    (d) 상기 한 쌍의 동박 범프 사이의 수평 공간에 내재하는 접착제를 제거함 으로써 동박 범프 사이의 공간에 비아를 형성하며, 상기 비아에 의해 정렬된 반도체 칩의 패드 표면을 노출하는 단계;
    (e) 동도금을 수행하여 상기 비아를 충진하여 상기 표면이 노출된 반도체 칩의 패드와 상기 한 쌍의 동박 범프를 서로 통전 접속하며 기판 표면에 동박층을 형성하는 단계; 및
    (f) 상기 비아를 충진한 표면의 동박층을 선정된 회로에 따라 선택 식각하여 동박 회로를 형성하는 단계
    를 포함하는 임베디드 기판 제조 방법.
  3. 웨이퍼 레벨 패키지(WLP)된 범프리스 반도체 칩을 인쇄회로기판에 내장하는 임베디드 기판 제조 방법에 있어서,
    (a) 캐리어 플레이트 위에 동박이 형성된 기판에, 상기 동박 위에 선정된 회로에 따라 드라이 필름을 패턴 형성하여 상기 패턴 형성된 드라이 필름을 도금 마스크로 하여 동도금을 진행함으로써 한 쌍의 동박 범프를 복수 개 형성하되, 상기 한 쌍의 동박 범프는 서로 선정된 수평 간격을 사이에 두고 형성되어, 칩 본딩 시에 상기 반도체 칩의 패드가 상기 수평 간격 공간 및 좌우 동박 범프 위에 정렬되도록 하는 위치에 형성하는 단계;
    (b) 상기 동박 범프가 형성된 기판의 표면에 접착제를 도포하고 범프리스 반도체 칩의 패드가 형성된 쪽 면을 상기 접착제에 올려놓고 칩 본딩 하되, 상기 범프리스 반도체 칩의 패드가 상기 한 쌍의 동박 범프를 구성하는 수평 간격 공간 및 좌우 동박 범프 위에 정렬되도록 하여 칩 본딩을 하는 단계;
    (c) 기판에 칩 본딩된 반도체 칩 위에 본딩 시트를 적층하여 라미네이트하고 상기 캐리어 플레이트를 벗겨 내어 제거하는 단계;
    (d) 상기 캐리어 플레이트 제거 후 노출된 동박을 선택 식각을 실시하되, 상기 한 쌍의 동박 범프 사이의 수평 공간이 노출되도록 상기 동박을 식각 제거하고, 상기 한 쌍의 동박 범프 사이의 수평 공간에 내재하는 접착제를 제거함으로써 동박 범프 사이의 공간에 비아를 형성하며, 상기 비아에 의해 정렬된 반도체 칩의 패드 표면을 노출하는 단계;
    (e) 동도금을 수행하여 상기 비아를 충진하여 상기 표면이 노출된 반도체 칩의 패드와 상기 한 쌍의 동박 범프를 서로 통전 접속하며 기판 표면에 동박층을 형성하는 단계; 및
    (f) 상기 비아를 충진한 표면의 동박층을 선정된 회로에 따라 선택 식각하여 동박 회로를 형성하는 단계
    를 포함하는 임베디드 기판 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 캐리어 플레이트는 표면 상층에 니켈, 티타늄, 크롬, 알루미늄, 솔더 중 어느 하나인 메탈 층을 구비하고, 상기 메탈층과 상기 캐리어 플레이트는 접착제로 접착되어 있는 것을 특징으로 하고, 상기 단계 (c)는 상기 캐리어 플레이트를 벗겨 내어 제거한 후 상기 메탈층을 화학적 방법으로 에칭 처리하여 식각 제거하는 단계를 포함하는 임베디드 기판 제조 방 법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 단계 (a)의 캐리어 플레이트 위에 동박이 형성된 기판의 상기 동박 두께는 3 ∼ 5 ㎛ 인 것을 특징으로 하는 임베디드 기판 제조 방법.
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