JP2004335603A - 半導体装置、電子デバイス、電子機器および半導体装置の製造方法 - Google Patents

半導体装置、電子デバイス、電子機器および半導体装置の製造方法 Download PDF

Info

Publication number
JP2004335603A
JP2004335603A JP2003127057A JP2003127057A JP2004335603A JP 2004335603 A JP2004335603 A JP 2004335603A JP 2003127057 A JP2003127057 A JP 2003127057A JP 2003127057 A JP2003127057 A JP 2003127057A JP 2004335603 A JP2004335603 A JP 2004335603A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor chip
resin
package
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003127057A
Other languages
English (en)
Other versions
JP3786103B2 (ja
JP2004335603A5 (ja
Inventor
Tetsutoshi Aoyanagi
哲理 青▲柳▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003127057A priority Critical patent/JP3786103B2/ja
Priority to CNB2004100386412A priority patent/CN100369249C/zh
Priority to US10/833,508 priority patent/US20050001301A1/en
Publication of JP2004335603A publication Critical patent/JP2004335603A/ja
Publication of JP2004335603A5 publication Critical patent/JP2004335603A5/ja
Application granted granted Critical
Publication of JP3786103B2 publication Critical patent/JP3786103B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】積層された半導体パッケージの２次実装時の位置ずれを防止しつつ、半導体パッケージ間の剥離を抑止する。
【解決手段】突出電極１３を介して互いに接合された半導体パッケージＰＫ１、ＰＫ２において、半導体チップ３の少なくとも一部が露出するように半導体チップ３上に樹脂１５を配置し、樹脂１５を介して半導体パッケージＰＫ２を半導体チップ３に固着する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、電子デバイス、電子機器および半導体装置の製造方法に関し、特に、半導体パッケージの積層構造に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体パッケージでは、例えば、特許文献１に開示されているように、ハンダボールを介して半導体パッケージを積層することにより、省スペース化を図ることが行われている。ここで、積層された半導体パッケージ間に樹脂を充填することが行われている。
【０００３】
【特許文献１】
特開２００２−１７０９０６号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体パッケージでは、ハンダボールを介して積層された半導体パッケージ間の隙間全体に樹脂が充填される。このため、半導体パッケージ間に充填された樹脂をキュアする際に、樹脂に含まれる水分が十分に抜け切らず、半導体パッケージ間に充填された樹脂に水分が残留する。このため、積層された半導体パッケージの２次実装時のリフロー時に、半導体パッケージ間に充填された樹脂に含まれる水分が気化して膨張し、半導体パッケージ間で剥離が発生することがあるという問題があった。
【０００５】
そこで、本発明の目的は、積層された半導体パッケージの２次実装時の位置ずれを防止しつつ、半導体パッケージ間の剥離を抑止することが可能な半導体装置、電子デバイス、電子機器および半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１半導体チップが搭載された第１半導体パッケージと、前記第１半導体チップ上に配置されるようにして、前記第１半導体パッケージ上に支持された第２半導体パッケージと、前記第１半導体チップの少なくとも一部が露出するように配置され、前記第１半導体チップと前記第２半導体パッケージとの間に設けられた樹脂とを備えることを特徴とする。
【０００７】
これにより、第１半導体チップ上に配置された樹脂を介して第１半導体パッケージと第２半導体パッケージとを固定することが可能となり、第１半導体パッケージと第２半導体パッケージとの間に樹脂を設けた場合においても、第１半導体パッケージと第２半導体パッケージとの間に隙間を残すことが可能となる。このため、第１半導体パッケージと第２半導体パッケージとの間の樹脂に含まれる水分を抜け出し易くすることが可能となり、２次実装時にリフロー処理が行われる場合においても、第１半導体パッケージと第２半導体パッケージとの間の樹脂が膨張することを抑制することが可能となる。この結果、第１半導体パッケージと第２半導体パッケージとの間の剥離を抑止することを可能としつつ、第１半導体パッケージと第２半導体パッケージとを樹脂で固着させることが可能となり、第１半導体パッケージと第２半導体パッケージとの間の位置ずれを防止することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、第１半導体チップが搭載された第１半導体パッケージと、前記第１半導体チップ上に端部が配置されるようにして、前記第１半導体パッケージ上に支持された第２半導体パッケージと、前記第１半導体チップの少なくとも一部が露出するように配置され、前記第１半導体チップと前記第２半導体パッケージとの間に設けられた樹脂とを備えることを特徴とする。
【０００９】
これにより、第１半導体チップ上に配置された樹脂を介して第１半導体パッケージと第２半導体パッケージとを固定することが可能となり、第１半導体パッケージと第２半導体パッケージとの間に樹脂を設けた場合においても、第１半導体パッケージと第２半導体パッケージとの間に隙間を残すことが可能となるとともに、同一の第１半導体チップ上に複数の半導体パッケージを配置することが可能となる。このため、実装面積をより一層縮小することを可能としつつ、第１半導体パッケージと第２半導体パッケージとの間の剥離を抑止することが可能となるとともに、積層された第１半導体パッケージおよび第２半導体パッケージの２次実装時の位置ずれを防止することが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記樹脂は、前記第２半導体パッケージと前記第１半導体チップの対向面にのみ設けられていることを特徴とする。
これにより、第１半導体パッケージに樹脂を接触させることなく、第１半導体チップ上に配置された樹脂を介して第１半導体パッケージと第２半導体パッケージとを効率よく固着させることが可能となる。このため、第１半導体パッケージと第２半導体パッケージとの間の剥離を抑止することが可能としつつ、積層された第１半導体パッケージおよび第２半導体パッケージの２次実装時の位置ずれを防止することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記樹脂は前記第１半導体チップの中央部に設けられていることを特徴とする。
これにより、突出電極を介して第１半導体パッケージと第２半導体パッケージとを電気的に接続した場合においても、突出電極から離れた位置に樹脂を配置することが可能となる。このため、樹脂の伸び縮みの影響が突出電極に及ぶことを抑制することが可能となり、温度サイクルなどでの耐久性を向上させることが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記樹脂にはフィラーが混入されていることを特徴とする。
これにより、樹脂の粘度を容易に制御することが可能となり、樹脂の液垂れを防止することを可能として、樹脂の存在範囲を容易に制御することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、前記第１半導体チップがフリップチップ実装された第１キャリア基板と、前記第１半導体チップと前記第１キャリア基板との間に設けられた樹脂層とを備え、前記第２半導体パッケージは、第２半導体チップと、前記第２半導体チップが実装された第２キャリア基板と、前記第１キャリア基板上に接合され、前記第１半導体チップ上に前記第２キャリア基板を保持する突出電極と、前記第２半導体チップを封止する封止材とを備えることを特徴とする。
【００１４】
これにより、第１半導体パッケージおよび第２半導体パッケージの種類が異なる場合においても、積層された半導体パッケージの２次実装時の位置ずれを防止しつつ、第１半導体パッケージおよび第２半導体パッケージとの間の剥離を抑止することが可能となり、省スペース化を可能としつつ、第１半導体パッケージと第２半導体パッケージとの間の接続信頼性を向上させることができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、前記突出電極はハンダボールであることを特徴とする。
これにより、リフロー処理を行うことで、第１半導体パッケージと第２半導体パッケージとを電気的に接続することが可能となり、第２半導体パッケージを第１半導体パッケージ上に効率よく実装することが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体チップと前記第２半導体パッケージとの間に設けられた樹脂は、前記第１半導体チップと前記第１キャリア基板との間に設けられた樹脂層よりも弾性率が低いことを特徴とする。
これにより、第１半導体チップに加わる衝撃を第１半導体チップと第２半導体パッケージとの間に設けられた樹脂に効率よく吸収させることが可能となる。このため、半導体チップの耐衝撃性を向上させることが可能となり、半導体チップの信頼性を確保しつつ、複数の半導体チップを積層することが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする。
【００１８】
これにより、汎用パッケージを用いた場合においても、積層された半導体パッケージの２次実装時の位置ずれを防止しつつ、第１半導体パッケージおよび第２半導体パッケージとの間の剥離を抑止することが可能となり、生産効率を劣化させることなく、異種パッケージ間の接続信頼性を向上させることが可能となる。また、本発明の一態様に係る電子デバイスによれば、電子部品が搭載された第１パッケージと、前記電子部品上に配置されるようにして、前記第１パッケージ上に支持された第２パッケージと、前記電子部品の少なくとも一部が露出するように配置され、前記電子部品と前記第２パッケージとの間に設けられた樹脂とを備えることを特徴とする。
【００１９】
これにより、電子部品上に配置された樹脂を介して第１パッケージと第２パッケージとを固定することが可能となり、第１パッケージと第２パッケージとの間に樹脂を設けた場合においても、第１パッケージと第２パッケージとの間に隙間を残すことが可能となる。このため、第１パッケージと第２パッケージとの間の剥離を抑止することを可能としつつ、第１パッケージと第２パッケージとを樹脂で固着させることが可能となり、第１パッケージと第２パッケージとの間の位置ずれを防止することが可能となる。
【００２０】
また、本発明の一態様に係る電子機器によれば、第１半導体チップが搭載された第１半導体パッケージと、前記第１半導体チップ上に配置されるようにして、前記第１半導体パッケージ上に支持された第２半導体パッケージと、前記第１半導体チップの少なくとも一部が露出するように配置され、前記第１半導体チップと前記第２半導体パッケージとの間に設けられた樹脂と、前記第２半導体パッケージが支持される前記第１半導体パッケージを搭載するマザー基板と、前記マザー基板を介して前記第１半導体チップに接続された電子部品とを備えることを特徴とする。
【００２１】
これにより、積層された半導体パッケージの信頼性の劣化を抑制しつつ、２次実装時の半導体パッケージの位置ずれを防止することが可能となり、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体パッケージに搭載された第１半導体チップ上に樹脂を供給する工程と、前記第１半導体チップの少なくとも一部が前記樹脂から露出するようにして、第２半導体チップが搭載された第２半導体パッケージを前記第１半導体パッケージ上に実装する工程とを備えることを特徴とする。
【００２２】
これにより、第１半導体パッケージと第２半導体パッケージとの間に樹脂を充填した場合においても、第１半導体パッケージと第２半導体パッケージとの間に隙間を残すことが可能となり、積層された半導体パッケージの２次実装時の位置ずれを防止しつつ、第１半導体パッケージと第２半導体パッケージとの間の剥離を抑止することが可能となる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
【００２４】
図１において、半導体パッケージＰＫ１にはキャリア基板１が設けられ、キャリア基板１の両面にはランド２ａ、２ｂがそれぞれ形成されている。そして、キャリア基板１上には半導体チップ３がフリップチップ実装され、半導体チップ３には、フリップチップ実装するための突出電極４が設けられている。そして、半導体チップ３に設けられた突出電極４は、異方性導電シート５を介してランド２ｂ上にＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合されている。
【００２５】
一方、半導体パッケージＰＫ２にはキャリア基板１１が設けられ、キャリア基板１１の裏面にはランド１２が形成され、ランド１２上には突出電極１３が設けられている。また、キャリア基板１１上には半導体チップが実装され、半導体チップが実装されたキャリア基板１１は、封止樹脂１４で封止されている。なお、キャリア基板１１上には、ワイヤボンド接続された半導体チップを実装するようにしてもよいし、半導体チップをフリップチップ実装するようにしてもよく、半導体チップの積層構造を実装するようにしてもよい。
【００２６】
そして、キャリア基板１上に設けられたランド２ｂに突出電極１３を接合させることにより、キャリア基板１１が半導体チップ３上に配置されるようにして、半導体パッケージＰＫ２が半導体パッケージＰＫ１上に実装されている。
また、半導体チップ３上には、半導体チップ３の少なくとも一部が露出するように樹脂１５が配置され、半導体パッケージＰＫ２は樹脂１５を介して半導体チップ３に固着されている。ここで、樹脂１５としては、樹脂ペーストまたは樹脂シートのいずれを用いるようにしてもよい。
【００２７】
これにより、半導体チップ３上に配置された樹脂１５を介して半導体パッケージＰＫ１と半導体パッケージＰＫ２とを固定することが可能となり、半導体パッケージＰＫ１、ＰＫ２間に樹脂１５を設けた場合においても、半導体パッケージＰＫ１、ＰＫ２間に隙間を残すことが可能となる。このため、半導体パッケージＰＫ１、ＰＫ２間の樹脂１５に含まれる水分を抜け出し易くすることが可能となり、２次実装時に突出電極６のリフロー処理が行われる場合においても、半導体パッケージＰＫ１、ＰＫ２間の樹脂１５が膨張することを抑制することが可能となる。この結果、半導体パッケージＰＫ１、ＰＫ２間の剥離を抑止することを可能としつつ、半導体パッケージＰＫ１と半導体パッケージＰＫ２とを樹脂１５で固着させることが可能となり、半導体パッケージＰＫ１、ＰＫ２間の位置ずれを防止することが可能となる。
【００２８】
なお、樹脂１５は、半導体パッケージＰＫ２と半導体チップ３の対向面にのみ設けるようにしてもよい。これにより、半導体パッケージＰＫ１に樹脂１５を接触させることなく、半導体チップ３上に配置された樹脂１５を介して半導体パッケージＰＫ１と半導体パッケージＰＫ２とを効率よく固着させることが可能となり、半導体パッケージＰＫ１、ＰＫ２間の剥離を抑止することが可能としつつ、積層された半導体パッケージＰＫ１、ＰＫ２の２次実装時の位置ずれを防止することが可能となる。
【００２９】
また、樹脂１５は、半導体チップ１５の中央部に設けるようにしてもよい。これにより、突出電極１３を介して半導体パッケージＰＫ１と半導体パッケージＰＫ２とを電気的に接続した場合においても、突出電極１３から離れた位置に樹脂１５を配置することが可能となる。このため、樹脂１５の伸び縮みの影響が突出電極１３に及ぶことを抑制することが可能となり、温度サイクルなどでの耐久性を向上させることが可能となる。
【００３０】
また、半導体チップ３と半導体パッケージＰＫ２との間に設けられた樹脂１５は、半導体チップ３とキャリア基板１との間に設けられた異方性導電シート５よりも弾性率が低いことが好ましい。これにより、半導体チップ３に加わる衝撃を樹脂１５に効率よく吸収させることが可能となる。このため、半導体チップ３の耐衝撃性を向上させることが可能となり、半導体チップ３の信頼性を確保しつつ、半導体パッケージＰＫ１、ＰＫ２を積層することが可能となる。
【００３１】
また、樹脂１５には、シリカやアルミナなどのフィラーが混入されるようにしてもよい。これにより、樹脂１５の粘度を容易に制御することが可能となり、樹脂１５の液垂れを防止することを可能として、樹脂１５の存在範囲を容易に制御することが可能となる。
また、半導体チップ３上の樹脂１５は、１ヶ所にのみ配置されていてもよいが、半導体チップ３上に分散して配置するようにしてもよい。ここで、半導体チップ３上に樹脂１５を分散して配置することにより、樹脂１５に含まれる水分を逃がすための経路を半導体チップ３上に確保することが可能となり、半導体チップ３と半導体パッケージＰＫ２との間の間隔が狭い場合においても、樹脂１５に含まれる水分を減らすことが可能となる。
【００３２】
また、キャリア基板１、１１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１、１１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極４、６、１３としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいはハンダボールなどを用いることができる。
【００３３】
さらに、突出電極１３を介して半導体パッケージＰＫ１、ＰＫ２を互いに接合させる場合、半田接合や合金接合などの金属接合を用いるようにしてもよく、ＡＣＦ接合、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合などの圧接接合を用いるようにしてもよい。また、上述した実施形態では、突出電極４を介して半導体チップ３をキャリア基板１にフリップチップ実装する場合、ＡＣＦ接合を用いる方法について説明したが、ＮＣＦ接合、ＡＣＰ接合、ＮＣＰ接合などの圧接接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。
【００３４】
図２は、図１の半導体装置の製造方法の一例を示す断面図である。
図２（ａ）において、半導体パッケージＰＫ１上に半導体パッケージＰＫ２を積層する場合、半導体パッケージＰＫ２のランド１２上に、突出電極１３としてハンダボールを形成するとともに、キャリア基板１のランド２ｂ上にフラックス７を供給する。また、ディスペンサなどを用いることにより、半導体チップ３上に樹脂１５を供給する。
【００３５】
次に、図２（ｂ）に示すように、半導体パッケージＰＫ１上に半導体パッケージＰＫ２をマウントする。そして、突出電極１３のリフロー処理を行うことにより、突出電極１３を溶融させ、突出電極１３をランド２ｂ上に接合させる。
ここで、突出電極１３をランド２ｂ上に接合させる場合、Ａステージ状態（昇温により樹脂が軟化する状態）またはＢステージ状態（昇温により、樹脂粘度が高くなる状態）に樹脂１５を維持することが好ましい。これにより、突出電極１３の溶融時の表面張力により、突出電極１３をランド２ｂ上に自己整合的に配置することが可能となり、半導体パッケージＰＫ１上に半導体パッケージＰＫ２を精度よく配置することが可能となる。そして、突出電極１３がランド２ｂ上に接合されると、突出電極１３のリフロー時の温度よりも低い温度で樹脂１５をキュアし、樹脂１５をＣステージ状態（硬化状態）に移行させる。
【００３６】
ここで、半導体チップ３の少なくとも一部が露出するように半導体チップ３上に樹脂１５を設けることにより、樹脂１５に含まれる水分を逃がすための隙間を確保しつつ、半導体チップ３を介して半導体パッケージＰＫ１、ＰＫ２を互いに固着させることが可能となるとともに、樹脂１５に含まれる水分の残留量を減らすことが可能となる。
【００３７】
次に、図２（ｃ）に示すように、キャリア基板１の裏面に設けられたランド２ａ上に、キャリア基板１をマザー基板８上に実装するための突出電極６を形成する。
次に、図２（ｄ）に示すように、突出電極６が形成されたキャリア基板１をマザー基板８上にマウントする。そして、突出電極６のリフロー処理を行うことにより、突出電極６をマザー基板８のランド９上に接合させる。
【００３８】
ここで、半導体チップ３の少なくとも一部が露出するように半導体チップ３上に樹脂１５を設けることにより、半導体パッケージＰＫ１、ＰＫ２間の樹脂１５に含まれる水分がほとんど除去された状態で、突出電極６のリフロー処理を行うことができる。このため、突出電極６のリフロー時に樹脂１５が膨張することを抑制することが可能となり、半導体パッケージＰＫ１、ＰＫ２が互いに剥離することを防止することが可能となる。また、突出電極６のリフロー時に突出電極１３の再リフローが行われる場合においても、半導体パッケージＰＫ１、ＰＫ２が樹脂１５で互いに固定されたままの状態を維持することが可能となり、半導体パッケージＰＫ１、ＰＫ２間の位置ずれを防止することが可能となる。
【００３９】
なお、上述した実施形態では、半導体パッケージＰＫ２を半導体パッケージＰＫ１上に実装するために、キャリア基板１のランド２ｂ上に突出電極１３を設けるとともに、キャリア基板１１のランド１２上にラックス７を供給する方法について説明したが、キャリア基板１のランド２ｂ上にフラックス７を供給するとともに、キャリア基板１１のランド１２上に突出電極１３を設けるようにしてもよい。フラックス７の代わりにはんだペーストを用いても良い。また、上述した実施形態では、ディスペンサなどを用いることにより、半導体チップ３上にペースト状の樹脂１５を供給する方法について説明したが、半導体チップ３上にシート状の樹脂１５を供給するようにしてもよい。
【００４０】
図３は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図である。
図３において、半導体パッケージＰＫ１１にはキャリア基板２１が設けられ、キャリア基板２１の両面にはランド２２ａ、２２ｃがそれぞれ形成されるとともに、キャリア基板２１内には内部配線２２ｂが形成されている。そして、キャリア基板２１上には半導体チップ２３がフリップチップ実装され、半導体チップ２３には、フリップチップ実装するための突出電極２４が設けられている。そして、半導体チップ２３に設けられた突出電極２４は、異方性導電シート２５を介してランド２２ｃ上にＡＣＦ接合されている。また、キャリア基板２１の裏面に設けられたランド２２ａ上には、キャリア基板２１をマザー基板上に実装するための突出電極２６が設けられている。
【００４１】
一方、半導体パッケージＰＫ１２にはキャリア基板３１が設けられ、キャリア基板３１の両面にはランド３２ａ、３２ｃがそれぞれ形成されるとともに、キャリア基板３１内には内部配線３２ｂが形成されている。そして、キャリア基板３１上には、接着層３４ａを介し半導体チップ３３ａがフェースアップ実装され、半導体チップ３３ａは、導電性ワイヤ３５ａを介してランド３２ｃにワイヤボンド接続されている。さらに、半導体チップ３３ａ上には、導電性ワイヤ３５ａを避けるようにして、半導体チップ３３ｂがフェースアップ実装され、半導体チップ３３ｂは、接着層３４ｂを介して半導体チップ３３ａ上に固定されるとともに、導電性ワイヤ３５ｂを介してランド３２ｃにワイヤボンド接続されている。
【００４２】
また、キャリア基板３１の裏面に設けられたランド３２ａ上には、キャリア基板３１が半導体チップ２３上に保持されるようにして、キャリア基板３１をキャリア基板２１上に実装するための突出電極３６が設けられている。ここで、突出電極３６は、半導体チップ２３の搭載領域を避けるようにして配置され、例えば、キャリア基板３１の裏面の周囲に突出電極３６を配置することができる。そして、キャリア基板２１上に設けられたランド２２ｃに突出電極３６を接合させることにより、キャリア基板３１がキャリア基板２１上に実装されている。
【００４３】
また、半導体チップ３３ａ、３３ｂの実装面側のキャリア基板３１上には封止樹脂３７が設けられ、この封止樹脂３７により半導体チップ３３ａ、３３ｂが封止されている。なお、封止樹脂３７で半導体チップ３３ａ、３３ｂを封止する場合、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより行うことができる。
【００４４】
また、半導体チップ２３上には、半導体チップ２３の少なくとも一部が露出するように樹脂３８が配置され、半導体パッケージＰＫ１２は樹脂３８を介して半導体チップ２３に固着されている。
これにより、異種パッケージを積層した場合においても、突出電極３６を介して接続されたキャリア基板２１、３１間に隙間を残したままの状態で、キャリア基板２１、３１間に樹脂３８を設けることが可能となる。このため、サイズまたは種類の異なる半導体チップ２３、３３ａ、３３ｂを実装する際の省スペース化を図ることが可能となるとともに、積層された半導体パッケージＰＫ１１、Ｐ１２の２次実装時の位置ずれを防止しつつ、半導体パッケージＰＫ１１、Ｐ１２間の剥離を抑止することが可能となる。
【００４５】
図４は、本発明の第３実施形態に係る半導体装置の概略構成を示す断面図である。
図４において、半導体パッケージＰＫ２１にはキャリア基板４１が設けられ、キャリア基板４１の両面にはランド４２ａ、４２ｃがそれぞれ形成されるとともに、キャリア基板４１内には内部配線４２ｂが形成されている。そして、キャリア基板４１上には、半導体チップ４３がフリップチップ実装され、半導体チップ４３には、フリップチップ実装するための突出電極４４が設けられている。そして、半導体チップ４３に設けられた突出電極４４は、異方性導電シート４５を介してランド４２ｃ上にＡＣＦ接合されている。また、キャリア基板４１の裏面に設けられたランド４２ａ上には、キャリア基板４１をマザー基板上に実装するための突出電極４６が設けられている。
【００４６】
一方、半導体パッケージＰＫ２２には半導体チップ５１が設けられ、半導体チップ５１には、電極パッド５２が設けられるとともに、電極パッド５２が露出するようにして、絶縁膜５３が設けられている。そして、半導体チップ５１上には、電極パッド５２が露出するようにして応力緩和層５４が形成され、電極パッド５２上には、応力緩和層５４上に延伸された再配置配線５５が形成されている。そして、再配置配線５５上にはソルダレジスト膜５６が形成され、ソルダレジスト膜５６には、応力緩和層５４上において再配置配線５５を露出させる開口部５７が形成されている。そして、開口部５７を介して露出された再配置配線５５上には、半導体パッケージＰＫ３２が半導体チップ５３上に保持されるように、半導体チップ５１をキャリア基板４１上にフェースダウン実装するための突出電極５８が設けられている。
【００４７】
ここで、突出電極５８は、半導体チップ４３の搭載領域を避けるようにして配置され、例えば、半導体チップ５１の周囲に突出電極５８を配置することができる。そして、キャリア基板４１上に設けられたランド４２ｃ上に突出電極５８が接合され、半導体パッケージＰＫ２２がキャリア基板４１上に実装されている。
また、半導体チップ４３上には、半導体チップ４３の少なくとも一部が露出するように樹脂５９が配置され、半導体パッケージＰＫ２２は樹脂５９を介して半導体チップ４３に固着されている。
【００４８】
これにより、半導体パッケージＰＫ２１上にＷ−ＣＳＰ（ウェハレベル−チップサイズパッケージ）を積層した場合においても、突出電極５８を介して接合されたキャリア基板４１と半導体チップ５１との間に隙間を残したままの状態で、キャリア基板４１と半導体チップ５１との間に樹脂５９を設けることが可能となる。このため、半導体チップ４３、５１の種類またはサイズが異なる場合においても、半導体チップ４３、５１間にキャリア基板を介在させることなく、半導体チップ４３上に半導体チップ５１を３次元実装することが可能となるとともに、積層された半導体パッケージＰＫ２１、Ｐ２２の２次実装時の位置ずれを防止しつつ、半導体パッケージＰＫ２１、Ｐ２２間の剥離を抑止することが可能となる。この結果、３次元実装された半導体チップ４３、５１の信頼性の劣化を抑制しつつ、半導体チップ４３、５１積層時の高さの増大を抑制することが可能となり、半導体チップ４３、５１実装時の省スペース化を図ることが可能となる。
【００４９】
図５は、本発明の第４実施形態に係る半導体装置の構成を示す断面図である。
図５において、半導体パッケージＰＫ３１にはキャリア基板６１が設けられ、キャリア基板６１の両面にはランド６２ａ、６２ｂがそれぞれ形成されている。そして、キャリア基板６１上には半導体チップ６３がフリップチップ実装され、半導体チップ６３には、フリップチップ実装するための突出電極６４が設けられている。そして、半導体チップ６３に設けられた突出電極６４は、異方性導電シート６５を介してランド６２ｂ上にＡＣＦ接合されている。
【００５０】
一方、半導体パッケージＰＫ３２、ＰＫ３３にはキャリア基板７１、８１がそれぞれ設けられ、キャリア基板７１、８１の裏面にはランド７２、８２がそれぞれ形成され、ランド７２、８２上にはハンダボールなどの突出電極７３、８３がそれぞれ設けられている。また、キャリア基板７１、８１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板７１、８１は、封止樹脂７４、８４でそれぞれ封止されている。
【００５１】
そして、キャリア基板６１上に設けられたランド６２ｂに突出電極７３、８３をそれぞれ接合させることにより、キャリア基板７１、８１の端部がそれぞれ半導体チップ６３上に配置されるようにして、複数の半導体パッケージＰＫ３２、ＰＫ３３が半導体パッケージＰＫ３１上に実装されている。
また、半導体チップ６３上には、半導体チップ６３の少なくとも一部が露出するように樹脂６７が配置され、半導体パッケージＰＫ３２、ＰＫ３３の端部は樹脂６７を介して半導体チップ６３に固着されている。
【００５２】
これにより、半導体チップ６３上に配置された樹脂６７を介して複数の半導体パッケージＰＫ３２、ＰＫ３３を半導体パッケージＰＫ３１に一括して固定することが可能となり、半導体パッケージＰＫ３２、ＰＫ３３と半導体パッケージＰＫ３１との間に樹脂６７を設けた場合においても、製造工程の煩雑化を抑制しつつ、半導体パッケージＰＫ３２、ＰＫ３３と半導体パッケージＰＫ３１との間に隙間を残すことが可能となる。このため、実装面積をより一層縮小することを可能としつつ、半導体パッケージＰＫ３２、ＰＫ３３と半導体パッケージＰＫ３１との間の剥離を抑止することが可能となるとともに、半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３の２次実装時の位置ずれを防止することが可能となる。
【００５３】
なお、半導体チップ６３と半導体パッケージＰＫ３２、ＰＫ３３との間に樹脂６７をそれぞれ設ける場合、半導体チップ６３上に樹脂６７を供給してから、半導体チップ６３上に半導体パッケージＰＫ３２、ＰＫ３３をそれぞれ配置するようにしてもよい。また、半導体チップ６３上に半導体パッケージＰＫ３２、ＰＫ３３をそれぞれ配置した後に、半導体パッケージＰＫ３２、ＰＫ３３間の隙間を介して、半導体チップ６３上に樹脂６７を供給するようにしてもよい。
【００５４】
図６は、本発明の第５実施形態に係る半導体装置の構成を示す断面図である。図６において、半導体パッケージＰＫ４１にはキャリア基板９１が設けられ、キャリア基板９１の両面にはランド９２ａ、９２ｃがそれぞれ形成されるとともに、キャリア基板９１内には内部配線９２ｂが形成されている。そして、キャリア基板９１上には半導体チップ９３がフリップチップ実装され、半導体チップ９３には、フリップチップ実装するための突出電極９４が設けられている。そして、半導体チップ９３に設けられた突出電極９４は、異方性導電シート９５を介してランド９２ｃ上にＡＣＦ接合されている。また、キャリア基板９１の裏面に設けられたランド９２ａ上には、キャリア基板９１をマザー基板上に実装するための突出電極９６が設けられている。
【００５５】
一方、半導体パッケージＰＫ４２、ＰＫ４３にはキャリア基板１０１、２０１がそれぞれ設けられている。そして、キャリア基板１０１、２０１の裏面にはランド１０２ａ、２０２ａがそれぞれ形成されるとともに、キャリア基板１０１、２０１の表面にはランド１０２ｃ、２０２ｃがそれぞれ形成され、キャリア基板１０１、２０１内には内部配線１０２ｂ、２０２ｂがそれぞれ形成されている。
【００５６】
そして、キャリア基板１０１、２０１上には、接着層１０４ａ、２０４ａをそれぞれ介し半導体チップ１０３ａ、２０３ａがそれぞれフェースアップ実装され、半導体チップ１０３ａ、２０３ａは、導電性ワイヤ１０５ａ、２０５ａをそれぞれ介してランド１０２ｃ、２０２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ１０３ａ、２０３ａ上には、導電性ワイヤ１０５ａ、２０５ａを避けるようにして、半導体チップ１０３ｂ、２０３ｂがそれぞれフェースアップ実装され、半導体チップ１０３ｂ、２０３ｂは、接着層１０４ｂ、２０４ｂをそれぞれ介して半導体チップ１０３ａ、２０３ａ上にそれぞれ固定されるとともに、導電性ワイヤ１０５ｂ、２０５ｂをそれぞれ介してランド１０２ｃ、２０２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ１０３ｂ、２０３ｂ上には、導電性ワイヤ１０５ｂ、２０５ｂを避けるようにして、半導体チップ１０３ｃ、２０３ｃがそれぞれフェースアップ実装され、半導体チップ１０３ｃ、２０３ｃは、接着層１０４ｃ、２０４ｃをそれぞれ介して半導体チップ１０３ｂ、２０３ｂ上にそれぞれ固定されるとともに、導電性ワイヤ１０５ｃ、２０５ｃをそれぞれ介してランド１０２ｃ、２０２ｃにそれぞれワイヤボンド接続されている。
【００５７】
また、キャリア基板１０１、２０１の裏面にそれぞれ設けられたランド１０２ａ、２０２ａ上には、キャリア基板１０１、２０１が半導体チップ９３上にそれぞれ保持されるようにして、キャリア基板１０１、２０１をキャリア基板９１上にそれぞれ実装するための突出電極１０６、２０６がそれぞれ設けられている。ここで、突出電極１０６、２０６は、キャリア基板１０１、２０１の少なくとも四隅に存在することが好ましく、例えば、突出電極１０６、２０６をコ字状に配列することができる。
【００５８】
そして、キャリア基板９１上に設けられたランド９２ｃに突出電極１０６、２０６をそれぞれ接合させることにより、キャリア基板１０１、２０１の端部がそれぞれ半導体チップ９３上に配置されるようにして、キャリア基板１０１、２０１をキャリア基板９１上にそれぞれ実装することができる。
また、半導体チップ１０３ａ〜１０３ｃ、２０３ａ〜２０３ｃの実装面側のキャリア基板１０１、２０１には封止樹脂１０７、２０７がそれぞれ設けられ、この封止樹脂１０７、２０７により半導体チップ１０３ａ〜１０３ｃ、２０３ａ〜２０３ｃがそれぞれ封止されている。
【００５９】
また、半導体チップ９３上には、半導体チップ９３の少なくとも一部が露出するように樹脂９７が配置され、半導体パッケージＰＫ４２、ＰＫ４３の端部は樹脂９７を介して半導体チップ９３に固着されている。
これにより、同一の半導体チップ９３上に複数の半導体パッケージＰＫ４２、ＰＫ４３を配置することが可能となり、実装面積の縮小を可能としつつ、異種の半導体チップ９３、１０３ａ〜１０３ｃ、２０３ａ〜２０３ｃの３次元実装を図ることが可能となるととともに、半導体パッケージＰＫ４２、ＰＫ４３と半導体パッケージＰＫ４１との間の剥離を抑止しつつ、半導体パッケージＰＫ４１、ＰＫ４２、ＰＫ４３の２次実装時の位置ずれを防止することが可能となる。
【００６０】
なお、上述した半導体装置は、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることができる。
また、上述した実施形態では、半導体パッケージを積層する方法を例にとって説明したが、本発明は、必ずしも半導体パッケージを積層する方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などを積層する方法に用いるようにしてもよい。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】図１の半導体装置の製造方法の一例を示す断面図。
【図３】第２実施形態に係る半導体装置の概略構成を示す断面図。
【図４】第３実施形態に係る半導体装置の概略構成を示す断面図。
【図５】第４実施形態に係る半導体装置の概略構成を示す断面図。
【図６】第５実施形態に係る半導体装置の概略構成を示す断面図。
【符号の説明】
ＰＫ１、ＰＫ２、ＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２、ＰＫ３１、ＰＫ３２、ＰＫ４１、ＰＫ４２ 半導体パッケージ、１、１１、２１、３１、４１、６１、７１、８１、９１、１０１、２０１ キャリア基板、２ａ、２ｂ、９、１２、２２ａ、２２ｃ、３２ａ、３２ｃ、４２ａ、４２ｃ、６２ａ、６２ｂ、７２、８２、９２ａ、９２ｃ、１０２ａ、１０２ｃ、２０２ａ、２０２ｃ ランド、３、２３、３３ａ、３３ｂ、４３、５１、６３、９３、１０３ａ、１０３ｂ、１０３ｃ、２０３ａ、２０３ｂ、２０３ｃ 半導体チップ、４、１３、２４、２６、３６、４４、４６、５８、６４、６６、７３、８３、９４、９６、１０６、２０６ 突出電極、５、２５、４５、６５、９５ 異方性導電シート、７ フラックス、１４、３７、７４、８４、１０７、２０７ 封止樹脂、１５、３８、５９、６７、９７ 樹脂、２２ｂ、３２ｂ、４２ｂ、９２ｂ１０２ｂ、２０２ｂ 内部配線、３４ａ、３４ｂ、１０４ａ、１０４ｂ、１０４ｃ、２０４ａ、２０４ｂ、２０４ｃ 接着層、３５ａ、３５ｂ、１０５ａ、１０５ｂ、１０５ｃ、２０５ａ、２０５ｂ、２０５ｃ 導電性ワイヤ、５２ 電極パッド、５３ 絶縁膜、５４ 応力緩和層、５５ 再配置配線、５６ ソルダレジスト層、５７ 開口部

Claims (12)

  1. 第１半導体チップが搭載された第１半導体パッケージと、
    前記第１半導体チップ上に配置されるようにして、前記第１半導体パッケージ上に支持された第２半導体パッケージと、
    前記第１半導体チップの少なくとも一部が露出するように配置され、前記第１半導体チップと前記第２半導体パッケージとの間に設けられた樹脂とを備えることを特徴とする半導体装置。
  2. 第１半導体チップが搭載された第１半導体パッケージと、
    前記第１半導体チップ上に端部が配置されるようにして、前記第１半導体パッケージ上に支持された第２半導体パッケージと、
    前記第１半導体チップの少なくとも一部が露出するように配置され、前記第１半導体チップと前記第２半導体パッケージとの間に設けられた樹脂とを備えることを特徴とする半導体装置。
  3. 前記樹脂は、前記第２半導体パッケージと前記第１半導体チップの対向面にのみ設けられていることを特徴とする請求項１または２記載の半導体装置。
  4. 前記樹脂は前記第１半導体チップの中央部に設けられていることを特徴とする請求項１〜３のいずれか１項記載の半導体装置。
  5. 前記樹脂にはフィラーが混入されていることを特徴とする請求項１〜４のいずれか１項記載の半導体装置。
  6. 前記第１半導体パッケージは、
    前記第１半導体チップがフリップチップ実装された第１キャリア基板と、
    前記第１半導体チップと前記第１キャリア基板との間に設けられた樹脂層とを備え、
    前記第２半導体パッケージは、
    第２半導体チップと、
    前記第２半導体チップが実装された第２キャリア基板と、
    前記第１キャリア基板上に接合され、前記第１半導体チップ上に前記第２キャリア基板を保持する突出電極と、
    前記第２半導体チップを封止する封止材とを備えることを特徴とする請求項１〜５いずれか１項記載の半導体装置。
  7. 前記突出電極はハンダボールであることを特徴とする請求項６記載の半導体装置。
  8. 前記第１半導体チップと前記第２半導体パッケージとの間に設けられた樹脂は、前記第１半導体チップと前記第１キャリア基板との間に設けられた樹脂層よりも弾性率が低いことを特徴とする請求項６または７記載の半導体装置。
  9. 前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする請求項６〜８のいずれか１項記載の半導体装置。
  10. 電子部品が搭載された第１パッケージと、
    前記電子部品上に配置されるようにして、前記第１パッケージ上に支持された第２パッケージと、
    前記電子部品の少なくとも一部が露出するように配置され、前記電子部品と前記第２パッケージとの間に設けられた樹脂とを備えることを特徴とする電子デバイス。
  11. 第１半導体チップが搭載された第１半導体パッケージと、前記第１半導体チップ上に配置されるようにして、前記第１半導体パッケージ上に支持された第２半導体パッケージと、
    前記第１半導体チップの少なくとも一部が露出するように配置され、前記第１半導体チップと前記第２半導体パッケージとの間に設けられた樹脂と、
    前記第２半導体パッケージが支持される前記第１半導体パッケージを搭載するマザー基板と、
    前記マザー基板を介して前記第１半導体チップに接続された電子部品とを備えることを特徴とする電子機器。
  12. 第１半導体パッケージに搭載された第１半導体チップ上に樹脂を供給する工程と、
    前記第１半導体チップの少なくとも一部が前記樹脂から露出するようにして、第２半導体チップが搭載された第２半導体パッケージを前記第１半導体パッケージ上に実装する工程とを備えることを特徴とする半導体装置の製造方法。
JP2003127057A 2003-05-02 2003-05-02 半導体装置、電子デバイス、電子機器および半導体装置の製造方法 Expired - Lifetime JP3786103B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003127057A JP3786103B2 (ja) 2003-05-02 2003-05-02 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
CNB2004100386412A CN100369249C (zh) 2003-05-02 2004-04-27 半导体装置及其制造方法、电子设备、电子仪器
US10/833,508 US20050001301A1 (en) 2003-05-02 2004-04-28 Semiconductor device, electronic device, electronic equipment, and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003127057A JP3786103B2 (ja) 2003-05-02 2003-05-02 半導体装置、電子デバイス、電子機器および半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2004335603A true JP2004335603A (ja) 2004-11-25
JP2004335603A5 JP2004335603A5 (ja) 2005-11-04
JP3786103B2 JP3786103B2 (ja) 2006-06-14

Family

ID=33503749

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003127057A Expired - Lifetime JP3786103B2 (ja) 2003-05-02 2003-05-02 半導体装置、電子デバイス、電子機器および半導体装置の製造方法

Country Status (3)

Country Link
US (1) US20050001301A1 (ja)
JP (1) JP3786103B2 (ja)
CN (1) CN100369249C (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096278A (ja) * 2005-08-31 2007-04-12 Canon Inc 積層型半導体装置およびその製造方法
JP2012225669A (ja) * 2011-04-15 2012-11-15 Nikon Corp 位置情報検出センサ、位置情報検出センサの製造方法、エンコーダ、モータ装置及びロボット装置
US8339797B2 (en) 2009-03-12 2012-12-25 Murata Manufacturing Co., Ltd. Package substrate
US8436462B2 (en) 2010-03-26 2013-05-07 Samsung Electronics Co., Ltd. Semiconductor housing package, semiconductor package structure including the semiconductor housing package, and processor-based system including the semiconductor package structure

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7829989B2 (en) * 2005-09-07 2010-11-09 Alpha & Omega Semiconductor, Ltd. Vertical packaged IC device modules with interconnected 3D laminates directly contacts wafer backside
WO2008010563A1 (fr) * 2006-07-21 2008-01-24 Nikon Corporation Système optique à puissance variable, dispositif d'imagerie, procédé d'agrandissement variable d'un système optique à puissance variable
US8963312B2 (en) * 2010-05-11 2015-02-24 Xintec, Inc. Stacked chip package and method for forming the same
US8680663B2 (en) * 2012-01-03 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reduced strain
JP6252241B2 (ja) * 2014-02-27 2017-12-27 セイコーエプソン株式会社 力検出装置、およびロボット
CN104637998B (zh) * 2015-02-06 2017-06-30 清华大学 一种提高晶闸管抗干扰能力的方法
KR102502872B1 (ko) * 2018-03-23 2023-02-23 가부시키가이샤 무라타 세이사쿠쇼 고주파 모듈 및 통신 장치
WO2019181590A1 (ja) * 2018-03-23 2019-09-26 株式会社村田製作所 高周波モジュールおよび通信装置
TWI673834B (zh) * 2018-09-26 2019-10-01 矽品精密工業股份有限公司 電子封裝件及其製法
JP2021106341A (ja) * 2019-12-26 2021-07-26 株式会社村田製作所 高周波モジュールおよび通信装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260436A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置
JP3798597B2 (ja) * 1999-11-30 2006-07-19 富士通株式会社 半導体装置
JP2001210761A (ja) * 2000-01-24 2001-08-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP3798620B2 (ja) * 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
DE10110203B4 (de) * 2001-03-02 2006-12-14 Infineon Technologies Ag Elektronisches Bauteil mit gestapelten Halbleiterchips und Verfahren zu seiner Herstellung
JP2003007962A (ja) * 2001-06-19 2003-01-10 Toshiba Corp 半導体積層モジュール
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法
JP2004349495A (ja) * 2003-03-25 2004-12-09 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096278A (ja) * 2005-08-31 2007-04-12 Canon Inc 積層型半導体装置およびその製造方法
US7863101B2 (en) 2005-08-31 2011-01-04 Canon Kabushiki Kaisha Stacking semiconductor device and production method thereof
US8339797B2 (en) 2009-03-12 2012-12-25 Murata Manufacturing Co., Ltd. Package substrate
US8436462B2 (en) 2010-03-26 2013-05-07 Samsung Electronics Co., Ltd. Semiconductor housing package, semiconductor package structure including the semiconductor housing package, and processor-based system including the semiconductor package structure
JP2012225669A (ja) * 2011-04-15 2012-11-15 Nikon Corp 位置情報検出センサ、位置情報検出センサの製造方法、エンコーダ、モータ装置及びロボット装置

Also Published As

Publication number Publication date
JP3786103B2 (ja) 2006-06-14
US20050001301A1 (en) 2005-01-06
CN100369249C (zh) 2008-02-13
CN1542963A (zh) 2004-11-03

Similar Documents

Publication Publication Date Title
US7256072B2 (en) Semiconductor device, electronic device, electronic apparatus, and method of manufacturing semiconductor device
US8786102B2 (en) Semiconductor device and method of manufacturing the same
JP3597754B2 (ja) 半導体装置及びその製造方法
JP4110992B2 (ja) 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
US7087989B2 (en) Semiconductor device, electronic device, electronic apparatus, and method of manufacturing semiconductor device
US8188585B2 (en) Electronic device and method for producing a device
US20040222510A1 (en) Semiconductor device, semiconductor pack age, electronic device, electronic apparatus, and manufacturing methods of semiconductor device and electronic device
US20040222508A1 (en) Semiconductor device, electronic device, electronic apparatus, method of manufacturing semiconductor device, and method of manufacturing electronic device
TWI236133B (en) Semiconductor device and manufacturing method of same
JP2004031607A (ja) 半導体装置及びその製造方法
JP2003273317A (ja) 半導体装置及びその製造方法
JP3786103B2 (ja) 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
JP4069771B2 (ja) 半導体装置、電子機器および半導体装置の製造方法
KR20070076084A (ko) 스택 패키지와 그 제조 방법
US8434664B2 (en) Micro-ball loading device and loading method
US7226808B2 (en) Method of manufacturing semiconductor device and method of manufacturing electronics device
US20050110166A1 (en) Semiconductor device, electronic device, electronic apparatus, method of manufacturing semiconductor device, and method of manufacturing electronic device
JP2011243724A (ja) 半導体装置およびその製造方法
JP2004281919A (ja) 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
KR100726892B1 (ko) 3차원 칩 적층 패키지 모듈 및 이의 제조방법
JP2004335604A (ja) 半導体装置の製造方法および電子デバイスの製造方法
US8878070B2 (en) Wiring board and method of manufacturing a semiconductor device
KR20030054066A (ko) 적층 패키지 및 그 제조 방법
WO2008097964A1 (en) Micro-ball loading device and loading method
KR100446913B1 (ko) 칩 캐리어를 사용하지 않는 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050804

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050804

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20050804

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20050818

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051213

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060203

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060228

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060313

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090331

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100331

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100331

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110331

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120331

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120331

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130331

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140331

Year of fee payment: 8

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350