JP2004260566A - タイミング調整装置 - Google Patents
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Abstract
【課題】時間調整用のコンデンサを用いることなく、必要な時間を精度良く設定するとともに、設定された調整時間のドリフトが少ないタイミング調整装置を提供すること。
【解決手段】入力信号ＶｉｎａをＡＤコンバータ１０によりディジタル信号に変換してディジタル化入力信号Ｖｉｎｄとして出力する。カウンタ回路２０は、ディジタル化入力信号Ｖｉｎｄに応じて計数カウント数をセットし、トリガ信号ＴＲＧによりカウンタクロック信号ＣＬＫｃのカウントを開始し、計数カウント数をカウントした時点で出力信号Ｓｏｕｔを出力する。
【選択図】 図１
【解決手段】入力信号ＶｉｎａをＡＤコンバータ１０によりディジタル信号に変換してディジタル化入力信号Ｖｉｎｄとして出力する。カウンタ回路２０は、ディジタル化入力信号Ｖｉｎｄに応じて計数カウント数をセットし、トリガ信号ＴＲＧによりカウンタクロック信号ＣＬＫｃのカウントを開始し、計数カウント数をカウントした時点で出力信号Ｓｏｕｔを出力する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、フロッピー（登録商標）ディスク装置（以下、ＦＤＤと称する）等の磁気ディスク装置や光ディスク装置のインデックス信号や、ビデオテープレコーダ（ＶＴＲ）のＰＧ信号等のタイミング調整に使用されるタイミング調整装置に関する。
【０００２】
従来から例えばＦＤＤ等の磁気ディスク装置では、ディスク１回転に１パルスのインデックス信号を発生させ、記録トラックの書き始めを決めるようにしている。このインデックス信号のタイミングは、ディスクの互換性を取れるようディスクの特定の回転角度位置で発生させる必要がある。しかし、インデックス信号を発生するインデックス信号発生手段の取り付け精度は、通常数度程度の誤差が見込まれることから、発生されたインデックス信号のタイミング調整を行い、誤差を補正して使用している。
【０００３】
このタイミング調整装置として、基準となる第１電流を流す第１電流源と、任意に調整できる第２電流を流す第２電流源と、コンデンサとを備え、規定電圧値にあるコンデンサをインデックス信号の発生から所定時間だけ第１電流で充電（放電）し、その後第２電流で規定電圧値まで放電（充電）させて、タイミング調整を行うものがある（特許文献１参照）。
【０００４】
【特許文献１】
特許第２５４６２２３号明細書
【０００５】
【発明が解決しようとする課題】
しかし、従来のタイミング調整装置は、コンデンサへの充電と放電とを利用してタイミングを調整するものであるから、コンデンサを必要とする。したがって、タイミング調整装置をＩＣ化する場合には、そのコンデンサを外付け部品として用意する必要があり、コストアップの要因となる。また、外付けコンデンサへの接続のために、専用のピンを必要とするから、ＩＣの小型化ができにくくなる。
【０００６】
そこで、本発明は、時間調整用のコンデンサを用いることなく、必要な時間を精度良く設定するとともに、設定された調整時間のドリフトが少ないタイミング調整装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１のタイミング調整装置は、入力信号Ｖｉｎａが入力され、その入力信号レベルをディジタル信号に変換してディジタル化入力信号Ｖｉｎｄとして出力するＡＤコンバータ１０と、
前記ディジタル化入力信号Ｖｉｎｄとカウンタクロック信号ＣＬＫｃとトリガ信号ＴＲＧとが入力され、前記ディジタル化入力信号Ｖｉｎｄに応じて計数カウント数がセットされるとともに、前記トリガ信号ＴＲＧにより前記カウンタクロック信号ＣＬＫｃのカウントを開始し、前記計数カウント数をカウントした時点で出力信号Ｓｏｕｔを出力するカウンタ回路２０と、を備えることを特徴とする。
【０００８】
請求項２のタイミング調整装置は、請求項１記載のタイミング調整装置において、前記計数カウント数は、前記トリガが入力された時点で前記ディジタル化入力信号Ｖｉｎｄがセットされることを特徴とする。
【０００９】
請求項３のタイミング調整装置は、請求項１、２記載のタイミング調整装置において、前記ＡＤコンバータ１０は、入力クロック信号ＣＬＫｓをカウントして、カウント動作を繰り返し行う２進化Ｎビット出力カウンタ１３と、前記２進化Ｎビット出力カウンタ１３のＮビット出力信号Ｑ１〜Ｑ４をディジタル入力としアナログ信号に変換してカウンタアナログ信号Ｖｄａとして出力するＤＡコンバータ１５と、前記入力信号Ｖｉｎａと前記カウンタアナログ信号Ｖｄａとを比較し、比較出力ＣＰを出力する比較器１１と、前記Ｎビット出力信号Ｑ１〜Ｑ４をデータとして入力し、前記比較出力ＣＰの変化にしたがって前記Ｎビット出力信号Ｑ１〜Ｑ４を保持し、この保持された前記Ｎビット出力信号Ｑ１〜Ｑ４を前記ディジタル化入力信号Ｖｉｎｄとして出力するラッチ回路１４と、を有することを特徴とする。
【００１０】
請求項４のタイミング調整装置は、請求項３記載のタイミング調整装置において、前記カウンタクロック信号ＣＬＫｃは、前記Ｎビット出力信号Ｑ１〜Ｑ４のうちのいずれか１つの出力信号であることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明のタイミング調整装置の実施の形態について、図を参照して説明する。図１は、本発明の第１の実施の形態に係るタイミング調整装置の構成を示す図である。図２は、図１の動作を説明するタイミングチャートである。このタイミング調整装置は、ＩＣに作り込まれている。
【００１２】
図１において、ＡＤコンバータ１０は、入力信号Ｖｉｎａが入力され、その入力信号レベルをディジタル信号に変換してディジタル化入力信号Ｖｉｎｄとして出力する。カウンタ回路（ＣＯＵＮＴ）２０は、ディジタル化入力信号Ｖｉｎｄがデータ入力端子Ｄに、カウンタクロック信号ＣＬＫｃがクロック入力端子ＣＫに、トリガ信号ＴＲＧがセット端子Ｓに、それぞれ入力される。
【００１３】
そして、カウンタ回路２０には、トリガ信号ＴＲＧによって、ディジタル化入力信号Ｖｉｎｄに応じた計数カウント数がセットされるとともに、カウンタクロック信号ＣＬＫｃのカウントを開始し、セットされた計数カウント数をカウントし終えた時点で出力信号Ｓｏｕｔを出力する。
【００１４】
トリガ信号ＴＲＧは、モータなどの回転体の回転（ＦＤＤの場合を例にすると、約３００ＲＰＭ）に伴って１回転に１回出力される。出力信号Ｓｏｕｔは、トリガ信号ＴＲＧの発生から所定回転角度（例、数度）に相当する遅延時間後に出力される。入力信号Ｖｉｎａは、出力信号Ｓｏｕｔが出力される遅延時間を設定するように調整されるものであり、例えばボリューム（可変抵抗）によりそのレベルを調整し、設定する。
【００１５】
図１のタイミング調整装置の動作を、図２のタイミングチャートも参照して説明する。
【００１６】
まず、トリガ信号ＴＲＧに対して出力信号Ｓｏｕｔを遅延させる調整時間Ｔｄを決めて、その調整時間Ｔｄに見合うように入力信号Ｖｉｎａを設定する。この設定された入力信号Ｖｉｎａの大きさが図２に矢印で示されている。
【００１７】
この設定された入力信号ＶｉｎａがＡＤコンバータ１０に入力され、ディジタル化入力信号Ｖｉｎｄにディジタル符号化されて、カウンタ回路２０のデータ入力端子Ｄに供給される。カウンタ回路２０には、また、カウンタクロック信号ＣＬＫｃが連続的に供給されている。
【００１８】
トリガ信号ＴＲＧがセット端子Ｓに時点ｔ１で印加されると、その時点のディジタル化入力信号Ｖｉｎｄが計数カウント値としてセットされる。同時に、カウンタクロック信号ＣＬＫｃのカウントが開始される。なお、トリガ信号ＴＲＧは、カウンタクロック信号ＣＬＫｃに同期していることを例に図示しているが、同期していなくても良い。
【００１９】
カウンタクロック信号ＣＬＫｃのカウントが進行し、そのカウント数ＣＮＴが計数カウント値（即ち、Ｖｉｎｄ）に達した時点ｔ２で、カウンタクロック信号ＣＬＫｃのカウントが終了し、出力信号Ｓｏｕｔが出力される。カウンタクロック信号ＣＬＫｃのカウント開始時点ｔ１からカウント終了時点ｔ２までの時間が、調整された調整時間Ｔｄとなる。
【００２０】
トリガ信号ＴＲＧは、対象が回転体である場合には、所定周期Ｔ１毎に繰り返し供給されるから、出力信号Ｓｏｕｔも調整時間Ｔｄだけ遅れて所定周期Ｔ１毎に繰り返し出力される。
【００２１】
この調整時間Ｔｄが所期の時間と異なる場合や、或いは、その時間を変更する場合には、入力信号Ｖｉｎａを適切な大きさに再調整する。
【００２２】
このタイミング調整装置では、入力信号Ｖｉｎａがディジタル符号化されたディジタル化入力信号Ｖｉｎｄによって、カウンタ回路２０の計数カウントをセットし、カウンタクロック信号ＣＬＫｃによりカウントを行う。したがって、入力信号Ｖｉｎａに精度良く応じた調整時間Ｔｄを設定することができる。
【００２３】
また、設定された調整時間Ｔｄの精度はカウンタクロック信号ＣＬＫｃにより決まるので、カウンタクロック信号ＣＬＫｃが安定していれば、電源電圧や周囲温度の変化による調整時間Ｔｄのドリフトは、従来のものより少なくできる。また、カウンタクロック信号ＣＬＫｃのクロック周期は、調整時間Ｔｄのドリフトが小さいから、必要とされる調整時間Ｔｄの精度に応じて決めることができる。
【００２４】
図１のタイミング調整装置は、ＦＤＤ等の磁気ディスク装置や光ディスク装置のインデックス信号や、ビデオテープレコーダ（ＶＴＲ）のＰＧ信号等のタイミング調整に使用することができる。
【００２５】
ＦＤＤに適用する場合には、トリガ信号ＴＲＧは、ディスク１回転に１パルスの入力インデックス信号であり、出力信号Ｓｏｕｔは、ディスクの特定の回転角度分だけ時間遅延させた出力インデックス信号である。また、入力信号Ｖｉｎａは遅延させる時間を指令する遅延量設定値になる。これにより、ディスクの互換性を取れるように、出力インデックス信号のタイミングを、ディスクの特定の回転角度位置で発生させるよう調整できる。ＦＤＤ以外の他のディスクなどにおいても同様に適用できる。さらに、本発明は、これらに限らず、回転体の回転位置のタイミング調整に広く利用できる。
【００２６】
図３は、本発明の第１の実施の形態に係るタイミング調整装置の構成を示す図であり、特にＡＤコンバータ１０の具体的構成例を示している。図４は、図３のＡＤコンバータ１０の動作を説明するタイミングチャートである。
【００２７】
図３において、ＡＤコンバータ１０の具体的構成例を示している点、またそれと関連してカウンタクロック信号ＣＬＫｃとしてＡＤコンバータ１０内部の信号を利用する点で、図１と異なっており、その他の点は同じである。以下、異なる点を中心に説明する。
【００２８】
まず、ＡＤコンバータ１０の構成について説明する。２進化Ｎビット出力カウンタ（Ｎ−ＣＯＵＮＴ）１３は、入力クロック信号であるシステムクロック信号ＣＬＫｓをカウントして、初期値から終了値までのカウント動作を繰り返し行う。このＮビット出力カウンタ１３は、２進化２Ｎ進カウンタにより構成される。この例では、Ｎ＝４、として説明するが、Ｎは任意の数でよい。また、２進化２Ｎ進カウンタに限らず、カウント動作を繰り返し行うカウンタであれば他の形式のカウンタでも良い。
【００２９】
ＤＡコンバータ１５は、Ｎビット出力カウンタ１３のＮビット出力信号Ｑ１〜Ｑ４をディジタル入力としアナログ信号に変換してカウンタアナログ信号Ｖｄａとして出力する。このＤＡコンバータ１５としては、ＩＣ化した場合の必要面積を小さくするために、Ｒ−２Ｒタイプの梯子型抵抗回路によるＤＡコンバータを用いることがよい。
【００３０】
比較器１１は、入力信号Ｖｉｎａとカウンタアナログ信号Ｖｄａとを比較し、入力信号Ｖｉｎａがカウンタアナログ信号Ｖｄａを上回るときに、Ｈレベルの比較出力ＣＰを出力する。
【００３１】
Ｄ型フリップフロップ１２は、クロック端子Ｃにシステムクロック信号ＣＬＫｓを入力し、データ端子Ｄに比較出力ＣＰを入力し、フリップフロップ出力ＦＦを出力する。
【００３２】
ラッチ回路１４は、Ｎビット出力信号Ｑ１〜Ｑ４をデータ端子Ｄにデータとして入力し、クロック端子Ｃへ入力されるフリップフロップ出力ＦＦ（つまり、比較出力ＣＰ）の変化にしたがってＮビット出力信号Ｑ１〜Ｑ４を保持する。そして、保持されたＮビット出力信号Ｑ１〜Ｑ４をディジタル化入力信号Ｖｉｎｄとして、カウンタ回路２０に向けて出力する。
【００３３】
また、カウンタ回路２０へのカウンタクロック信号ＣＬＫｃとして、Ｎビット出力信号Ｑ１〜Ｑ４のうちのいずれか１つの出力信号、例えばＱ４を利用する。これは、例えば３００ＲＰＭのＦＤＤに本発明を適用する場合を想定すると、１回転（３６０°）は２００ｍｓであるから、０．２°の精度を得るには約１００μＳの分解能があればよい。システムクロック信号ＣＬＫｓが十分に高周波数である場合には、システムクロック信号ＣＬＫｓをカウンタクロック信号ＣＬＫｃにそのまま使用する必要はなく、ディジタル化入力信号Ｖｉｎｄを得るために形成されるＮビット出力信号Ｑ１〜Ｑ４をカウンタクロック信号ＣＬＫｃに利用すればよい。これにより、カウンタ回路２０での計数カウントを少なくできるから、カウンタ回路２０の小型化に効果がある。
【００３４】
図３のタイミング調整装置におけるＡＤコンバータ１０の動作を、図４のタイミングチャートも参照して説明する。
【００３５】
まず、設定された入力信号Ｖｉｎａが比較器１１の正（＋）入力端子に入力され、負（−）入力端子に入力されるカウンタアナログ信号Ｖｄａと比較される。
【００３６】
Ｎビット出力カウンタ１３はシステムクロック信号ＣＬＫｓを連続的にカウントしており、Ｎビット出力信号Ｑ１〜Ｑ４をラッチ回路１４と、ＤＡコンバータ１５に供給している。
【００３７】
ＤＡコンバータ１５では、入力されるＮビット出力信号Ｑ１〜Ｑ４を常時ディジタル信号に変換してカウンタアナログ信号Ｖｄａを出力する。
【００３８】
時点ｔ１１でＮビット出力カウンタ１３のカウント周期Ｔ１１がスタートすると、カウンタアナログ信号Ｖｄａが上昇していく。入力信号Ｖｉｎａをカウンタアナログ信号Ｖｄａを越えたときに比較出力ＣＰがＨレベルからＬレベルに変化する。その次のシステムクロック信号ＣＬＫｓの立ち下がりに同期した時点ｔ１２でフリップフロップ出力ＦＦが立ち下がる。
【００３９】
ラッチ回路１４は、フリップフロップ出力ＦＦの立ち下がりにより、その時点ｔ１２のＮビット出力信号Ｑ１〜Ｑ４（図４の場合、１，１，０，１）をデータ信号としてラッチし、それをディジタル化入力信号Ｖｉｎｄ（図４の場合、１，１，０，１）としてカウンタ回路２０に供給する。
【００４０】
時点ｔ１３でＮビット出力カウンタ１３のカウント周期Ｔ１１がエンドになると、以上のような動作が繰り返し行われる。
【００４１】
ディジタル化入力信号Ｖｉｎｄは、ラッチされるとその値を保持し、次のカウント周期で新しいＮビット出力信号Ｑ１〜Ｑ４に更新される。入力信号Ｖｉｎａが変更されない間は、同じディジタル化入力信号Ｖｉｎｄが連続して出力されることになる。
【００４２】
カウンタ回路２０の動作は、カウンタクロック信号ＣＬＫｃがＮビット出力信号Ｑ１〜Ｑ４のいずれかとされる以外は、図１のものと同じである。
【００４３】
本発明のタイミング調整装置は、充放電用コンデンサを使用せずにＩＣ化されており、また、入力信号Ｖｉｎａ、カウンタアナログ信号Ｖｄａの比較部分以外は全てディジタル回路で構成されており、所要面積も小さくなっている。
【００４４】
【発明の効果】
本発明のタイミング調整装置によれば、ディジタル符号化された入力信号によって計数カウントをセットし、カウンタクロック信号によりカウントを行うから、入力信号に精度良く応じた調整時間を設定することができる。また、設定された調整時間の精度はカウンタクロック信号により決まるので、カウンタクロック信号が安定していれば、電源電圧や周囲温度の変化による調整時間のドリフトは、従来のものより少なくできる。
【００４５】
また、本発明のタイミング調整装置によれば、充放電用コンデンサを使用しないからＩＣ化が容易であり、かつ、入力信号の比較部分以外は全てディジタル回路で構成されるのでＩＣ化したときの所要面積も小さくすることができる。
【００４６】
また、カウンタクロック信号として、ＡＤコンバータ内部のＮビット出力信号を使用するから、計数カウントを少なくでき、カウンタ回路を小型化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るタイミング調整装置の構成図。
【図２】図１の動作を説明するタイミングチャート。
【図３】本発明の第２の実施の形態に係るタイミング調整装置の構成図。
【図４】図３のＡＤコンバータ１０の動作を説明するタイミングチャート。
【符号の説明】
１０ ＡＤコンバータ
Ｖｉｎａ 入力信号
Ｖｉｎｄ ディジタル化入力信号
２０ カウンタ回路
ＴＲＧ トリガ信号
Ｓｏｕｔ 出力信号
ＣＬＫｃ カウンタクロック信号
１１ 比較器
１２ Ｄ型フリップフロップ
１３ Ｎビット出力カウンタ
１４ ラッチ回路
１５ ＤＡコンバータ
ＣＬＫｓ システムクロック信号
Ｖｄａ カウンタアナログ信号
【発明の属する技術分野】
本発明は、フロッピー（登録商標）ディスク装置（以下、ＦＤＤと称する）等の磁気ディスク装置や光ディスク装置のインデックス信号や、ビデオテープレコーダ（ＶＴＲ）のＰＧ信号等のタイミング調整に使用されるタイミング調整装置に関する。
【０００２】
従来から例えばＦＤＤ等の磁気ディスク装置では、ディスク１回転に１パルスのインデックス信号を発生させ、記録トラックの書き始めを決めるようにしている。このインデックス信号のタイミングは、ディスクの互換性を取れるようディスクの特定の回転角度位置で発生させる必要がある。しかし、インデックス信号を発生するインデックス信号発生手段の取り付け精度は、通常数度程度の誤差が見込まれることから、発生されたインデックス信号のタイミング調整を行い、誤差を補正して使用している。
【０００３】
このタイミング調整装置として、基準となる第１電流を流す第１電流源と、任意に調整できる第２電流を流す第２電流源と、コンデンサとを備え、規定電圧値にあるコンデンサをインデックス信号の発生から所定時間だけ第１電流で充電（放電）し、その後第２電流で規定電圧値まで放電（充電）させて、タイミング調整を行うものがある（特許文献１参照）。
【０００４】
【特許文献１】
特許第２５４６２２３号明細書
【０００５】
【発明が解決しようとする課題】
しかし、従来のタイミング調整装置は、コンデンサへの充電と放電とを利用してタイミングを調整するものであるから、コンデンサを必要とする。したがって、タイミング調整装置をＩＣ化する場合には、そのコンデンサを外付け部品として用意する必要があり、コストアップの要因となる。また、外付けコンデンサへの接続のために、専用のピンを必要とするから、ＩＣの小型化ができにくくなる。
【０００６】
そこで、本発明は、時間調整用のコンデンサを用いることなく、必要な時間を精度良く設定するとともに、設定された調整時間のドリフトが少ないタイミング調整装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１のタイミング調整装置は、入力信号Ｖｉｎａが入力され、その入力信号レベルをディジタル信号に変換してディジタル化入力信号Ｖｉｎｄとして出力するＡＤコンバータ１０と、
前記ディジタル化入力信号Ｖｉｎｄとカウンタクロック信号ＣＬＫｃとトリガ信号ＴＲＧとが入力され、前記ディジタル化入力信号Ｖｉｎｄに応じて計数カウント数がセットされるとともに、前記トリガ信号ＴＲＧにより前記カウンタクロック信号ＣＬＫｃのカウントを開始し、前記計数カウント数をカウントした時点で出力信号Ｓｏｕｔを出力するカウンタ回路２０と、を備えることを特徴とする。
【０００８】
請求項２のタイミング調整装置は、請求項１記載のタイミング調整装置において、前記計数カウント数は、前記トリガが入力された時点で前記ディジタル化入力信号Ｖｉｎｄがセットされることを特徴とする。
【０００９】
請求項３のタイミング調整装置は、請求項１、２記載のタイミング調整装置において、前記ＡＤコンバータ１０は、入力クロック信号ＣＬＫｓをカウントして、カウント動作を繰り返し行う２進化Ｎビット出力カウンタ１３と、前記２進化Ｎビット出力カウンタ１３のＮビット出力信号Ｑ１〜Ｑ４をディジタル入力としアナログ信号に変換してカウンタアナログ信号Ｖｄａとして出力するＤＡコンバータ１５と、前記入力信号Ｖｉｎａと前記カウンタアナログ信号Ｖｄａとを比較し、比較出力ＣＰを出力する比較器１１と、前記Ｎビット出力信号Ｑ１〜Ｑ４をデータとして入力し、前記比較出力ＣＰの変化にしたがって前記Ｎビット出力信号Ｑ１〜Ｑ４を保持し、この保持された前記Ｎビット出力信号Ｑ１〜Ｑ４を前記ディジタル化入力信号Ｖｉｎｄとして出力するラッチ回路１４と、を有することを特徴とする。
【００１０】
請求項４のタイミング調整装置は、請求項３記載のタイミング調整装置において、前記カウンタクロック信号ＣＬＫｃは、前記Ｎビット出力信号Ｑ１〜Ｑ４のうちのいずれか１つの出力信号であることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明のタイミング調整装置の実施の形態について、図を参照して説明する。図１は、本発明の第１の実施の形態に係るタイミング調整装置の構成を示す図である。図２は、図１の動作を説明するタイミングチャートである。このタイミング調整装置は、ＩＣに作り込まれている。
【００１２】
図１において、ＡＤコンバータ１０は、入力信号Ｖｉｎａが入力され、その入力信号レベルをディジタル信号に変換してディジタル化入力信号Ｖｉｎｄとして出力する。カウンタ回路（ＣＯＵＮＴ）２０は、ディジタル化入力信号Ｖｉｎｄがデータ入力端子Ｄに、カウンタクロック信号ＣＬＫｃがクロック入力端子ＣＫに、トリガ信号ＴＲＧがセット端子Ｓに、それぞれ入力される。
【００１３】
そして、カウンタ回路２０には、トリガ信号ＴＲＧによって、ディジタル化入力信号Ｖｉｎｄに応じた計数カウント数がセットされるとともに、カウンタクロック信号ＣＬＫｃのカウントを開始し、セットされた計数カウント数をカウントし終えた時点で出力信号Ｓｏｕｔを出力する。
【００１４】
トリガ信号ＴＲＧは、モータなどの回転体の回転（ＦＤＤの場合を例にすると、約３００ＲＰＭ）に伴って１回転に１回出力される。出力信号Ｓｏｕｔは、トリガ信号ＴＲＧの発生から所定回転角度（例、数度）に相当する遅延時間後に出力される。入力信号Ｖｉｎａは、出力信号Ｓｏｕｔが出力される遅延時間を設定するように調整されるものであり、例えばボリューム（可変抵抗）によりそのレベルを調整し、設定する。
【００１５】
図１のタイミング調整装置の動作を、図２のタイミングチャートも参照して説明する。
【００１６】
まず、トリガ信号ＴＲＧに対して出力信号Ｓｏｕｔを遅延させる調整時間Ｔｄを決めて、その調整時間Ｔｄに見合うように入力信号Ｖｉｎａを設定する。この設定された入力信号Ｖｉｎａの大きさが図２に矢印で示されている。
【００１７】
この設定された入力信号ＶｉｎａがＡＤコンバータ１０に入力され、ディジタル化入力信号Ｖｉｎｄにディジタル符号化されて、カウンタ回路２０のデータ入力端子Ｄに供給される。カウンタ回路２０には、また、カウンタクロック信号ＣＬＫｃが連続的に供給されている。
【００１８】
トリガ信号ＴＲＧがセット端子Ｓに時点ｔ１で印加されると、その時点のディジタル化入力信号Ｖｉｎｄが計数カウント値としてセットされる。同時に、カウンタクロック信号ＣＬＫｃのカウントが開始される。なお、トリガ信号ＴＲＧは、カウンタクロック信号ＣＬＫｃに同期していることを例に図示しているが、同期していなくても良い。
【００１９】
カウンタクロック信号ＣＬＫｃのカウントが進行し、そのカウント数ＣＮＴが計数カウント値（即ち、Ｖｉｎｄ）に達した時点ｔ２で、カウンタクロック信号ＣＬＫｃのカウントが終了し、出力信号Ｓｏｕｔが出力される。カウンタクロック信号ＣＬＫｃのカウント開始時点ｔ１からカウント終了時点ｔ２までの時間が、調整された調整時間Ｔｄとなる。
【００２０】
トリガ信号ＴＲＧは、対象が回転体である場合には、所定周期Ｔ１毎に繰り返し供給されるから、出力信号Ｓｏｕｔも調整時間Ｔｄだけ遅れて所定周期Ｔ１毎に繰り返し出力される。
【００２１】
この調整時間Ｔｄが所期の時間と異なる場合や、或いは、その時間を変更する場合には、入力信号Ｖｉｎａを適切な大きさに再調整する。
【００２２】
このタイミング調整装置では、入力信号Ｖｉｎａがディジタル符号化されたディジタル化入力信号Ｖｉｎｄによって、カウンタ回路２０の計数カウントをセットし、カウンタクロック信号ＣＬＫｃによりカウントを行う。したがって、入力信号Ｖｉｎａに精度良く応じた調整時間Ｔｄを設定することができる。
【００２３】
また、設定された調整時間Ｔｄの精度はカウンタクロック信号ＣＬＫｃにより決まるので、カウンタクロック信号ＣＬＫｃが安定していれば、電源電圧や周囲温度の変化による調整時間Ｔｄのドリフトは、従来のものより少なくできる。また、カウンタクロック信号ＣＬＫｃのクロック周期は、調整時間Ｔｄのドリフトが小さいから、必要とされる調整時間Ｔｄの精度に応じて決めることができる。
【００２４】
図１のタイミング調整装置は、ＦＤＤ等の磁気ディスク装置や光ディスク装置のインデックス信号や、ビデオテープレコーダ（ＶＴＲ）のＰＧ信号等のタイミング調整に使用することができる。
【００２５】
ＦＤＤに適用する場合には、トリガ信号ＴＲＧは、ディスク１回転に１パルスの入力インデックス信号であり、出力信号Ｓｏｕｔは、ディスクの特定の回転角度分だけ時間遅延させた出力インデックス信号である。また、入力信号Ｖｉｎａは遅延させる時間を指令する遅延量設定値になる。これにより、ディスクの互換性を取れるように、出力インデックス信号のタイミングを、ディスクの特定の回転角度位置で発生させるよう調整できる。ＦＤＤ以外の他のディスクなどにおいても同様に適用できる。さらに、本発明は、これらに限らず、回転体の回転位置のタイミング調整に広く利用できる。
【００２６】
図３は、本発明の第１の実施の形態に係るタイミング調整装置の構成を示す図であり、特にＡＤコンバータ１０の具体的構成例を示している。図４は、図３のＡＤコンバータ１０の動作を説明するタイミングチャートである。
【００２７】
図３において、ＡＤコンバータ１０の具体的構成例を示している点、またそれと関連してカウンタクロック信号ＣＬＫｃとしてＡＤコンバータ１０内部の信号を利用する点で、図１と異なっており、その他の点は同じである。以下、異なる点を中心に説明する。
【００２８】
まず、ＡＤコンバータ１０の構成について説明する。２進化Ｎビット出力カウンタ（Ｎ−ＣＯＵＮＴ）１３は、入力クロック信号であるシステムクロック信号ＣＬＫｓをカウントして、初期値から終了値までのカウント動作を繰り返し行う。このＮビット出力カウンタ１３は、２進化２Ｎ進カウンタにより構成される。この例では、Ｎ＝４、として説明するが、Ｎは任意の数でよい。また、２進化２Ｎ進カウンタに限らず、カウント動作を繰り返し行うカウンタであれば他の形式のカウンタでも良い。
【００２９】
ＤＡコンバータ１５は、Ｎビット出力カウンタ１３のＮビット出力信号Ｑ１〜Ｑ４をディジタル入力としアナログ信号に変換してカウンタアナログ信号Ｖｄａとして出力する。このＤＡコンバータ１５としては、ＩＣ化した場合の必要面積を小さくするために、Ｒ−２Ｒタイプの梯子型抵抗回路によるＤＡコンバータを用いることがよい。
【００３０】
比較器１１は、入力信号Ｖｉｎａとカウンタアナログ信号Ｖｄａとを比較し、入力信号Ｖｉｎａがカウンタアナログ信号Ｖｄａを上回るときに、Ｈレベルの比較出力ＣＰを出力する。
【００３１】
Ｄ型フリップフロップ１２は、クロック端子Ｃにシステムクロック信号ＣＬＫｓを入力し、データ端子Ｄに比較出力ＣＰを入力し、フリップフロップ出力ＦＦを出力する。
【００３２】
ラッチ回路１４は、Ｎビット出力信号Ｑ１〜Ｑ４をデータ端子Ｄにデータとして入力し、クロック端子Ｃへ入力されるフリップフロップ出力ＦＦ（つまり、比較出力ＣＰ）の変化にしたがってＮビット出力信号Ｑ１〜Ｑ４を保持する。そして、保持されたＮビット出力信号Ｑ１〜Ｑ４をディジタル化入力信号Ｖｉｎｄとして、カウンタ回路２０に向けて出力する。
【００３３】
また、カウンタ回路２０へのカウンタクロック信号ＣＬＫｃとして、Ｎビット出力信号Ｑ１〜Ｑ４のうちのいずれか１つの出力信号、例えばＱ４を利用する。これは、例えば３００ＲＰＭのＦＤＤに本発明を適用する場合を想定すると、１回転（３６０°）は２００ｍｓであるから、０．２°の精度を得るには約１００μＳの分解能があればよい。システムクロック信号ＣＬＫｓが十分に高周波数である場合には、システムクロック信号ＣＬＫｓをカウンタクロック信号ＣＬＫｃにそのまま使用する必要はなく、ディジタル化入力信号Ｖｉｎｄを得るために形成されるＮビット出力信号Ｑ１〜Ｑ４をカウンタクロック信号ＣＬＫｃに利用すればよい。これにより、カウンタ回路２０での計数カウントを少なくできるから、カウンタ回路２０の小型化に効果がある。
【００３４】
図３のタイミング調整装置におけるＡＤコンバータ１０の動作を、図４のタイミングチャートも参照して説明する。
【００３５】
まず、設定された入力信号Ｖｉｎａが比較器１１の正（＋）入力端子に入力され、負（−）入力端子に入力されるカウンタアナログ信号Ｖｄａと比較される。
【００３６】
Ｎビット出力カウンタ１３はシステムクロック信号ＣＬＫｓを連続的にカウントしており、Ｎビット出力信号Ｑ１〜Ｑ４をラッチ回路１４と、ＤＡコンバータ１５に供給している。
【００３７】
ＤＡコンバータ１５では、入力されるＮビット出力信号Ｑ１〜Ｑ４を常時ディジタル信号に変換してカウンタアナログ信号Ｖｄａを出力する。
【００３８】
時点ｔ１１でＮビット出力カウンタ１３のカウント周期Ｔ１１がスタートすると、カウンタアナログ信号Ｖｄａが上昇していく。入力信号Ｖｉｎａをカウンタアナログ信号Ｖｄａを越えたときに比較出力ＣＰがＨレベルからＬレベルに変化する。その次のシステムクロック信号ＣＬＫｓの立ち下がりに同期した時点ｔ１２でフリップフロップ出力ＦＦが立ち下がる。
【００３９】
ラッチ回路１４は、フリップフロップ出力ＦＦの立ち下がりにより、その時点ｔ１２のＮビット出力信号Ｑ１〜Ｑ４（図４の場合、１，１，０，１）をデータ信号としてラッチし、それをディジタル化入力信号Ｖｉｎｄ（図４の場合、１，１，０，１）としてカウンタ回路２０に供給する。
【００４０】
時点ｔ１３でＮビット出力カウンタ１３のカウント周期Ｔ１１がエンドになると、以上のような動作が繰り返し行われる。
【００４１】
ディジタル化入力信号Ｖｉｎｄは、ラッチされるとその値を保持し、次のカウント周期で新しいＮビット出力信号Ｑ１〜Ｑ４に更新される。入力信号Ｖｉｎａが変更されない間は、同じディジタル化入力信号Ｖｉｎｄが連続して出力されることになる。
【００４２】
カウンタ回路２０の動作は、カウンタクロック信号ＣＬＫｃがＮビット出力信号Ｑ１〜Ｑ４のいずれかとされる以外は、図１のものと同じである。
【００４３】
本発明のタイミング調整装置は、充放電用コンデンサを使用せずにＩＣ化されており、また、入力信号Ｖｉｎａ、カウンタアナログ信号Ｖｄａの比較部分以外は全てディジタル回路で構成されており、所要面積も小さくなっている。
【００４４】
【発明の効果】
本発明のタイミング調整装置によれば、ディジタル符号化された入力信号によって計数カウントをセットし、カウンタクロック信号によりカウントを行うから、入力信号に精度良く応じた調整時間を設定することができる。また、設定された調整時間の精度はカウンタクロック信号により決まるので、カウンタクロック信号が安定していれば、電源電圧や周囲温度の変化による調整時間のドリフトは、従来のものより少なくできる。
【００４５】
また、本発明のタイミング調整装置によれば、充放電用コンデンサを使用しないからＩＣ化が容易であり、かつ、入力信号の比較部分以外は全てディジタル回路で構成されるのでＩＣ化したときの所要面積も小さくすることができる。
【００４６】
また、カウンタクロック信号として、ＡＤコンバータ内部のＮビット出力信号を使用するから、計数カウントを少なくでき、カウンタ回路を小型化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るタイミング調整装置の構成図。
【図２】図１の動作を説明するタイミングチャート。
【図３】本発明の第２の実施の形態に係るタイミング調整装置の構成図。
【図４】図３のＡＤコンバータ１０の動作を説明するタイミングチャート。
【符号の説明】
１０ ＡＤコンバータ
Ｖｉｎａ 入力信号
Ｖｉｎｄ ディジタル化入力信号
２０ カウンタ回路
ＴＲＧ トリガ信号
Ｓｏｕｔ 出力信号
ＣＬＫｃ カウンタクロック信号
１１ 比較器
１２ Ｄ型フリップフロップ
１３ Ｎビット出力カウンタ
１４ ラッチ回路
１５ ＤＡコンバータ
ＣＬＫｓ システムクロック信号
Ｖｄａ カウンタアナログ信号
Claims (4)
- 入力信号が入力され、その入力信号レベルをディジタル信号に変換してディジタル化入力信号として出力するＡＤコンバータと、
前記ディジタル化入力信号とカウンタクロック信号とトリガ信号とが入力され、前記ディジタル化入力信号に応じて計数カウント数がセットされるとともに、前記トリガ信号により前記カウンタクロック信号のカウントを開始し、前記計数カウント数をカウントした時点で出力信号を出力するカウンタ回路と、を備えることを特徴とするタイミング調整装置。 - 前記計数カウント数は、前記トリガが入力された時点で前記ディジタル化入力信号がセットされることを特徴とする、請求項１記載のタイミング調整装置。
- 前記ＡＤコンバータは、
入力クロック信号をカウントして、カウント動作を繰り返し行う２進化Ｎビット出力カウンタと、
前記２進化Ｎビット出力カウンタのＮビット出力信号をディジタル入力としアナログ信号に変換してカウンタアナログ信号として出力するＤＡコンバータと、
前記入力信号と前記カウンタアナログ信号とを比較し、比較出力を出力する比較器と、
前記Ｎビット出力信号をデータとして入力し、前記比較出力の変化にしたがって前記Ｎビット出力信号を保持し、この保持された前記Ｎビット出力信号を前記ディジタル化入力信号として出力するラッチ回路と、を有することを特徴とする、請求項１、２記載のタイミング調整装置。 - 前記カウンタクロック信号は、前記Ｎビット出力信号のうちのいずれか１つの出力信号であることを特徴とする、請求項３記載のタイミング調整装置。
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