JP2004247384A - 圧接型半導体装置 - Google Patents

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Abstract

【課題】リングゲート部がアルミゲート電極に接触する部分を精度良く位置決めでき、ギャップ間での放電を効果的に防止して信頼性を向上できる圧接型半導体装置を提供する。
【解決手段】ゲート電極は上記圧接補助ブロック（６）と対向するように半導体基体の外周段差部上に形成され、第１ゲート電極（１ａ）の上面部所定位置に凸状当接部（１ａ’， １ｇ）が形成されて圧接補助ブロック（６）と当接し、ゲート電極の上面でその内周側から凸状当接部（１ａ’， １ｇ）との隣接位置までの表面は絶縁膜（１ｄ）で被膜され、凸状当接部（１ａ’， １ｇ）は第２ゲート電極（１ａ’）またはゲート電極（１ａ）と一体構成の凸状部（１ｇ）で構成されている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明はＧＣＴ（Ｇａｔｅ Ｃｏｍｍｕｔａｔｅｄ Ｔｕｍ−ｏｆｆ）サイリスタのような圧接型半導体装置に関し、例えば、電力用応用としてはＢＴＢやＳＶＧ等、工業用応用としては製鉄圧延機駆動用インバータ等、その他高電圧・大容量スイッチ等に適用される圧接型半導体装置に関するものである。
【０００２】
【従来の技術】
従来のＧＣＴサイリスタについて図６を参照して以下に説明する。図６は一般的な外周ゲート構造のＧＣＴサイリスタの要部断面図である。同図において、半導体基体１の表面側にアルミニウム材のゲート電極１ａ、アルミニウム材のカソード電極１ｂが形成され、裏面側にはアルミニウム材のアノード電極１ｃが形成されている。１ｄはポリイミドなどの絶縁膜、１ｅは半導体基体１の最外周に形成された絶縁ゴム部材である。
【０００３】
半導体基体１の表面のカソード電極１ｂ側には、カソード歪緩衝板２が設けられ、その外側上部に外部カソード電極（図１参照）が形成されている。アノード電極１ｃ側には、アノード歪緩衝板４が設けられ、その下側外部に外部アノード電極５が形成されている。リングゲート部６がゲート電極１ａに当接し、この当接先端部は幅０．５ｍｍ程度の平面部となっている。外部ゲート端子（図１参照）がリングゲート部６と電気的に接続され、皿バネのような環状の弾性体により、環状絶縁体を介して外部ゲート端子とともにリングゲート部６をゲート電極１ａに押圧している。絶縁体１０は、リングゲート部６とカソード歪緩衝板２及び外部カソード電極とを絶縁する。このように形成されたＧＣＴサイリスタは密閉構造となっており、この内部は不活性ガスで置換されている。
【０００４】
次に、上記従来のＧＣＴサイリスタの動作について説明する。ＧＣＴサイリスタをターンオンするときには、外部ゲート端子から外部カソード電極に向かって電流を流す。このときのゲート電流の立ち上がりの傾きは、一般に１０００Ａ／μｓ以上とし、ターンオン拡がり速度を速める必要がある。また、ターンオフ時には外部カソード電極から外部ゲート端子に向かって電流を流すが、このとき主電流相当の電流をゲートに転流させるため、数千Ａ／μｓの傾きで通電する必要がある。このような大きな電流を瞬時に通電するためには外部ゲート端子から外部カソード電極に至る通電路の接触抵抗を極力小さくする必要がある。
【０００５】
さらに、ＧＣＴサイリスタにおいては、通常はゲート・カソード間に逆バイアス電圧を印可して使用している。カソード歪緩衝板２と半導体基体表面に形成されたゲート電極１ａ間は数十μｍ程度のギャップ（隙間）しかなく、この隙間での放電を防止するために、通常、ポリイミドなどの絶縁膜１ｄをゲート電極１ａの最内周側及びその表面に形成し、絶縁体１０の直下位置までの表面を被覆している（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開平８−３３０５７２号公報（図１）
【０００７】
【発明が解決しようとする課題】
しかしながら、図６に示すような従来構成のＧＣＴサイリスタにおいては、リングゲート部６は半導体基体表面に形成されたゲート電極１ａに接触しなければならず、一方、リングゲート部６に隣接するカソード歪緩衝板２の外周部直下のゲート電極１ａ部分は放電防止のためにポリイミド絶縁膜１ｄでコーティングされていなければならない。
【０００８】
また、写真製版技術によって形成できるアルミ電極やポリイミド絶縁膜と比較して他の組立部材は寸法公差が大きく、さらに、組立て時の各部材の位置決めのためのクリアランス確保のために、半導体基体１に対するカソード歪緩衝板２とリングゲート部６の位置は各部材の寸法公差を合計した集積公差の範囲内で異なる。
【０００９】
また、リングゲート部６およびこれに隣接するカソード歪緩衝板２の外周部は半導体基体外周部の極めて狭い領域に組立てなければならない。従って、「ギャップ間での放電を防止するためにカソード歪緩衝板２の外周部直下のゲート１ａはポリイミド１ｄでコーティングされていなければならない。」という条件を満足することは、部品加工精度、組立て時の位置決め精度の観点から極めて困難であった。
【００１０】
一方、他の放電防止の方策として、図６に示す従来構造のカソード歪緩衝板２の径を小さくして、半導体基体表面に形成したカソード電極１ｂと同程度の外径まで後退させ、ギャップ自体をなくす方法もあるが、この場合は、ＧＣＴサイリスタの動特性（例えば、サージ耐量）が低下するという問題が発生する。
【００１１】
本発明は、上記課題を解決するためになされたもので、動特性が低下することなく、カソード歪緩衝板とゲート電極間のギャップ間の放電をより簡単に精度良く防止できる構造の圧接型半導体装置とその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る圧接型半導体装置は、ターンオン・オフ時に電流を流す外部ゲート端子および外部カソード電極と外部アノード電極を備え、表面側にゲート電極及びカソード電極が形成され、裏面側にアノード電極が形成された半導体基体と、外部ゲート端子の内周部と上記ゲート電極との間に設けられた圧接補助ブロックと、を備える。上記ゲート電極は圧接補助ブロックと対向するように半導体基体の外周部表主面に形成された段差部上に形成され、ゲート電極の上面部所定位置に凸状当接部が形成されて上記圧接補助ブロックと当接させる。上記ゲート電極の上面でその内周側から上記凸状当接部との隣接位置までの表面は絶縁膜で被膜することを特徴とする。
【００１３】
これにより、図６に示す従来構成の場合よりもリングゲート部６がアルミ材のゲート電極に接触・当接する部位を精度よく位置決めすることができ、ポリイミド絶縁膜１ｄの成膜面積を広げることができる。よって、カソード歪緩衝板と半導体基体表面に形成されたゲート電極間のギャップ間での放電を防止する構成が、従来よりも精度よく実現できる。
【００１４】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態について説明する。ただし、本発明の実施の形態では図示のＧＣＴサイリスタを用いた場合を例示して説明しているが、本発明はこれに限定されるものではなく、他の圧接型半導体装置にも適用可能である。なお、各図において共通する要素には同一の符号を付し、重複する説明については簡単のために省略している。
【００１５】
（実施の形態１）
本発明の実施の形態１について図１（ａ）、（ｂ）を参照して以下に説明する。図１（ａ）は本発明の実施の形態１に係る外周ゲート構造のＧＣＴサイリスタを示す概略構成図であり、図１（ｂ）は図１（ａ）の要部（Ａ部）拡大断面図である。図１（ａ）、（ｂ）において、１は半導体基体で、その外周近傍部は半導体基体の厚みが所定値だけ薄くなった肉薄段差部１’として構成され、この段差部の表面にアルミニウム材の第１ゲート電極１ａが形成され、さらに第１ゲート電極１ａの表面に第２ゲート電極１ａ’が所定位置に凸状に形成されている。１ｂはアルミニウム材のカソード電極、１ｃはアルミニウム材のアノード電極、１ｄはギャップ間放電防止用のポリイミド材等の絶縁膜、１ｅは半導体基体１の最外周端部を保持している絶縁ゴム部材である。
【００１６】
半導体基体の外周近傍の段差部上面には、ポリイミド絶縁膜１ｄが、第１ゲート電極１ａのカソード歪緩衝板２と対向する上面を覆うように形成され、このポリイミド絶縁膜１ｄの上面レベルは半導体基体１の上面と同一の高さレベルとなるように構成されている。なお、本実施の形態では、第１ゲート電極、カソード電極、アノード電極、ポリイミド絶縁膜の膜厚は数十μｍのオーダーとしているが、本発明はこのような膜厚値に限定されるものではない。
【００１７】
半導体基体１の表面のカソード電極１ｂ側にはカソード歪緩衝板２が積載され、その上部外側には外部カソード電極３が形成されている。アノード電極１ｃ側にはアノード歪緩衝板４が積載され、その下部外側には外部アノード電極５が形成されている。６は圧接補助ブロックとして機能しているリングゲート部であり、第２ゲート電極１ａ’の上面と当接するように載置されている。外部ゲート端子７はリングゲート部６とは固定されていないが、電気的に接続されている。８は皿バネのような環状の弾性体で、環状絶縁体９を介して外部ゲート端子７とともにリングゲート部６を第２ゲート電極１ａ’に押圧している。このように、凸状の第２ゲート電極１ａ’は、リングゲート部６がアルミ材のゲート電極に接触・当接する部位を位置決めする機能も有している。
【００１８】
絶縁体１０はカソード歪緩衝板２とリングゲート部６間に設けられ、リングゲート部６とカソード歪緩衝板２及び外部カソード電極３とを絶縁する。１１は外部カソード電極３の外周端部に固着された第１のフランジ、１２は外部アノード電極５の外周端部に固着された第２のフランジ、１３はセラミック等からなる絶縁筒で、第１と第２のフランジ間に矜持されている。このように形成されたＧＣＴサイリスタは密閉された構造となっており、この内部は不活性ガスで置換されている。
【００１９】
本実施の形態１においては、第１ゲート電極１ａの表面に第２ゲート電極１ａ’が写真製版技術を適用して凸状に形成され、リングゲート電極６の底面の略中央部が確実にこの凸状の第２ゲート電極１ａ’の上面に当接する構成である。即ち、第１ゲート電極は圧接補助ブロックとしてのリングゲート部６と対向するように半導体基体の外周段差部１’の上面に形成され、第１ゲート電極（１ａ）の上面部所定位置に凸状当接部としての第２ゲート電極（１ａ’）が形成されて圧接補助ブロック６の所定位置と当接し、第１ゲート電極の上面部で、その内周側から凸状当接部として形成された第２ゲート電極１ａ’の隣接位置までの表面は、ポリイミド絶縁膜（１ｄ）で被膜されている。
【００２０】
これにより、図６に示す従来構成の場合よりも、リングゲート部６がアルミ材のゲート電極に接触・当接する部位を精度よく位置決めすることができる。このように従来よりも精度よく位置決め可能となった分だけ、第１ゲート電極１ａの表面に形成されるポリイミド絶縁膜１ｄの成膜面積を、絶縁体１０の直下位置より外周部側の第２ゲート電極１ａ’に隣接する位置まで広げることができる。
【００２１】
よって、カソード歪緩衝板２と半導体基体表面に形成されたゲート電極１ａ間のギャップ間での放電を防止するために「カソード歪緩衝板２の外周部直下のゲート電極１ａはポリイミド１ｄでコーティングされていなければならない。」という条件を満足することができ、また、半導体基体１に対するカソード歪緩衝板２とリングゲート部６の位置決めは従来構造よりも精度よく実現できる。
【００２２】
また、好ましくは第２ゲート電極１ａ’をニッケル（Ｎｉ）等の酸化しにくい金属を蒸着することにより形成すれば、製造工程中の酸化を抑制でき、リングゲート部６との接触抵抗を低減することができる。また、第２ゲート電極１ａ’をニッケル（Ｎｉ）よりも酸化しにくい、例えば、金（Ａｕ）等の金属材で形成すれば、更に製造工程中の酸化を抑制できる。金（Ａｕ）とアルミニウム（Ａｌ）とは密着しにくいので、第１ゲート電極１ａ上に、 第２ゲート電極１ａ’をニッケル（Ｎｉ）、金（Ａｕ）の順序で交互に積層して多層構造としてもよい。これにより、第２ゲート電極１ａ’の製造工程中の酸化をさらに抑制することができ、第１ゲート電極１ａとの密着性も向上するので、第２ゲート電極１ａ’とリングゲート部６との接触抵抗を更に低減することができる。
【００２３】
（実施の形態２）
本発明の実施の形態２について図２を参照して以下に説明する。図２は本発明の実施の形態２に係る外周ゲート構造のＧＣＴサイリスタの要部（Ａ部）拡大断面図である。図２に示すように本実施の形態２においては、半導体基体１の表面に第２ゲート電極１ａ’が載置され、この第２ゲート電極１ａ’を覆うように第１ゲート電極１ａが半導体基体１の表面に形成される。ここで、第２ゲート電極１ａ’を覆う第１ゲート電極１ａの部分が凸状に形成されている。
【００２４】
即ち、第２ゲート電極（１ａ’）は圧接補助ブロック６と対向するように半導体基体の外周段差部上に形成され、第２ゲート電極（１ａ’）を覆うように第１ゲート電極（１ａ）が形成されて第１ゲート電極（１ａ）と一体構成の凸状部１ｇが補助ブロック６と当接する。
【００２５】
これにより、図６に示す従来構成の場合よりもリングゲート部６がアルミ材のゲート電極に接触・当接する部位を精度よく位置決めすることができ、従来よりも精度よく位置決め可能となった分だけ、第１ゲート電極１ａの表面に形成されるポリイミド絶縁膜１ｄの成膜面積を、第１ゲート電極１ａの凸状部に隣接する位置まで広げることができる。
【００２６】
このように第１ゲート電極１ａの一部を凸部構成とすることにより、カソード歪緩衝板２と半導体基体表面に形成されたゲート電極１ａ間のギャップにおける放電を防止するとの観点では、実施の形態１と同等の効果を得ることができる。更に、実施の形態１では、第２ゲート電極１ａ’が微小な突起のようにゲート電極表面に露出していたが、本実施の形態２では、第２ゲート電極１ａ’は第１ゲート電極１ａによって被覆・保護されている。従って、リングゲート部６による圧接時の機械的ストレスによるダメージを軽減でき、ＧＣＴサイリスタの信頼性を向上させることができる。
【００２７】
（実施の形態３）
本発明の実施の形態３について図３を参照して以下に説明する。図３は本発明の実施の形態３に係る外周ゲート構造のＧＣＴサイリスタの要部（Ａ部）拡大断面図である。図３に示すように本実施の形態３においては、半導体基体１の表面の一部を化学的にエッチング処理して凸部１ｆを形成した後で第１ゲート電極１ａを形成したことを特徴とし、その他の構成については実施の形態２と同様である。この凸部１ｆは少なくとも２回のエッチングによって形成される。
【００２８】
先ず最初のエッチング処理では、凸部１ｆを指定の高さに合わせ込むために、第１ゲート電極１ａが形成される領域の半導体基体１をその表面からエッチングする。次に、凸部１ｆの上面となる部分で且つリングゲート部６の底面と接触する面の該当部分にはエッチングされない保護膜（不図示）を形成し、この保護膜を形成した状態で第２回目のエッチングをすることによって、凸部が半導体基体１の表面の該当部分に残り、凸部１ｆが形成される。その後、この凸部１ｆを覆うように第１ゲート電極１ａを半導体基体１の表面に形成する。
【００２９】
即ち、第１ゲート電極は、半導体基体の外周段差部上に半導体基体と一体構成で形成された凸状部（１ｆ）を内包し、第１ゲート電極（１ａ）と一体構成の凸状部１ｇが半導体基体と一体構成の凸状部１ｆの上部を覆うように形成されている。
【００３０】
これにより、図６に示す従来構成の場合よりもリングゲート部６がアルミ材のゲート電極に接触・当接する部位を精度よく位置決めすることができ、従来よりも精度よく位置決め可能となった分だけ、第１ゲート電極１ａの表面に形成されるポリイミド絶縁膜１ｄの成膜面積を、第１ゲート電極１ａの凸状部に隣接する位置まで広げることができる。
【００３１】
このように半導体基体１の表面の一部を凸部（１ｆ）構成とし、それを覆う第１ゲート電極１ａの部分を凸部（１ｇ）構成とすることにより、カソード歪緩衝板２と第１ゲート電極１ａ間のギャップ間の放電防止という観点では、実施の形態１及び２と同等の効果を得ることができる。更に、実施の形態１及び２では、ゲート電極の凸部として、第２ゲート電極１ａ’をアルミニウム（Ａｌ）等の金属を蒸着することによって形成したが、電極の密着性が悪い場合は第２ゲート電極が半導体基体からはがれる可能性があった。
【００３２】
これに対して本実施の形態３では、実施の形態２で示した第２ゲート電極１ａ’を使用する代わりに、上述のようにエッチングにより半導体基体１自体の一部を凸部１ｆとして一体的に形成している。これにより、ゲート電極のはがれという問題を確実に回避でき、実施の形態２の場合よりもＧＣＴサイリスタの信頼性を更に向上させることができる。
【００３３】
（実施の形態４）
本発明の実施の形態４について図４（ａ）、（ｂ）を参照して以下に説明する。図４（ａ）は本発明の実施の形態４に係る外周ゲート構造のＧＣＴサイリスタの要部（Ａ部）拡大断面図であり、図４（ｂ）はその変形例である。図４（ａ）に示すように本実施の形態４においては、実施の形態３と同様に半導体基体１を化学的にエッチング処理して凸部１ｆを形成し、この凸部１ｆの上面に第２ゲート電極１ａ’を載置し、この凸部１ｆと第２ゲート電極１ａ’を覆うように第１ゲート電極１ａが半導体基体１の表面に形成される。
【００３４】
このように、凸部１ｆを形成した後、第２ゲート電極１ａ’を積載し、これらを保護するように第１ゲート電極１ａを一部凸状に形成し、この第１ゲート電極１ａの凸状部上面がリングゲート部６の下端面と当接している。即ち、第１ゲート電極は、半導体基体の外周段差部上に半導体基体と一体構成で形成された凸状部１ｆを内包し、第１ゲート電極（１ａ）と一体構成の凸状部１ｇが半導体基体と一体構成の凸状部１ｆの上部に形成されている。
【００３５】
これにより、図６に示す従来構成の場合よりもリングゲート部６がアルミ材のゲート電極に接触・当接する部位を精度よく位置決めすることができ、従来よりも精度よく位置決め可能となった分だけ、第１ゲート電極１ａの表面に形成されるポリイミド絶縁膜１ｄの成膜面積を、第１ゲート電極１ａの凸状部に隣接する位置まで広げることができる。
【００３６】
このように半導体基体１の凸部１ｆの上面に載置した第２ゲート電極１ａ’を第１ゲート電極１ａで被覆して保護する構成とすることにより、リングゲート部６の下端面と当接する第１ゲート電極１ａの凸状部が、例えばリングゲート部６との摩擦によって破損する等のダメージを受けた場合でも、第２ゲート電極１ａ’が保護部材として機能することができ、実施の形態３の場合よりもＧＣＴサイリスタの信頼性を更に向上させることができる。
【００３７】
また、好ましくは、上記エッチングにより形成された半導体基体１の凸部１ｆはテーパー形状（断面形状が台形）であってもよい。即ち、この凸部１ｆは微小な突起であるため、凸部１ｆの形成後になんらかの機械的なダメージ等が加えられた場合、凸部１ｆがチッピング（破損）してしまう可能性がある。このため、上記のように凸部１ｆをテーパー形状（断面形状が台形）とすることで、凸部１ｆの底部を大きくして破損を効果的に防止することができる。
【００３８】
なお、本実施の形態では第１と第２のゲート電極の形成順序を変えてもよい。即ち、図４（ｂ）に示す変形例では、半導体基体１の表面をエッチングにより凸部１ｆを形成した後、第１ゲート電極１ａで凸部１ｆを覆うように形成する（実施の形態３と同様）。その後、第１ゲート電極１ａの上面で凸部１ｆの形成位置の上部に対応する位置に第２ゲート電極１ａ’を形成し、この第２ゲート電極１ａ’の上面がリングゲート部６の下端面と当接する（実施の形態１と同様）ように構成してもよい。即ち、第１ゲート電極（１ａ）は、半導体基体の外周段差部上に半導体基体と一体構成で形成された凸状部（１ｆ）を内包し、リングゲート部６と当接する凸状当接部（１ａ’）として第２ゲート電極（１ａ’）が形成されている。
【００３９】
このように構成することで、微小な第２ゲート電極１ａ’はリングゲート部６の下端面と直接当接するため破損・磨耗しやすくなるが、第２ゲート電極１ａ’が破損した場合でも、第１ゲート電極１ａが保護部材としても機能するため、実施の形態３よりも更に信頼性を向上させることができる。
【００４０】
（実施の形態５）
本発明の実施の形態５について図５（ａ）、（ｂ）を参照して以下に説明する。図５（ａ）は本発明の実施の形態５に係るセンターゲート構造のＧＣＴサイリスタを示す概略構成図であり、図５（ｂ）は図５（ａ）の要部（Ａ部）拡大断面図である。
【００４１】
実施の形態１〜４ではリングゲート部６を半導体基体１の外周部に設けていたが、本実施の形態５においては図５（ａ）、（ｂ）に示すように、リングゲート部６を半導体基体１の中央部に設け、センターゲート構造としたことを特徴としている。半導体基体１の中央部上面にエッチング等により凹部（段差部）を形成し、この凹部に第１ゲート電極１ａを載置し、さらに第１ゲート電極１ａの中央部上面に第２ゲート電極１ａ’を積載し、第２ゲート電極１ａ’がリングゲート部６の底面中央部と当接するように構成している。
【００４２】
即ち、半導体基体（１）の中央部で、且つ、外部ゲート端子（７）の内周部と第１及び第２ゲート電極（１ａ、１ａ’）との間に設けられた圧接補助ブロック（６）と、を備え、第１ゲート電極は圧接補助ブロック（６）と対向するように半導体基体の中央部に形成された段差凹部内に配置され、第１ゲート電極（１ａ）の上面部中央位置の表面上に凸状当接部として第２ゲート電極（１ａ’）または第１ゲート電極（１ａ）と一体構成の凸状部（１ｇ）が形成されて圧接補助ブロック（６）と当接し、第１ゲート電極の上面で凸状当接部（１ａ’または１ｇ）以外の表面はポリイミド絶縁膜（１ｄ）で被膜されている。
【００４３】
図示の例では、第２ゲート電極１ａ’以外の第１ゲート電極１ａの上面はポリイミド絶縁膜１ｄで被覆し、ポリイミド絶縁膜１ｄの成膜面積を、第２ゲート電極１ａ’の凸状部に隣接する位置まで広げている。このようにリングゲート部６を半導体基体１の中央部に設けた構成においても、実施の形態１〜４と同様の効果を得ることができる。
【００４４】
例えば、図５（ａ）、（ｂ）に示す本実施の形態５に係るＧＣＴサイリスタは、図１（ａ）、（ｂ）に示す実施の形態１に係るＧＣＴサイリスタの外周ゲート構造をセンターゲート構造に置き換えた構成である。同様に、図２乃至図４（ａ）、（ｂ）に示す実施の形態２〜４に係るＧＣＴサイリスタの外周ゲート構造についても同様にセンターゲート構造に置き換えることもできる。更に、実施の形態１〜５に係るＧＣＴサイリスタの外周またはセンターゲート構造を、リングゲート部６を半導体基体１の中間部に設けた中間ゲート構造に置き換えることも可能である。
【００４５】
【発明の効果】
以上説明したように、本発明によれば、リングゲート部がアルミゲート電極に接触する部分を従来よりも精度良く位置決めすることが可能となり、その分だけポリイミド絶縁膜の形成領域を広げることができる。従って、、「ギャップ間での放電を防止するためにカソード歪緩衝板２の外周部直下のゲート電極１ａはポリイミド１ｄでコーティングされていなければならない。」という条件を満足することが、従来構造よりも容易に精度よく実現でき、ＧＣＴサイリスタの信頼性を向上できる。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施の形態１に係るＧＣＴサイリスタを示す概略構成図であり、（ｂ）は（ａ）の要部（Ａ部）拡大断面図である。
【図２】本発明の実施の形態２に係るＧＣＴサイリスタの要部（Ａ部）拡大断面図である。
【図３】本発明の実施の形態３に係るＧＣＴサイリスタの要部（Ａ部）拡大断面図である。
【図４】（ａ）は本発明の実施の形態４に係るＧＣＴサイリスタの要部（Ａ部）拡大断面図であり、（ｂ）はその変形例の要部拡大断面図である。
【図５】（ａ）は本発明の実施の形態５に係るＧＣＴサイリスタを示す概略構成図であり、（ｂ）は（ａ）の要部（Ａ部）拡大断面図である。
【図６】従来のＧＣＴサイリスタの要部拡大断面図である。
【符号の説明】
１ 半導体基体、 １ａ 第１ゲート電極、 １ｂ 第２ゲート電極、１ｃ アノード電極、 １ｄ 絶縁膜、 １ｆ 半導体基体凸部、 １ｇ ゲート電極凸部、 ２ カソード歪緩衝板、 ３ 外部カソード電極、 ４ アノード歪緩衝板、 ５ 外部アノード電極、 ６ リングゲート部、 ７ 外部ゲート端子

Claims (16)

  1. ターンオン・オフ時に電流を流す外部ゲート端子および外部カソード電極と外部アノード電極を備えた外周ゲート構造の圧接型半導体装置において、
    表面側にゲート電極及びカソード電極が形成され、裏面側にアノード電極が形成された外周段差部を有する半導体基体と、
    上記外部ゲート端子の内周部と上記ゲート電極との間に設けられた圧接補助ブロックと、を備え、
    上記ゲート電極は上記圧接補助ブロックと対向するように上記半導体基体の外周部表主面に形成された段差部上に形成され、上記ゲート電極の上面部所定位置に凸状当接部が形成されて上記圧接補助ブロックと当接し、上記ゲート電極の上面でその内周側から上記凸状当接部との隣接位置までの表面は絶縁膜で被膜されていることを特徴とする圧接型半導体装置。
  2. 上記ゲート電極は第１及び第２のゲート電極を有し、該第１ゲート電極は上記圧接補助ブロックと対向するように上記半導体基体の外周段差部上に形成され、上記第１ゲート電極の表面上に、上記第２ゲート電極が凸状に形成されて上記圧接補助ブロックと当接し、上記第１ゲート電極の上面でその内周側から上記第２ゲート電極に隣接する位置までの表面は絶縁膜で被膜されている請求項１記載の圧接型半導体装置。
  3. 上記ゲート電極の表面上に形成された凸状当接部は上記ゲート電極と一体構成の凸状部である請求項１記載の圧接型半導体装置。
  4. 上記ゲート電極は第１及び第２のゲート電極を有し、該第２ゲート電極は上記圧接補助ブロックと対向するように上記半導体基体の外周段差部上に形成され、上記第２ゲート電極を覆うように上記第１ゲート電極が形成されて上記第１ゲート電極と一体構成の凸状部が上記圧接補助ブロックと当接する請求項１記載の圧接型半導体装置。
  5. 上記ゲート電極は、上記半導体基体の外周段差部上に該半導体基体と一体構成で形成された凸状部を内包し、上記ゲート電極と一体構成の凸状部が上記半導体基体と一体構成の凸状部の上部に形成された請求項３記載の圧接型半導体装置。
  6. 上記ゲート電極は第１及び第２のゲート電極を有し、該第１のゲート電極は、上記半導体基体の外周段差部上に該半導体基体と一体構成で形成された凸状部を内包し、上記凸状当接部が第２ゲート電極である請求項１記載の圧接型半導体装置。
  7. ターンオン・オフ時に電流を流す外部ゲート端子および外部カソード電極と外部アノード電極を備えたセンターゲート構造の圧接型半導体装置において、
    表面側にゲート電極及びカソード電極が形成され、裏面側にアノード電極が形成された半導体基体と、
    上記半導体基体の中央部で、且つ、上記外部ゲート端子の内周部と上記ゲート電極との間に設けられた圧接補助ブロックと、を備え、
    上記ゲート電極は、上記圧接補助ブロックと対向するように上記半導体基体の中央部に形成された段差凹部内に形成され、上記ゲート電極の上面部中央位置の表面上に凸状当接部が形成されて上記圧接補助ブロックと当接し、上記ゲート電極の上面で上記凸状当接部以外の表面は絶縁膜で被膜されていることを特徴とする圧接型半導体装置。
  8. 上記ゲート電極は第１及び第２のゲート電極を有し、該第１ゲート電極は上記圧接補助ブロックと対向するように上記半導体基体の中央段差凹部上に形成され、上記第１ゲート電極の表面上に、上記第２ゲート電極が凸状に形成されて上記圧接補助ブロックと当接する請求項７記載の圧接型半導体装置。
  9. 上記ゲート電極の表面上に形成された凸状当接部は上記ゲート電極と一体構成の凸状部である請求項７記載の圧接型半導体装置。
  10. 上記ゲート電極は第１及び第２のゲート電極を有し、該第２ゲート電極は上記圧接補助ブロックと対向するように上記半導体基体の中央段差凹部上に形成され、上記第２ゲート電極を覆うように上記第１ゲート電極が形成されて上記第１ゲート電極と一体構成の凸状部が上記圧接補助ブロックと当接する請求項７記載の圧接型半導体装置。
  11. 上記ゲート電極は、上記半導体基体の中央段差凹部上に該半導体基体と一体構成で形成された凸状部を内包し、上記第ゲート電極と一体構成の凸状部が上記半導体基体と一体構成の凸状部の上部に形成された請求項９記載の圧接型半導体装置。
  12. 上記ゲート電極は第１及び第２のゲート電極を有し、該第１のゲート電極は、上記半導体基体の中央段差凹部上に該半導体基体と一体構成で形成された凸状部を内包し、上記凸状当接部が第２ゲート電極である請求項７記載の圧接型半導体装置。
  13. 上記半導体基体上に形成された該半導体基体と一体構成で形成された凸状部の断面形状は、前記圧接補助ブロックと当接する面に近づくにつれて先細りとなるテーパー形状を有する請求項５，６，１１，１２のいずれか１項に記載の圧接型半導体装置。
  14. 上記圧接補助ブロックと対向する領域のゲート電極は前記半導体基体の中間位置に形成されている請求項７乃至１２のいずれか１項に記載の圧接型半導体装置。
  15. 上記第２ゲート電極は少なくともアルミニウムよりも難酸化性の電極部材で形成された請求項２，４，６，８，１０，１２のいずれか１項に記載の圧接型半導体装置。
  16. 上記第２ゲート電極は異種の材料からなる多層構造である請求項２，４，６，８，１０，１２のいずれか１項に記載の圧接型半導体装置。
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