JPS63318161A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置、特にゲートターンオフサイリス
タ（以下、ＧＴＯと略称する）等の電流遮断機能を有す
る半導体装置に関する。

〔従来の技術〕

この種の半導体装置には、電流遮断時間が短いことが要
求される。電流遮断は、カソード電極下からゲート電極
に電流担体を引き出すことにより行われるので、ｎエミ
ッタ領域の中心からゲート電極までの距離は短い方が望
ましいため、一般にｎエミッタは細長いたんざく状に形
成され、ゲート電極がｎエミッタ領域を取り囲むように
配置されているのが普通である。

第３図には、従来のＧＴＯ素子構造を部分拡大断面図で
示しである。

第３図において、ｐエミッタ（１）Ｅ　）　、ｎベース
（ｎｍ　）　、ｐベース（ｐＢ）、そしてｎエミ。

り（ｎｔ　）の四つの層から成る半導体基体１には、ｐ
ｌＩ上にゲート電極２とれ、上にカソード電極３とが分
割配置されている。さらに、分割配置されたカソード電
極上には接触電極板４が当接するように置かれている。

このとき、ゲート電極２とカソード電極３とが接触電極
板４を介して短絡することがないように、半導体基体１
の主表面に配置されたゲート電極２とカソード電極３と
は高低差をつけて第３図に示すような構造となっている
。

そして、半導体基体１の表面は、各電極が接触している
部分を除いて、表面安定化膜が設けられ、ゲート電極２
上にはカソード電極３との絶縁のための絶縁膜が設けら
れている（簡略化のため図示しない）。

〔発明が解決しようとする問題点〕

しかして、第３図に示すような従来のＧＴＯ素子構造に
おいて、カソード電極３の下のｎ１層に例えば符号へで
示す欠陥が存在した場合には、ゲート電極２とカソード
電極３との間に逆バイアス電圧を印加してターンオフさ
せようとしても欠陥Ａのために電流遮断が有効に行われ
なくなる。そのような場合は、欠陥へのあるｎ２層のカ
ソード電極３に主電流を流さないようにするため欠陥Ａ
を有するカソード電極（以下、不良電極３ａと称する）
を除去する方法がとられる。

上記のような半導体基体１の不良電極３ａを除去する方
法が特開昭５６−５１８６７号に提案されている。

この方法は、第４図に示すように、微細な形状をした不
良電極３ａをバイト５を使用して切削除去する方法であ
る。しかし、この方法は、微細な不良電極３ａを切削す
るために周囲の正常なカソード電極３にまで損傷を与え
、ひいては半導体装置全体を不良にしてしまう危険性を
有している。このように、特性不良電極だけを他の正常
な電極に影響を与えることなく確実に除去することはか
なり困難であるということができる。

したがって、本発明の目的は、上述のような不良電極を
切削によって除去するのではなくて、正常な電極に悪影
響を与えることなく不良電極の電気的機能を停止させる
ように構成した半導体装置を提供することである。

〔問題点を解決するための手段〕

本発明者は、不良電極上に絶縁被膜を被着した後に、正
常な電極にさらに電極を積層し、不良電極上の絶縁被膜
の上に付着した電極膜がいを取り除き、不良電極を除去
することなく、正常電極と不良電極との間に段差を設け
ることによって不良電極の電気的機能を停止させ得るこ
とを見出した。

しかして、本発明は、要約すれば、半導体基体の一方の
主表面に少なくとも二つの層がそれぞれ露出し、一方の
層は分割されてそれぞれ他方の層によって取り囲まれて
おり、分割された一方の層のそれぞれ及び他方のそれぞ
れに電極が接触され、一方の層の分割されたそれぞれの
上の第一の各電極にさらに第二の電極が接触される半導
体装置において、一方の層の分割されたそれぞれの上に
第一の各電極に関して、異常な電極上に絶縁被膜を被着
せしめ、残りの他の正常な電極には電極膜を積層して異
常な電極との間に段差を形成させることにより正常な第
一の各電極に第二の電極を接触させることを特徴とする
半導体装置である。

本発明に従う半導体装置の一例であるＧＴＯサイリスタ
の拡大断面図を第１図に示す。第１図において、ｐエミ
ッタ（ｐａ）、ｎベース（ｎｌｌ）、ｐベース（ｎｌｌ
　）及びｎエミッタ（ｎＥ＞の四つの層から成る半導体
基体１には、ｐＢ上にゲート電極２とｎ６上にカソード
電極３とが分割配置されている。欠陥Ａを存する不良電
極３ａの上には絶縁膜６が被着される。その後、他の正
常電極の上には電極膜（２１，３１）・を積層し、不良
電極上に積層された電極膜だけを取り除いて段差電極を
形成する。そして、カソード積層電極上に接触電極板４
が当接するように置かれている。このような構造が第３
図に示した従来のＧＴＯ素子構造と異なる点は、正常電
極上に積層電極が、そして不良電極上に絶縁膜が存在す
ることである。

なお、半導体基体１はアルミニウムろう付は等によって
支持基板上に固定（合金化又はろう付け）されるが、第
１図には簡略のため示していない。

〔作　用〕

上記のように、本発明に従う半導体装置は、第１図によ
り例示したＧＴＯザイリスタにみられるように、不良電
極を含む欠陥セグメントの電極上に絶縁被膜を被着させ
た後に各セグメント上に電極を積層し、欠陥セグメント
上の積層電極のみを取り除いて段差電極を形成すること
により、欠陥セグメントに主電流を流さないようにした
構造を有するものである。このような構造とすることに
より不良電極は機械的に切削除去されることはなく、た
だ正常な電極上に電極膜を積層して段差電極を形成させ
るだけである。このためｎｉ層に不良電極があってもそ
れが電流遮断の妨げとはならず、半導体装置全体として
の電流遮断が速かに行われる。また、半導体基体に密着
した電極膜の切削除去するという機械的操作を経ないの
で半導体基体の損傷もない。

〔実施例〕

以下、本発明を実施例により説明する。

本発明に従う半導体装置の一例としてＧＴＯサイリスク
の電極構造の拡大断面図を第１図に示す。

また、このようなＧＴＯサイリスタの具体的製造工程図
を第２図に示す。

第２図を順次に説明すると、半導体基体１の表面に、第
２図（ａ）では金属（アルミニウム）蒸着膜７を被着し
、第２図（ｂ）でフォトエツチングにょうてゲート電極
２とカソード電極３とを分割配置させる。分割配置され
たｎＥとｐＩ＋との間の特性が良好であることを第２図
（Ｃ１で確認する。その時点で異常ｎ９が検出される。

第２図（ｄ）では、検出された不良電極３ａ上に絶縁膜
（例えばポリイミドのような有機重合体膜）を被着させ
る。第２図（ｅ）で、半導体基体１の表面に再び金属（
アルミニウム）蒸着膜を被着させ、第２図（ｆｌでは、
第２図（ｂ）と同様にそれぞれの電極を分割配置させる
。このときに正常なｎＥ上のカソード電極３と積層カソ
ード電極３１及びゲート電極２と積層ゲート電極２１と
は同種の金属蒸着膜のために一体化され、不良電極３ａ
の上の絶縁膜６に積層されたカソード電極３１は単に付
着された状態であり、圧縮ガス等の吹き付け、粘着テー
プでの引きはがし等で容易に剥離する。そのようになっ
た状態を第２図（ｇ）に示す。第２図［ｈ）では接触さ
れるそれぞれの電極部分を除いて、カソード電極３との
絶縁のため絶縁膜６１で覆われる。

〔発明の効果〕

以上、実施例によって説明したように、本発明の方法に
よれば、欠陥を有するｎ、上の金属蒸着膜の上に絶縁膜
を形成させ、他の正常電極全てに積層電極蒸着膜を被着
して段差を形成させるので、たとえｎｔ層に欠陥があっ
てもその欠陥が電気遮断の妨げとはならず、半導体装置
全体としての電流遮断が速やかに行われる。

また、本発明による方法は、従来の半導体基体に密着し
た電極膜を切削除去するという機械的操作がないため、
半導体基体そのものまで損傷を与えるという危険性は全
くない安全性と、欠陥部の作用を簡単に抑制することの
確実性とを兼備している優れた方法である。

【図面の簡単な説明】

第１図は、本発明に従う半導体装置の一例であるＧ　Ｔ
　Ｏサイリスクの電極構造の拡大断面図である。第２図
＋ａｌ〜（ｈ）は、本発明の半導体装置の製造工程図で
ある。第３図は従来のＧＴＯサイリスクの電極構造の拡
大断面図である。第４図は、従来技術による不良電極の
除去方法の説明図である。 １・・・半導体基体、　２・・・ゲート電極、３・・・
カソード電極、３１・・・カソード積層電極、６．６１
・・・絶縁膜。

Claims (1)

【特許請求の範囲】
1. １）半導体基体の一方の主表面に少なくとも二つの層が
   それぞれ露出し、一方の層は分割されてそれぞれ他方の
   層によって取り囲まれており、分割された一方の層のそ
   れぞれ及び他方のそれぞれに電極が接触され、一方の層
   の分割されたそれぞれの上の第一の各電極にさらに第二
   の電極が接触される半導体装置において、一方の層の分
   割されたそれぞれの上の第一の各電極に関して、異常な
   電極上に絶縁被膜を被着せしめ、残りの他の正常な電極
   には電極膜を積層して異常な電極との間に段差を形成さ
   せることにより正常な第一の各電極に第二の電極を接触
   させることを特徴とする半導体装置。