JPS62136875A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62136875A JPS62136875A JP27692785A JP27692785A JPS62136875A JP S62136875 A JPS62136875 A JP S62136875A JP 27692785 A JP27692785 A JP 27692785A JP 27692785 A JP27692785 A JP 27692785A JP S62136875 A JPS62136875 A JP S62136875A
- Authority
- JP
- Japan
- Prior art keywords
- main surface
- bottom parts
- substrate
- parts
- patterned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、電力用半導体装置に関するもので、特にゲー
ト・ターンオフサイリスタ（以下ＧＴＯ。
ト・ターンオフサイリスタ（以下ＧＴＯ。
と略記する）或いはトランジスタ等とダイオードとがモ
ノリシックに構成された複合半導体装置の基板上の保ｙ
！！膜に係るものである。
ノリシックに構成された複合半導体装置の基板上の保ｙ
！！膜に係るものである。
［発明の技術的背景］
ＧＴＯ等のサイリスタ或いは電力用トランジスタ等は電
力制御回路の基本的素子であり、使用に際し整流ダイオ
ードと組み合わされて使用される場合がしばしばある。
力制御回路の基本的素子であり、使用に際し整流ダイオ
ードと組み合わされて使用される場合がしばしばある。
このため前記電力制御素子と整流ダイオードとを１つ
の半導体基板に並設したいわゆる複合半導体装置が開発
され、広く使用されている。 この複合半導体装置の半
導体基板には、２つの素子を分離するため及び制御電極
を取り出すため等により基板の主表面に凹部を設けるこ
とが多い。 ＧＴＯとダイオードをモノリシックに構成
した逆導通ＧＴＯを、例にして、このような複合半導体
装置について更に具体的に説明する。 第４図は従来の
逆導通ＧＴＯの断面図である。 逆導通ＧＴＯの基板は
、ＧＴｏｌを設けるＧＴＯ領域と、これに並設されるダ
イオード２の領域と、両頭域を分離するための領域とに
大別される。 ＧＴＯｌはＰエミッタ層３、Ｎ−ベース
層４、Ｐベース層５及びＮ＋エミッタ層６の４層構造で
ある。 Ｎ−ベース層４の一部から突出するＮ＋層４ａ
はＰエミッタ層３と７ノード電極を兼ねる熱緩衝板７に
゛より短絡され、いわゆるエミッタ短絡構造を形成して
いる。 Ｎ＋エミッタ＠６は基板の主表面層に形成され
、周囲をＰベース層５により取り囲まれる。 この装置
の主電流は、ＧＴＯｌ及びダイオード２のそれぞれのカ
ソード電ｌ！！８及び８ｄに １つの平形圧接板（図示
なし）を加圧接融して外部回路にとり出される。
の半導体基板に並設したいわゆる複合半導体装置が開発
され、広く使用されている。 この複合半導体装置の半
導体基板には、２つの素子を分離するため及び制御電極
を取り出すため等により基板の主表面に凹部を設けるこ
とが多い。 ＧＴＯとダイオードをモノリシックに構成
した逆導通ＧＴＯを、例にして、このような複合半導体
装置について更に具体的に説明する。 第４図は従来の
逆導通ＧＴＯの断面図である。 逆導通ＧＴＯの基板は
、ＧＴｏｌを設けるＧＴＯ領域と、これに並設されるダ
イオード２の領域と、両頭域を分離するための領域とに
大別される。 ＧＴＯｌはＰエミッタ層３、Ｎ−ベース
層４、Ｐベース層５及びＮ＋エミッタ層６の４層構造で
ある。 Ｎ−ベース層４の一部から突出するＮ＋層４ａ
はＰエミッタ層３と７ノード電極を兼ねる熱緩衝板７に
゛より短絡され、いわゆるエミッタ短絡構造を形成して
いる。 Ｎ＋エミッタ＠６は基板の主表面層に形成され
、周囲をＰベース層５により取り囲まれる。 この装置
の主電流は、ＧＴＯｌ及びダイオード２のそれぞれのカ
ソード電ｌ！！８及び８ｄに １つの平形圧接板（図示
なし）を加圧接融して外部回路にとり出される。
このため基板主表面に凹部１０を設け、主表面からの段
差が最も浅い第１の底面部分１１にゲート電極９を形成
する。 ダイオード２のＰＮ接合はＰベース層５と同体
の１層５ａとＮ−ベース層４とにより形成される。 Ｇ
ＴＯｌとダイオード２との間のキャリアの移動等による
相互作用を軽減するため分離領域が設けられる。 また
分離効果を良くするため第１の底面部分１１と所定の段
差を持った第２の底面部分１２を形成する。 この第２
の底面部分１２の直下のＰベース層５ｂの横方向の抵抗
はＧＴＯのゲートとカソード間に並列接続される抵抗Ｒ
ＧＫの主要な部分を占め、例えば５〜５０Ω程度、好ま
しくは１０〜２０Ωとなるようその層厚と横方向の長さ
が決められる。 第１の底面部分１１と第２の底面部分
１２との段差をＯとすると、ＲＧＫは小さく、ゲート電
流のダイオード領域への流れ込みが増加し、ＧＴＯの機
能が損われる。 接合及びゲート電極９を含む第１の底
面部分１１と分離領域の第２の底面部分１２には、これ
らを覆う保護用樹脂層１３が塗布される。
差が最も浅い第１の底面部分１１にゲート電極９を形成
する。 ダイオード２のＰＮ接合はＰベース層５と同体
の１層５ａとＮ−ベース層４とにより形成される。 Ｇ
ＴＯｌとダイオード２との間のキャリアの移動等による
相互作用を軽減するため分離領域が設けられる。 また
分離効果を良くするため第１の底面部分１１と所定の段
差を持った第２の底面部分１２を形成する。 この第２
の底面部分１２の直下のＰベース層５ｂの横方向の抵抗
はＧＴＯのゲートとカソード間に並列接続される抵抗Ｒ
ＧＫの主要な部分を占め、例えば５〜５０Ω程度、好ま
しくは１０〜２０Ωとなるようその層厚と横方向の長さ
が決められる。 第１の底面部分１１と第２の底面部分
１２との段差をＯとすると、ＲＧＫは小さく、ゲート電
流のダイオード領域への流れ込みが増加し、ＧＴＯの機
能が損われる。 接合及びゲート電極９を含む第１の底
面部分１１と分離領域の第２の底面部分１２には、これ
らを覆う保護用樹脂層１３が塗布される。
［背景技術の問題点］
前記のように制御電極を形成する凹部の第１の底面部分
と分離領域の第２の底面部分との間には所定の段差を設
ける必要がある。 しかしこの段差があるために第２の
底面部分の保護用樹脂層が、主として製造工程の途中で
剥がれることがあり、第２の底面部分の保護が充分にで
きなかった。
と分離領域の第２の底面部分との間には所定の段差を設
ける必要がある。 しかしこの段差があるために第２の
底面部分の保護用樹脂層が、主として製造工程の途中で
剥がれることがあり、第２の底面部分の保護が充分にで
きなかった。
又更にこの剥がれが第１の底面部分にまで伸びる場合も
ある。 この剥がれにより基板面が露出し、周囲の雰囲
気等の影響により表面状態が変化し、Ｒ、にの値が不安
定となり、装置の特性が変動する。
ある。 この剥がれにより基板面が露出し、周囲の雰囲
気等の影響により表面状態が変化し、Ｒ、にの値が不安
定となり、装置の特性が変動する。
又長期使用中には圧接板で加圧されているカソード電極
８ｄのＡ１層が横方向にはみ出されて基板の露出面に接
触し、ＲＧＫ値の変動をもたらすこともある。
８ｄのＡ１層が横方向にはみ出されて基板の露出面に接
触し、ＲＧＫ値の変動をもたらすこともある。
［発明の目的］
この発明の１的は、基板面の凹部の底面に段差のある半
導体装置において、前記底面の保護用樹脂層が剥がれな
い構造の半導体装置を提供することである。
導体装置において、前記底面の保護用樹脂層が剥がれな
い構造の半導体装置を提供することである。
［発明の概要］
本発明は、基板の主表面に凹部を有し且つ該凹部の底面
が主表面からの段差の異なる複数部分からなる半導体基
板を具備する半導体装置において、前記複数の底面部分
のうち主表面からの段差の最も浅い底面部分のみに保護
用樹脂が塗布されていることを特徴とする半導体装置で
ある。
が主表面からの段差の異なる複数部分からなる半導体基
板を具備する半導体装置において、前記複数の底面部分
のうち主表面からの段差の最も浅い底面部分のみに保護
用樹脂が塗布されていることを特徴とする半導体装置で
ある。
なお基板主表面から最も浅い段差の底面部分を除くその
他の底面部分には、保護用樹脂層に換えて、例えば酸化
膜、窒化膜等の保護膜を被覆する。
他の底面部分には、保護用樹脂層に換えて、例えば酸化
膜、窒化膜等の保護膜を被覆する。
これにより段差部分に樹脂が被覆されないので樹脂層の
剥がれが防止されると共にその他の凹部底面も完全に保
護される。
剥がれが防止されると共にその他の凹部底面も完全に保
護される。
［発明の実施例］
前記の保護用樹脂層が剥がれ易い問題は、第１の底面部
分と第２の底面部分との間に段差があり、これに加えて
樹脂層の８１又は５ｉ０２面に対する附着力がＡ１面等
に対する附着力よりも弱く、又第１及び第２の底面部分
を保護する樹脂層が連続した１つの層であること等によ
り生ずるものと推定された。 したがって本発明では保
護用樹脂層の形成を、接合及び制御電極を含む第１の底
面部分のみに限定した。
分と第２の底面部分との間に段差があり、これに加えて
樹脂層の８１又は５ｉ０２面に対する附着力がＡ１面等
に対する附着力よりも弱く、又第１及び第２の底面部分
を保護する樹脂層が連続した１つの層であること等によ
り生ずるものと推定された。 したがって本発明では保
護用樹脂層の形成を、接合及び制御電極を含む第１の底
面部分のみに限定した。
本発明を逆導通ＧＴＯに適用した場合の実施例を第１図
に示す。 なお以下の図面において、第４図と同一符号
は同一部分若しくは相当する部分を表すものとする。
第１図は逆導通ＧＴＯの断面図で、この装置の半導体基
板の主表面２０は直線Ａ−Ａを含む紙面に垂直な平面で
ある。 主表面２０には凹部１０があり、この凹部は断
面図では分割されているが、立体的には互いに連結され
１つの凹部を形成している。 この凹部１０の底面は、
主表面２０からの段差が異なる第１の底面部分１１及び
第２の底面部分１２により構成されている。 この２つ
の底面部分のうら主表面２０からの段差が浅い第１の底
面部分１１のみに保護用樹脂が塗布されている。 保護
用樹脂層２１はグー１〜電極９及びＮ＋エミッタ層６と
Ｐベース層５とのＰＮ接合喘都合覆い、これらを保護す
る。
に示す。 なお以下の図面において、第４図と同一符号
は同一部分若しくは相当する部分を表すものとする。
第１図は逆導通ＧＴＯの断面図で、この装置の半導体基
板の主表面２０は直線Ａ−Ａを含む紙面に垂直な平面で
ある。 主表面２０には凹部１０があり、この凹部は断
面図では分割されているが、立体的には互いに連結され
１つの凹部を形成している。 この凹部１０の底面は、
主表面２０からの段差が異なる第１の底面部分１１及び
第２の底面部分１２により構成されている。 この２つ
の底面部分のうら主表面２０からの段差が浅い第１の底
面部分１１のみに保護用樹脂が塗布されている。 保護
用樹脂層２１はグー１〜電極９及びＮ＋エミッタ層６と
Ｐベース層５とのＰＮ接合喘都合覆い、これらを保護す
る。
第２の底面部分１２等の基板の露出面は例えば酸化物（
Ｓｉｎ２）保護膜２２等で被覆され保護される。
Ｓｉｎ２）保護膜２２等で被覆され保護される。
次にこの逆導通ＧＴＯの製造方法の概要の１例を第２図
に基づいて説明する。 所定の比抵抗と厚さを有するＮ
型シリコンウェーハ準備し、このシリコンウェーハの両
面又は片面より公知の方法により不純物を拡散する。
次にこの不純物拡散済のウェーハの主表面よりメサエッ
チングを選択的に２回行ない、第２図＜ａ ＞に示すよ
うに主表面２０からの段差の異なる第１の底面部分１１
及び第２の底面部分１２からなる凹部１０を形成する。
に基づいて説明する。 所定の比抵抗と厚さを有するＮ
型シリコンウェーハ準備し、このシリコンウェーハの両
面又は片面より公知の方法により不純物を拡散する。
次にこの不純物拡散済のウェーハの主表面よりメサエッ
チングを選択的に２回行ない、第２図＜ａ ＞に示すよ
うに主表面２０からの段差の異なる第１の底面部分１１
及び第２の底面部分１２からなる凹部１０を形成する。
次に第２図（１） ）に示すように主表面２０側の基
板面に熱酸化膜２２をつ（プパターニングして電極用の
コンタクトボール２３を開孔し、又反対側の基板主面に
はＭＯ又はＷからなりアノード電極を兼ねる熱緩衝板７
をＡＩ等のろう材を介して溶着合金化づる。 次に第２
図（Ｃ）に示すように主表面にＡ１を蒸着後、パターニ
ングしてカソード電極８及び８ｄとゲート電極９を形成
する。 このとき所望によりＣＶＤ法によりＰＳＧ膜を
被着しパターニングを行なってもよい。 次にイミド樹
脂を塗布しパターニングして第２図（ｄ ）に示す保護
用樹脂層２１を第１の底面部分１１にのみ形成する。
板面に熱酸化膜２２をつ（プパターニングして電極用の
コンタクトボール２３を開孔し、又反対側の基板主面に
はＭＯ又はＷからなりアノード電極を兼ねる熱緩衝板７
をＡＩ等のろう材を介して溶着合金化づる。 次に第２
図（Ｃ）に示すように主表面にＡ１を蒸着後、パターニ
ングしてカソード電極８及び８ｄとゲート電極９を形成
する。 このとき所望によりＣＶＤ法によりＰＳＧ膜を
被着しパターニングを行なってもよい。 次にイミド樹
脂を塗布しパターニングして第２図（ｄ ）に示す保護
用樹脂層２１を第１の底面部分１１にのみ形成する。
第３図は、電力用トランジースタとダイオードとを １
つの半導体基板に並設した圧接型複合半導体装置に、本
発明を適用した実施例の１つである。
つの半導体基板に並設した圧接型複合半導体装置に、本
発明を適用した実施例の１つである。
電力用トランジスタ３１はＮ＋エミッタ層３６、Ｐベー
ス層３５、Ｎ−コレクタ層３４及びＮ１コンタクト層３
４ａとから構成されるＮＰＮ型トランジスタである。
ダイオード３２のＰＮ接合はＰベース層３５と同体のＰ
層３５ａとＮ−コレクタ層３４の一部分とで構成される
。 基板の主表面２０には凹部１０があり、凹部の底面
は主表面２０からの段差の異なる第１の底面部分４１及
び第２の底面部分４２から成り、主表面２０からの段差
が浅い第１の底面部分４１にはベース電極３９が形成さ
れ、この底面部分４１のみに保護用樹脂層５１が形成さ
れている。
ス層３５、Ｎ−コレクタ層３４及びＮ１コンタクト層３
４ａとから構成されるＮＰＮ型トランジスタである。
ダイオード３２のＰＮ接合はＰベース層３５と同体のＰ
層３５ａとＮ−コレクタ層３４の一部分とで構成される
。 基板の主表面２０には凹部１０があり、凹部の底面
は主表面２０からの段差の異なる第１の底面部分４１及
び第２の底面部分４２から成り、主表面２０からの段差
が浅い第１の底面部分４１にはベース電極３９が形成さ
れ、この底面部分４１のみに保護用樹脂層５１が形成さ
れている。
本発明は、以上の実施例のほか、基板主面に制御２１１
電極を有し、段差の異なる複数の底面部分からなる凹部
を有するその伯のサイリスタ等の複合半導体装置に適用
できることは勿論である。
電極を有し、段差の異なる複数の底面部分からなる凹部
を有するその伯のサイリスタ等の複合半導体装置に適用
できることは勿論である。
［発明の効果］
基板の主表面からの段差が最も浅い底面部分にのみ保護
用樹脂層を塗布した構造により、樹脂層は段差部分を覆
わないのでその影響を受けず、又この底面部分との阻着
力も強く、剥がれは防止され、他方他の底面部分は酸化
膜、窒化膜等で完全に保護される。
用樹脂層を塗布した構造により、樹脂層は段差部分を覆
わないのでその影響を受けず、又この底面部分との阻着
力も強く、剥がれは防止され、他方他の底面部分は酸化
膜、窒化膜等で完全に保護される。
これらにより製造工程における歩留は向上し且つ装置の
信頼性も向上する。
信頼性も向上する。
第１図は、本発明の逆導通ＧＴＯの断面図、第２図（ａ
＞ないしくｄ ）は第１図の逆導通ＧＴＯの￥Ｊ造工
程の概要を示す断面図、第３図は本発明の１〜ランジス
タ・ダイオード並設の半導体装置の断面図、第４図は従
来の逆導通ＧＴＯの断面図である。 １・・・ＧＴｏ、 ２・・・ダイオード、 １０・・
・凹部、１１．４１・・・段差が最も浅い第１の底面部
分、１２．４２・・・第２の底面部分、 ２０・・・半
導体基板の主表面、 ２１．５１・・・保護用樹脂層、
２２、５２・・・酸化物保護膜。
＞ないしくｄ ）は第１図の逆導通ＧＴＯの￥Ｊ造工
程の概要を示す断面図、第３図は本発明の１〜ランジス
タ・ダイオード並設の半導体装置の断面図、第４図は従
来の逆導通ＧＴＯの断面図である。 １・・・ＧＴｏ、 ２・・・ダイオード、 １０・・
・凹部、１１．４１・・・段差が最も浅い第１の底面部
分、１２．４２・・・第２の底面部分、 ２０・・・半
導体基板の主表面、 ２１．５１・・・保護用樹脂層、
２２、５２・・・酸化物保護膜。
Claims (1)
- １ 主表面に凹部を有し且つ該凹部の底面が主表面から
の段差の異なる複数部分からなる半導体基板を具備する
半導体装置において、前記複数の底面部分のうち主表面
からの段差が最も浅い底面部分のみに保護用樹脂が塗布
されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27692785A JPS62136875A (ja) | 1985-12-11 | 1985-12-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27692785A JPS62136875A (ja) | 1985-12-11 | 1985-12-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62136875A true JPS62136875A (ja) | 1987-06-19 |
Family
ID=17576337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27692785A Pending JPS62136875A (ja) | 1985-12-11 | 1985-12-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62136875A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242036B1 (en) | 2006-04-20 | 2007-07-10 | Mitsubishi Electric Corporation | Semiconductor element |
| CN110494906A (zh) * | 2017-03-31 | 2019-11-22 | 株式会社半导体能源研究所 | 显示装置及其制造方法 |
-
1985
- 1985-12-11 JP JP27692785A patent/JPS62136875A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242036B1 (en) | 2006-04-20 | 2007-07-10 | Mitsubishi Electric Corporation | Semiconductor element |
| DE102007007807B4 (de) * | 2006-04-20 | 2012-03-15 | Mitsubishi Electric Corp. | Halbleiterelement |
| CN110494906A (zh) * | 2017-03-31 | 2019-11-22 | 株式会社半导体能源研究所 | 显示装置及其制造方法 |
| US11158823B2 (en) | 2017-03-31 | 2021-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| CN110494906B (zh) * | 2017-03-31 | 2022-03-04 | 株式会社半导体能源研究所 | 显示装置及其制造方法 |
| US12082482B2 (en) | 2017-03-31 | 2024-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0161356B1 (ko) | 반도체 장치의 제조방법 | |
| KR19980079427A (ko) | 반도체 장치 및 그 제조 방법 | |
| US4724475A (en) | Semiconductor device | |
| JPH07193070A (ja) | 化合物半導体装置 | |
| US3445301A (en) | Controlled rectifier having shunted emitter formed by a nickel layer underneath an aluminum layer | |
| JPS62136875A (ja) | 半導体装置 | |
| US4672415A (en) | Power thyristor on a substrate | |
| JP2002299624A (ja) | 半導体装置およびその製造方法 | |
| JPS5943830B2 (ja) | 圧接型半導体装置 | |
| JP2940708B2 (ja) | 複合ダイオード | |
| US4885630A (en) | High power multi-layer semiconductive switching device having multiple parallel contacts with improved forward voltage drop | |
| JPS6387767A (ja) | 圧接型電力用半導体装置 | |
| JPS584815B2 (ja) | 半導体装置の製造方法 | |
| JP3213507B2 (ja) | 半導体装置 | |
| JPH01276673A (ja) | 絶縁ゲート型半導体装置 | |
| JPS6346984B2 (ja) | ||
| JPS6218060A (ja) | 半導体装置 | |
| JPS6115376A (ja) | 基準電圧ダイオ−ド | |
| JPH079919B2 (ja) | 半導体装置 | |
| EP0266093B1 (en) | Process of making a high power multi-layer semiconductive switching device with multiple parallel contacts | |
| JPH0697422A (ja) | プレーナ型半導体装置 | |
| JPS62193175A (ja) | シヨツトキバリア半導体装置 | |
| JPS6022368A (ja) | 半導体装置 | |
| JPS5984468A (ja) | 半導体装置 | |
| JPH10242085A (ja) | 半導体装置の製造方法 |