JPS6022368A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6022368A JPS6022368A JP13050683A JP13050683A JPS6022368A JP S6022368 A JPS6022368 A JP S6022368A JP 13050683 A JP13050683 A JP 13050683A JP 13050683 A JP13050683 A JP 13050683A JP S6022368 A JPS6022368 A JP S6022368A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42308—Gate electrodes for thyristors
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、分割エミ、り構造を有し圧接ポストによシミ
極取出しを行う半導体装置に関する。
極取出しを行う半導体装置に関する。
大電力用の半導体素子であるメサ型トランジスタ、サイ
リスタ、ダート・ターンオフ・サイリスタ（ＧＴＯ）等
は、一般に分割エミッタ構造を採用し、また電極取出し
のために圧接ポストを利用している。そのよりなＧＴＯ
の一例を第１図に示す。ＧＴＯ基板はＰエミッタ層１、
Ｎベース層２、Ｐベース層３、Ｎエミッタ層’（’１＋
４２、・・・）からなる。Ｎエミツタ層４けメサエ。
リスタ、ダート・ターンオフ・サイリスタ（ＧＴＯ）等
は、一般に分割エミッタ構造を採用し、また電極取出し
のために圧接ポストを利用している。そのよりなＧＴＯ
の一例を第１図に示す。ＧＴＯ基板はＰエミッタ層１、
Ｎベース層２、Ｐベース層３、Ｎエミッタ層’（’１＋
４２、・・・）からなる。Ｎエミツタ層４けメサエ。
チッグ等によシ複数個に分割されておシ、メサの側面に
露出するＰＮ接合部は熱酸化膜５にょシおおわれている
。６はアノード電極、７（７１・２２、・・・）はカソ
ード電極、８はダート電極である。ダート電極８はカソ
ード領域を取シ囲むように一体に配設されている。９は
圧接ポストであシ、これによシ複数のカッーＩ−″電極
７が共通に外部端子に導出されることになる。
露出するＰＮ接合部は熱酸化膜５にょシおおわれている
。６はアノード電極、７（７１・２２、・・・）はカソ
ード電極、８はダート電極である。ダート電極８はカソ
ード領域を取シ囲むように一体に配設されている。９は
圧接ポストであシ、これによシ複数のカッーＩ−″電極
７が共通に外部端子に導出されることになる。
このような圧接型ＧＴＯでは、圧接ポスト９の圧力によ
ｐカソード電極？かたわみ、ダート電極８との間で短絡
事故をおこし易いという問題がある。この点を解決する
ためには、ダート電極８上を例えばＰＳＧ膜やポリイミ
ド等でおおうことが考えられる。しかしながら、ＰＳＧ
膜でダート電極をおおう方法では、ＰＳＧ膜の膜厚がせ
いぜい２〜３μｍ程度であるため、ダート電極表面の突
起やＰＳＧ膜のビンポール等があると十分な短絡防止が
できない。またポリイミド膜でダート電極をおおう方法
では、ポリイミド膜に金属イオンが混入し易く、この金
属イオンの影響でリーク電流が増大するといった難点が
ある。
ｐカソード電極？かたわみ、ダート電極８との間で短絡
事故をおこし易いという問題がある。この点を解決する
ためには、ダート電極８上を例えばＰＳＧ膜やポリイミ
ド等でおおうことが考えられる。しかしながら、ＰＳＧ
膜でダート電極をおおう方法では、ＰＳＧ膜の膜厚がせ
いぜい２〜３μｍ程度であるため、ダート電極表面の突
起やＰＳＧ膜のビンポール等があると十分な短絡防止が
できない。またポリイミド膜でダート電極をおおう方法
では、ポリイミド膜に金属イオンが混入し易く、この金
属イオンの影響でリーク電流が増大するといった難点が
ある。
本発明は、上記の如き問題を解決した圧接型の半導体装
置を提供することを目的とする。
置を提供することを目的とする。
本発明は、分割エミッタ構造をもっ圧接型の半導体装置
において、ダート電極上をドナー不純物を含む無機Ｉ！
８緑膜でおおい、更にその上を有機絶縁膜でおおったこ
とを特徴とする。
において、ダート電極上をドナー不純物を含む無機Ｉ！
８緑膜でおおい、更にその上を有機絶縁膜でおおったこ
とを特徴とする。
本発明によれば、ダート電極をおおう保護膜を二層構造
とすることにょシ、カソード・ダート間の短絡事故を確
実に防止することができる。
とすることにょシ、カソード・ダート間の短絡事故を確
実に防止することができる。
また保護膜の第１層目にドナー不純物を含む無機絶縁膜
として例えばＰＳＧ膜を用いることにょシ、第２層目の
有機絶縁膜に混入され易い金属イオンをケ゛ツタリング
することができ、有機絶縁膜を用いたことによるリーク
電流増大全防止することができる。更に、有機絶縁膜は
直接金属ダート電極上に被着した場合、接着強度が十分
ですく、はがれ易いという難点があシ、このようなはが
れが生じると水分等の侵入吸着により４’？性劣化の原
因となる。この点本発明で１は、有機絶縁膜は無機絶縁
膜上に積ねるため接着強度が十分に大きく、高い信頼性
を得ることができる。
として例えばＰＳＧ膜を用いることにょシ、第２層目の
有機絶縁膜に混入され易い金属イオンをケ゛ツタリング
することができ、有機絶縁膜を用いたことによるリーク
電流増大全防止することができる。更に、有機絶縁膜は
直接金属ダート電極上に被着した場合、接着強度が十分
ですく、はがれ易いという難点があシ、このようなはが
れが生じると水分等の侵入吸着により４’？性劣化の原
因となる。この点本発明で１は、有機絶縁膜は無機絶縁
膜上に積ねるため接着強度が十分に大きく、高い信頼性
を得ることができる。
以下本発明の詳細な説明する。第２図はＧＴＯに本発明
ｆ：適用した実施例の要部”３’を造である。第１図と
対応する部分には同一符号１を付しである。第１図と異
なる点は、ダート電極８上にドナー不純物を含む無機絶
縁膜１ｏと有イ六絶縁膜１１の積層膜を設けていること
でめる。
ｆ：適用した実施例の要部”３’を造である。第１図と
対応する部分には同一符号１を付しである。第１図と異
なる点は、ダート電極８上にドナー不純物を含む無機絶
縁膜１ｏと有イ六絶縁膜１１の積層膜を設けていること
でめる。
このＧＴＯの具体的な製造工程は次のとおシである。ま
ずＮベース層２となるＮ型Ｓｔウェハを用意し、両面か
らがロン等のＰ型不純物を拡散してＰエミッタ層１およ
びＰベース層３を形成する。次にＰベース層３の表面に
リン等のＮ型不純物を拡散し、弗硝酸等を用いたメサエ
ッチングによシ２０〜２５μｍの溝を形成して複数に分
割されたＮエミツタ層４を得る。この後、Ｎエミツタ層
４およびＰベース層３の表面に熱酸化膜５を５０００〜
６０００Ｘ形成し、電極コンタクト部に穴あけを行って
、約１０μ？ｎのＡｔ膜を被着しノぐターニングして、
カソード電極７およびダート電極８を形成する。次いで
アノード側には全面にアノード電極６を形成する。
ずＮベース層２となるＮ型Ｓｔウェハを用意し、両面か
らがロン等のＰ型不純物を拡散してＰエミッタ層１およ
びＰベース層３を形成する。次にＰベース層３の表面に
リン等のＮ型不純物を拡散し、弗硝酸等を用いたメサエ
ッチングによシ２０〜２５μｍの溝を形成して複数に分
割されたＮエミツタ層４を得る。この後、Ｎエミツタ層
４およびＰベース層３の表面に熱酸化膜５を５０００〜
６０００Ｘ形成し、電極コンタクト部に穴あけを行って
、約１０μ？ｎのＡｔ膜を被着しノぐターニングして、
カソード電極７およびダート電極８を形成する。次いで
アノード側には全面にアノード電極６を形成する。
この後、カソード側表面全面に気相成長法（ＣＶＤ）に
ヨシ、２０００ＸＯ７ン）ｌ’−ノｓ ｉｏ２膜、１．
２ ｔｍ ノリンドーグＳ ｉｏ ２膜（ＰＳＧ）、再
度５０００ＸのアンドーグＳ ｔ ０２膜を順次堆積し
て無機絶縁膜１０を得る。この無機絶縁膜１０はカソー
ド電極２を露出させるべく選択エツチングする。ここで
表面部のアンドーグ５ｉ０２膜は、リンドーグＳ＃０２
膜が吸湿性を有しレジストの付着性が十分でないため、
レジストの付着性をよくする目的で設けている。この後
、有機絶縁膜１１としてポリイミド膜を約８μｍ塗布し
、これを２５０℃、１時間熱処理して選択エツチングし
、再度３５０℃、１時間の熱処理を行う。最後に、図で
は省略したが、素子基板の側面および表面をシリコーン
樹脂でおおって保８１！する。
ヨシ、２０００ＸＯ７ン）ｌ’−ノｓ ｉｏ２膜、１．
２ ｔｍ ノリンドーグＳ ｉｏ ２膜（ＰＳＧ）、再
度５０００ＸのアンドーグＳ ｔ ０２膜を順次堆積し
て無機絶縁膜１０を得る。この無機絶縁膜１０はカソー
ド電極２を露出させるべく選択エツチングする。ここで
表面部のアンドーグ５ｉ０２膜は、リンドーグＳ＃０２
膜が吸湿性を有しレジストの付着性が十分でないため、
レジストの付着性をよくする目的で設けている。この後
、有機絶縁膜１１としてポリイミド膜を約８μｍ塗布し
、これを２５０℃、１時間熱処理して選択エツチングし
、再度３５０℃、１時間の熱処理を行う。最後に、図で
は省略したが、素子基板の側面および表面をシリコーン
樹脂でおおって保８１！する。
本実施例の効果を実験データをもとに以下説明する。
紀３図は、本実施例の効果を説明するために、ＧＴＯの
順方向電圧降下（ｖＴＭ）とＮＰＮ部の電流増幅率（α
。ｐｎ）の関係を示したものである。この図から、ｖＴ
Ｍとα。、ｎは強い相関性があることがわかる。この順
方向電圧降下■、と通電電流の積はＧＴＯ内で消費され
る電力であるから、ｖＴＭを低くおさえることは電力損
失を低減することになる。このような理由でα。、ｎを
大きくすることは、ＧＴＯを用いた電力機器の省電力化
につながること、更に電力損失が小さくなれば冷却装装
置が小型のもので済み、ひいては電力機器の小型化、軽
量化が図れること、がわかる。
順方向電圧降下（ｖＴＭ）とＮＰＮ部の電流増幅率（α
。ｐｎ）の関係を示したものである。この図から、ｖＴ
Ｍとα。、ｎは強い相関性があることがわかる。この順
方向電圧降下■、と通電電流の積はＧＴＯ内で消費され
る電力であるから、ｖＴＭを低くおさえることは電力損
失を低減することになる。このような理由でα。、ｎを
大きくすることは、ＧＴＯを用いた電力機器の省電力化
につながること、更に電力損失が小さくなれば冷却装装
置が小型のもので済み、ひいては電力機器の小型化、軽
量化が図れること、がわかる。
そこで本実施例においてαｎｐｎを測定したデータをみ
ると、第４図のとおシである。図の破線で示す矢印は、
ナロセス順序を示している。即ち、ＰＮ接合部を熱酸化
膜でおおったのみの状態■に比べ、ダート電極上をＰＳ
Ｇ膜でおおらた（実際には、前述のように５ｉＯ２−Ｐ
ＳＧ−５ｉｎ２の積層構造）状態０）ではα。、ｎが大
きくなシ、この上に更にポリイミド膜を重ねた状態（Ｃ
）では、状ａ（Ｂ）と変らないαユ、ｎをもつ。一方、
ＰＳＧ膜を設けずにダート電極上に直接ポリイミド膜を
設けた状態（ロ）とすると、αｎｐｎが低下している。
ると、第４図のとおシである。図の破線で示す矢印は、
ナロセス順序を示している。即ち、ＰＮ接合部を熱酸化
膜でおおったのみの状態■に比べ、ダート電極上をＰＳ
Ｇ膜でおおらた（実際には、前述のように５ｉＯ２−Ｐ
ＳＧ−５ｉｎ２の積層構造）状態０）ではα。、ｎが大
きくなシ、この上に更にポリイミド膜を重ねた状態（Ｃ
）では、状ａ（Ｂ）と変らないαユ、ｎをもつ。一方、
ＰＳＧ膜を設けずにダート電極上に直接ポリイミド膜を
設けた状態（ロ）とすると、αｎｐｎが低下している。
このように、ＰＳＧ膜を介してポリイミド膜を重ねるこ
とにより、大きいαｎｐｎが維持できるのは、ポリイミ
ド膜中に混入される金屑イオンをＰＳＧ膜が効果的にダ
、タリングするためである。
とにより、大きいαｎｐｎが維持できるのは、ポリイミ
ド膜中に混入される金屑イオンをＰＳＧ膜が効果的にダ
、タリングするためである。
このように本実施例によれは、αｎｐｎを大きく保つこ
とができ、従って第３図を用いて先に説明したようにＧ
ＴＯの電力損失の低減を図ることができる。
とができ、従って第３図を用いて先に説明したようにＧ
ＴＯの電力損失の低減を図ることができる。
第５図は短絡不良発生率罠関するデータである。図から
明らかなように、ＰＮ接合部を熱酸化膜でおおったのみ
の状態（６）に比べ、ポリイミド膜によシグート電極を
おおった状態Ｃ）では短絡不良が少なくなるが、本実施
例のようにＰＳＧ膜とポリイミド膜の積層膜でダート電
極をおおった状態（Ｇ）では更に短絡不良発生率は大き
く低下している。
明らかなように、ＰＮ接合部を熱酸化膜でおおったのみ
の状態（６）に比べ、ポリイミド膜によシグート電極を
おおった状態Ｃ）では短絡不良が少なくなるが、本実施
例のようにＰＳＧ膜とポリイミド膜の積層膜でダート電
極をおおった状態（Ｇ）では更に短絡不良発生率は大き
く低下している。
なお、第５図のｒ−夕は、試験条件として、３００〜３
５０ Ｊ／ｃｍの圧力で加圧圧接し、ゲートカソード間
に逆降服電圧以上の負バイアスを商用周波数の頻度で連
続印加し、ダート・カソード間の耐圧不良を検出する試
験を行った結果である。
５０ Ｊ／ｃｍの圧力で加圧圧接し、ゲートカソード間
に逆降服電圧以上の負バイアスを商用周波数の頻度で連
続印加し、ダート・カソード間の耐圧不良を検出する試
験を行った結果である。
本１発明は上記実施例に限られない。例えば、無機絶縁
膜に含むドナー不純物としてＡ８を用いることができる
。また有機絶縁膜としてポリイミドの他、ワニスや工Ｉ
キシ樹脂を用い得る。
膜に含むドナー不純物としてＡ８を用いることができる
。また有機絶縁膜としてポリイミドの他、ワニスや工Ｉ
キシ樹脂を用い得る。
また有機絶縁膜上にカソード電極を延在させた二層電極
構造としてもよい。
構造としてもよい。
また、実施例ではＧＴＯを説明したか、カソード電極、
り側を同様の構造と°したトランジスタや通常のザイリ
スタにも本発明を適用することができる。
り側を同様の構造と°したトランジスタや通常のザイリ
スタにも本発明を適用することができる。
第１図は従来の圧接型ＧＴＯの構造を示す図＼第２図は
本発明の一実協例による圧接型ＧＴＯの構造を示す図、
第３図〜第５図は本実施例の効果を説明するための実験
データを示す図である。 ！・・・Ｐエミッタ層、２・・・Ｎベース層、３・・・
Ｐペース層、４（４１１４２＋・・・）・・・Ｎエミツ
タ層、５・・・熱酸化膜、６・・・アノード電極、７（
７１゜７２１・・・）・・・カソード電極、８・・・ダ
ート電極、９・・・圧接ポスト、１０・・・ドナー含有
無機絶縁膜、１１・・・有機絶縁膜。 出願人代理人 弁理士 鈴 江 武 彦１ 第２図 第３図 常線逆幅ケαｎρｎ 第４図
本発明の一実協例による圧接型ＧＴＯの構造を示す図、
第３図〜第５図は本実施例の効果を説明するための実験
データを示す図である。 ！・・・Ｐエミッタ層、２・・・Ｎベース層、３・・・
Ｐペース層、４（４１１４２＋・・・）・・・Ｎエミツ
タ層、５・・・熱酸化膜、６・・・アノード電極、７（
７１゜７２１・・・）・・・カソード電極、８・・・ダ
ート電極、９・・・圧接ポスト、１０・・・ドナー含有
無機絶縁膜、１１・・・有機絶縁膜。 出願人代理人 弁理士 鈴 江 武 彦１ 第２図 第３図 常線逆幅ケαｎρｎ 第４図
Claims (1)
- メサ構造をもつ複数の分割エミツタ層を有し、各エミツ
タ層表面にカソード電極、各エミ、り層を取り囲むペー
ス領域表面にダート電極が設けられた半導体素子基板を
用い、圧接ポストによシ外部への電極取出しを行う半導
体装置において、前記ダート電極上２をドナー不純物を
含む無機絶縁膜と有機絶縁膜の積層膜でおおったことを
特徴とする半導体装置＠
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13050683A JPS6022368A (ja) | 1983-07-18 | 1983-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13050683A JPS6022368A (ja) | 1983-07-18 | 1983-07-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6022368A true JPS6022368A (ja) | 1985-02-04 |
Family
ID=15035905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13050683A Pending JPS6022368A (ja) | 1983-07-18 | 1983-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007190798A (ja) * | 2006-01-19 | 2007-08-02 | Dainippon Printing Co Ltd | メモリアルカレンダー |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325354A (en) * | 1976-08-23 | 1978-03-09 | Hitachi Ltd | Semiconductor device |
| JPS5375861A (en) * | 1976-12-17 | 1978-07-05 | Hitachi Ltd | Semiconductor device |
| JPS54107258A (en) * | 1978-02-10 | 1979-08-22 | Hitachi Ltd | Semiconductor device |
| JPS5515203A (en) * | 1978-07-19 | 1980-02-02 | Toshiba Corp | Contact type semiconductor device |
| JPS5790976A (en) * | 1980-11-27 | 1982-06-05 | Mitsubishi Electric Corp | Thyristor |
| JPS5871653A (ja) * | 1981-10-23 | 1983-04-28 | Toshiba Corp | 圧接型半導体装置 |
-
1983
- 1983-07-18 JP JP13050683A patent/JPS6022368A/ja active Pending
Patent Citations (6)
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