JP2004228445A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】銅配線25に、他の金属原子とシリコン原子との両方が、配線の底面及び側面部分は前記他の金属原子がリッチとなり、配線の表面部分は前記シリコン原子がリッチとなるような分布をもって添加されている。このような銅配線は、シード層上に形成された銅配線層の中に、前記シード層を銅と銅以外の金属との合金により形成することにより、前記金属の原子を拡散添加させ、さらに前記銅配線の表面からシリコン原子を拡散添加することにより実現される。
【選択図】 図4
Description
【発明の属する技術分野】
本発明は半導体装置、特に銅配線を有する半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
配線抵抗の低減は、素子の微細化、超高集積化に伴いますます重要な事項となっている。その一手段として、銅(Cu)を配線材料としさらに所謂ダマシンプロセスを採用した埋め込み銅配線を用いた半導体装置が実用化されている。
【0003】
配線は、その抵抗低減のほかに、エレクトロマイグレーション(EM)耐性を有することも要求されており、銅配線についてもその対策を施す必要がある。
【0004】
そのために、銅配線にアルミニウム(Al)や銀(Ag)等の他の金属材料を添加して銅合金とすることが、特開2000−150522号公報や特開2002−75995号公報で提案されている。すなわち、層間絶縁膜に配線溝および/または下層との接続のためのビアを埋め込むように形成された銅層に、かかる銅層形成のためのシード層をCu−AlやCu−Agのような銅合金としておくか、又はかかる銅層上に他の金属層を形成して、銅層内に金属原子を拡散させている。
【0005】
【特許文献1】
特開2000−150522号公報
【特許文献2】
特開2002−75995号公報
【0006】
【発明が解決しようとする課題】
しかしながら、かかる手法では、配線としてEM耐性のほかに要求されるストレスマイグレーション(SM)耐性が向上されていないことが判明した。
【0007】
すなわち、配線の表面の一部には、上層への接続のためのビアが接触形成されることになるが、この接触部分においてストレスが発生する。上記のEM耐性向上のうち、シード層からの金属原子拡散手法では、銅配線の上表面まで到達する金属原子は十分とはいかない。このため、上層ビアの接続部分でのストレスにより、銅配線層内の微細な空洞が移動し同部分でボイドを形成してしまう。このボイドは、たとえ特開2000−58544号公報や特開2000−150517号公報のように、銅配線表面を銅シリサイド層で塞いだ構造でも、発生してしまう。
【0008】
銅配線表面からの金属原子拡散のEM耐性向上手法では、今度は、銅配線底面部分にボイドが発生してしまう。
【0009】
このようなSMによるボイド発生は、銅配線の表面積が広くなるほど(すなわち、配線幅が広いほどおよび/または配線長が長いほど)起こりやすい。
【0010】
【課題を解決するための手段】
本発明による半導体装置は、銅配線に他の原子とシリコン原子との両方が、銅配線の底面及び側面部分はこの他の原子がリッチとなる一方、銅配線の表面部分はシリコン原子がリッチとなるような分布をもって添加されていることを特徴としている。
【0011】
かくして、銅配線はその四方から銅以外の原子またはシリコン原子が添加されることになり、EM耐性およびSM耐性の両方が向上されることになる。
【0012】
本発明による半導体装置の製造方法は、シード層上にメッキやCVDにより形成した銅の中に、そのシード層を銅と銅以外の原子との合金により形成することにより、当該原子を拡散添加させ、さらに銅配線の表面からシリコン原子を拡散添加することを特徴としている。かくして、銅以外の原子またはシリコン原子が四方から添加された銅配線が形成され、EM耐性およびSM耐性の両方が向上されることになる。
【0013】
なお、シリコン原子の銅配線表面からの拡散は、銅配線の表面に銅シリサイド層を形成するものと根本的に異なっていることに注意されたい。銅シリサイド層を形成することは、配線表面の銅とシリコンと積極的にシリサイド反応化させるものであり、このため、シリサイド反応が生じるとシリコン原子の銅配線内部への拡散は阻止されることになる。本発明では、シリサイド反応が起きないようしているので、銅配線内部へのシリコン原子の拡散が可能となる。
【0014】
【発明の実施の形態】
本発明の上記および他の特徴や利点をより明瞭にするために、以下、本発明の実施の形態につき図面を用いて説明する。
【0015】
(第1の実施形態) 図1〜図9を参照すると、本発明の第1の実施形態による半導体装置がその製造工程と共に示されている。まず、図1において、トランジスタ等の多数の素子が形成された半導体基板1は絶縁層3により覆われている。この絶縁層3には、基板1に形成された素子の不純物領域2の一部を露出するためのコンタクトホール8が形成されている。コンタクトホール8には導電体6が埋めこまれている。この導電体6はTi層およびTiN層でなるバリア膜4(Ti層が下層)とタングステンでなるプラグ層5とでなる。
【0016】
図2に示すように、絶縁層3及び導電体6を層間絶縁膜10で覆った後、第1の埋めこみ銅配線を形成するために、絶縁膜10に配線溝12が形成される。この溝12により、導電体6と絶縁層3の一部とが露出される。この後、Ta層およびTaN層でなるバリア層14(TaN層が下層)がスパッタにより全面に形成される。さらにその上にシード層15が形成される。このシード層15は、本発明にしたがって、銅以外の金属としてのAlとCuとの合金のスパッタにより形成される。Alの重量%は、0.1ないし1.5、さらに好ましくは0.1ないし1未満なるように添加しておく。本実施形態では、0.5%重量%とした。上記銅以外の金属としては、Alのほかに、Sn,Ti,Si,In,Ag,Zr,Ni,Mg,Be,Pd,Co,B,Zn,Ca,Au,Gaでもよく、2種類以上の元素を添加しても良い。
【0017】
しかる後、メッキ法又はCVD法によりCu層16を全面に形成する。Cu層16を形成した後、200〜400℃の温度によりアニール処理すなわち熱処理を施し、シード層15内のAlをCu層16内に拡散させる。
【0018】
この結果、図3に示すように、CuにAlを含む銅合金層20が形成される。但し、Alは層20内に均一に分布し得るのではなく、シード層15からの拡散であるために、層20の底面部分および配線溝20で規定される側面部分から表面部分に向かって減少する分布となっている。
【0019】
この後、図4に示すように、CMP等による表面平坦化プロセスが実行され、残った銅合金層25及びバリア層14でなる第1の銅配線30が形成される。しかる後、本発明にさらに、シラン(SiH4)が銅配線30に照射される。この照射は、実施形態では、本銅配線30を有する半導体ウェーハをプラズマCVD装置に搬入した状態において、シランをガス流量:10〜500sccm、N2ガスを流量:100〜5000sccm、処理圧力:20Torr、処理温度及び時間:約350℃及び120秒の条件で行なわれる。
【0020】
その結果、銅配線30の表面に銅シリサイド層が実質的に形成されることなく、すなわち、シリサイド化反応が実質的に生じることなく、シリコン原子を銅配線30内に拡散させることができる。シリコン原子の拡散は表面からであるので、配線30内に均一に分布し得るのではなく、銅配線30の表面部分からその底面及び側面部分に向かって減少する分布となっている。添加するシリコン原子の量は、配線30全体に対し0.01〜8原子%が好ましい。
【0021】
かくして、銅以外の金属原子としてのAl原子とシリコン原子との両方が、底面及び側面部分ではAl原子がリッチとなり、一方表面部分ではシリコン原子がリッチとなるような分布をもって添加された銅配線30が形成される。
【0022】
なお、シリコン原子の銅配線30への拡散の際には、銅配線30の表面に酸化物/酸化膜が無いことが好ましい。この目的のために、シラン照射の前に、銅配線30表面の酸化物/酸化膜を水素で還元して除去することが好ましい。この処理は同一のプラズマCVD装置で実行できる。
【0023】
次に、再び同一のプラズマCVD装置を用い、反応ガスをSiH(CH3)3、NH3及びHeに切り換え、図5のように、銅拡散防止膜としてのプラズマSiCN膜31を全面に形成する。同じプラズマCVD装置を使用するので、Al及びSi原子が添加された銅配線30の表面が酸化されることなく銅拡散防止膜31を形成することができる。なお、銅拡散防止膜31を形成する目に、Al及びSi原子が添加された銅配線30の表面に新たに銅シリサイド膜を形成してもいい。
【0024】
図5に戻って、銅拡散防止膜31の上に全面に層間絶縁膜32が形成される。この層間絶縁膜32に対し、本実施の形態では、所謂ヂュアルダマシンとして、銅配線30との接続のためのビア35と上層銅配線のための配線溝36とが形成される。デュアルダマシンの製法としては、ビアファースト法、トレンチファースト法、ミドルファースト法、デュアルハードマスク法があるが、本発明は製法によって限定されるものではなく上記のいずれを用いても良い。
【0025】
しかる後、図2に関連して説明したように、バリア膜40(Ta/TaN膜)、Cu−Al合金シード層41を形成し、メッキ又はCVDにより銅層42を形成する。
【0026】
次に、アニール処理によりシード層41からAlをCu層42に拡散させる結果、図7に示すように、Cu−Al合金層45を形成する。
【0027】
CMPによる平坦化プロセスにより、Cu−Al層45およびバリア層41を、絶縁膜32が露出するまで除去する。その結果、図8に示すように、Cu−Al合金でなる第2の銅配線50が形成される。シランを図4に関連した説明した条件により銅配線50に照射し、シリコン原子を銅配線50内に拡散する。
【0028】
かくして、銅以外の金属原子としてのAl原子とシリコン原子との両方が、底面及び側面部分ではAl原子がリッチとなり、一方表面部分ではシリコン原子がリッチとなるような分布をもって添加された銅配線50が形成される。この銅配線50は、配線部分と当該部分に連続するビア部分とを有することになる。
【0029】
銅配線50含む全面に銅拡散防止膜60が形成される(図9)。図5乃至図9を繰り返すことにより、さらに上層の銅配線が形成される。
【0030】
このようにして、各層の銅配線30、50には、それらの底面及び側面部分では銅以外の金属、例えばAl原子がリッチとなるように、表面部分ではシリコン原子がリッチとなるように添加されている。したがって、各配線30、50の全てについてEM耐性が向上しており、さらに、配線30については、コンタクトホール8を埋める導電体6との接触部分や上層銅配線50のビア部分でのSM耐性も向上している。配線50については、ビア部分やその上層の配線の接触部分でのSM耐性が向上していることになる。
【0031】
本実施例では層間絶縁膜10と32に炭素含有シリコン酸化膜(SiOC又はSiCOH)を用いたが、本発明は層間絶縁膜種によって限定されるものではない。シリコン酸化膜(SiO2)、梯子型水素化シロキサン(Lodder OxideTM)、水素化シロキサン(HSQ)、フッ素含有シリコン酸化膜(SiOF)、メチルシルセスオキサン(MSQ)、有機ポリマー系低誘電率膜(ポリフェニレン、ポリアリルエーテル、ベンゾシクロブテン)、又は上記絶縁膜膜をポーラス化したものでも良い。
本実施例ではバリアメタル層14と40にTa/TaN積層構造を用いたが、本発明はバリアメタル種や構造によって限定されるものではない。Ta、TaN、TaSiN、W、WN、WSiN、Ti、TiN、TiSiNでも良く、これらの膜を積層にした構造でも良い。また、成膜方法はPVD(Physical Vapor Deposition)、CVD(Chemical Vapor Deposition)、ALD(Atomic Layer Deposition)のいずれを用いても良い。
【0032】
(第2の実施形態) 図10〜図18を参照すると、本発明の第2の実施形態に基づく半導体装置がその製造方法と共に示されている。なお、図1〜図9と同一の構成要素は同じ番号で示し、その説明を省略する。本実施の形態は所謂シングルダマシン構造に適用したものである。
【0033】
すなわち、図10〜図13に示すように、不純物領域2に対するコンタクト導電体およびこのコンタクト導電体に接続された1層目の銅配線30が形成される。
【0034】
次に、図14のように、全面に銅拡散防止膜31と層間絶縁膜70が形成した後、シングルダマシンとしてのビア71が、膜31及び70の一部を除去することにより、形成される。そのビア71にバリア膜72(Ta/TaN)を形成し、シード膜(図示せず)を介して銅層を形成し、CMPの平坦化プロセスにより、ビア71に銅層73を残す。本形態では、シード膜はCuとしており、Al等の他の金属原子の合金とはしていない。さらに、Cu銅73へのシリコン原子の拡散も施していない。Cu層73はバリア層72およびその跡に形成される銅拡散防止膜で覆われることになるので、そのEM耐性及びSM耐性はそもそも問題の無いレベルとなっている。勿論、シード層として銅とそれ以外の勤続との合金としてもよく、また、シリコン原子を表面から拡散してもいい。
【0035】
この後、図15に示すように、層間絶縁膜78を全面に形成し、この膜78と銅拡散防止膜75の一部を除去して、第2層目の銅配線のための配線溝79を形成する。そして、図6に関連して述べたように、バリア膜40、シード層41及び銅称42を形成する。
【0036】
この後は、図7から図9に関連する工程で説明したように、第2層目の銅配線50を形成する(図16から図18)。
【0037】
本実施例では層間絶縁膜10、70、78に炭素含有シリコン酸化膜(SiOC又はSiCOH)を用いたが、本発明は層間絶縁膜種によって限定されるものではない。シリコン酸化膜(SiO2)、梯子型水素化シロキサン(Lodder OxideTM)、水素化シロキサン(HSQ)、フッ素含有シリコン酸化膜(SiOF)、メチルシルセスオキサン(MSQ)、有機ポリマー系低誘電率膜(ポリフェニレン、ポリアリルエーテル、ベンゾシクロブテン)、又は上記絶縁膜膜をポーラス化したものでも良い。
【0038】
本実施例ではバリアメタル層14、72,40にTa/TaN積層構造を用いたが、本発明はバリアメタル種や構造によって限定されるものではない。Ta、TaN、TaSiN、W、WN、WSiN、Ti、TiN、TiSiNでも良く、これらの膜を積層にした構造でも良い。また、成膜方法はPVD(Physical Vapor Deposition)、CVD(Chemical Vapor Deposition)、ALD(Atomic Layer Deposition)のいずれを用いても良い。
【0039】
【発明の効果】
以上のとおり、本発明によれば、銅の低抵抗というメリットを生かしEMおよびSM両耐性が向上した銅配線を備える半導体及びその製造方法が提供される。
【0040】
なお、本発明は、銅配線に他の金属原子とシリコン原子との両方が、配線の底面及び側面部分は前記他の金属原子がリッチとなり、配線の表面部分は前記シリコン原子がリッチとなるような分布をもって添加されていることを特徴とし、また、そのための製造方法、すなわち、シード層上に形成された銅配線層の中に、前記シード層を銅と銅以外の金属との合金により形成することにより、前記金属の原子を拡散添加させ、さらに前記銅配線の表面からシリコン原子を拡散添加することを特徴とするもんである。したがって、添加すべき銅以外の金属原子、その製造条件、用いる材料等は、上記実施形態に限定されず、本特徴を逸脱することなく適宜変更し得ることは明らかである。
【図面の簡単な説明】
【図1】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図2】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図3】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図4】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図5】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図6】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図7】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図8】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図9】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図10】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図11】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図12】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図13】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図14】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図15】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図16】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図17】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図18】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【符号の説明】
1−半導体基板、2−不純物領域、3−絶縁膜、6−コンタクト導電体、14、40−バリア層、15、41−シード層、16,42−銅層、30,50銅配線
Claims (8)
- 銅配線に他の原子とシリコン原子との両方が、配線の底面及び側面部分は前記他の金属原子がリッチとなり、配線の表面部分は前記シリコン原子がリッチとなるような分布をもって添加されていることを特徴とする半導体装置。
- 上層の銅配線と下層の銅配線を有し、これら銅配線のそれぞれに他の原子とシリコン原子との両方が、配線の底面及び側面部分は前記他の原子がリッチとなり、配線の表面部分は前記シリコン原子がリッチとなるような分布をもって添加されており、前記上層の銅配線は配線部分とこの配線部分に連続するビア部分を有し、前記ビア部分が前記下層の銅配線に電気的に接続されている半導体装置。
- 上層の銅配線と下層の銅配線を有し、これら銅配線のそれぞれに他の原子とシリコン原子との両方が、配線の底面及び側面部分は前記他の原子がリッチとなり、配線の表面部分は前記シリコン原子がリッチとなるような分布をもって添加されており、前記上層の銅配線と前記下層の銅配線とは、バリア層で周囲が取り囲まれた銅層を介して電気的に接続されている半導体装置。
- 前記他の原子はAl,Sn,Ti,Si,In,Ag,Zr,Ni,Mg,Be,Pd,Co,B,Zn,Ca,AuおよびGaの中から少なくとも1種類の原子が選ばれる請求項1ないし3のいずれかに記載の記載の半導体装置。
- シード層上に形成された銅配線層の中に、前記シード層を銅を主構成として他の原子を添加したものとすることにより、前記他の原子を拡散添加させ、さらに前記銅配線の表面からシリコン原子を拡散添加することを特徴とする半導体装置の製造方法。
- 前記シリコン原子の拡散添加は、銅のシリサイド化反応が実質的に起きないようにシランを前記銅配線に照射することにより行われる請求項5記載の半導体装置。
- 前記シード層における前記他の原子は0.1〜1.5の重量%となっている請求項6記載の半導体装置。
- 前記他の金属はAlであり、前記シード層におけるAlは0.1乃至1未満の重量%となっている請求項6記載の半導体装置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009061714A2 (en) * | 2007-11-06 | 2009-05-14 | Varian Semiconductor Equipment Associates, Inc. | Implantation of multiple species to address copper reliability |
JP2009188281A (ja) * | 2008-02-08 | 2009-08-20 | Hitachi Ltd | Cu系配線用材料およびそれを用いた電子部品 |
JP2009277683A (ja) * | 2008-05-12 | 2009-11-26 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7687917B2 (en) * | 2002-05-08 | 2010-03-30 | Nec Electronics Corporation | Single damascene structure semiconductor device having silicon-diffused metal wiring layer |
US8193606B2 (en) * | 2005-02-28 | 2012-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory element |
DE102005035740A1 (de) * | 2005-07-29 | 2007-02-08 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer isolierenden Barrierenschicht für eine Kupfermetallisierungsschicht |
DE102005057057B4 (de) * | 2005-11-30 | 2017-01-05 | Advanced Micro Devices, Inc. | Verfahren zur Herstellung einer isolierenden Deckschicht für eine Kupfermetallisierungsschicht unter Anwendung einer Silanreaktion |
US7749361B2 (en) * | 2006-06-02 | 2010-07-06 | Applied Materials, Inc. | Multi-component doping of copper seed layer |
JP4896850B2 (ja) * | 2006-11-28 | 2012-03-14 | 株式会社神戸製鋼所 | 半導体装置のCu配線およびその製造方法 |
JP5180598B2 (ja) * | 2008-01-21 | 2013-04-10 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP2010114255A (ja) * | 2008-11-06 | 2010-05-20 | Toshiba Corp | 半導体装置の製造方法 |
US8404582B2 (en) * | 2010-05-04 | 2013-03-26 | International Business Machines Corporation | Structure and method for manufacturing interconnect structures having self-aligned dielectric caps |
US8461683B2 (en) * | 2011-04-01 | 2013-06-11 | Intel Corporation | Self-forming, self-aligned barriers for back-end interconnects and methods of making same |
US11705414B2 (en) * | 2017-10-05 | 2023-07-18 | Texas Instruments Incorporated | Structure and method for semiconductor packaging |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6211084B1 (en) * | 1998-07-09 | 2001-04-03 | Advanced Micro Devices, Inc. | Method of forming reliable copper interconnects |
US6123825A (en) * | 1998-12-02 | 2000-09-26 | International Business Machines Corporation | Electromigration-resistant copper microstructure and process of making |
US6046108A (en) * | 1999-06-25 | 2000-04-04 | Taiwan Semiconductor Manufacturing Company | Method for selective growth of Cu3 Ge or Cu5 Si for passivation of damascene copper structures and device manufactured thereby |
US6110817A (en) * | 1999-08-19 | 2000-08-29 | Taiwan Semiconductor Manufacturing Company | Method for improvement of electromigration of copper by carbon doping |
US6387806B1 (en) * | 2000-09-06 | 2002-05-14 | Advanced Micro Devices, Inc. | Filling an interconnect opening with different types of alloys to enhance interconnect reliability |
US6518184B1 (en) * | 2002-01-18 | 2003-02-11 | Intel Corporation | Enhancement of an interconnect |
DE10224167B4 (de) * | 2002-05-31 | 2007-01-25 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Kupferleitung mit erhöhter Widerstandsfähigkeit gegen Elektromigration in einem Halbleiterelement |
US7060617B2 (en) * | 2002-06-28 | 2006-06-13 | Intel Corporation | Method of protecting a seed layer for electroplating |
US6846752B2 (en) * | 2003-06-18 | 2005-01-25 | Intel Corporation | Methods and devices for the suppression of copper hillock formation |
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009061714A2 (en) * | 2007-11-06 | 2009-05-14 | Varian Semiconductor Equipment Associates, Inc. | Implantation of multiple species to address copper reliability |
WO2009061714A3 (en) * | 2007-11-06 | 2009-07-09 | Varian Semiconductor Equipment | Implantation of multiple species to address copper reliability |
US7737013B2 (en) | 2007-11-06 | 2010-06-15 | Varian Semiconductor Equipment Associates, Inc. | Implantation of multiple species to address copper reliability |
JP2009188281A (ja) * | 2008-02-08 | 2009-08-20 | Hitachi Ltd | Cu系配線用材料およびそれを用いた電子部品 |
JP4709238B2 (ja) * | 2008-02-08 | 2011-06-22 | 株式会社日立製作所 | Cu系配線用材料およびそれを用いた電子部品 |
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JP2009277683A (ja) * | 2008-05-12 | 2009-11-26 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
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