JP2004172562A - 複合電子部品 - Google Patents
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Abstract
【課題】両端に端子電極を有する電子部品を複数個積み重ねて接合するとともに、端子電極とそれらの電子部品から脚状に延びる帯状金属フレームとを半田付けしてなる構造の複合電子部品組付体において、半田と端子電極との密着性をより向上させることにより端子電極と帯状金属フレームとの密着性を向上させる。
【解決手段】セラミック製のチップ素体の両端に端子電極１２を形成させてなるセラミック電子部品１１を複数個積み重ねて接合してなる複合体１４にする。そしてその複合体に脚状に延びる一対の帯状金属フレーム１５を半田付けしてなる複合電子部品とし、さらに、前記端子電極の端面中央部を横方向に膨出する膨出部１９を前記帯状金属フレームの中腹に１個又は複数個設けた透孔１８ａ又は切欠きの中に臨ませる。すると前記端子電極１２と、それと帯状金属フレームとを接合するための半田１６との接合面積が増大して両者の密着性が向上する。
【選択図】 図１
【解決手段】セラミック製のチップ素体の両端に端子電極１２を形成させてなるセラミック電子部品１１を複数個積み重ねて接合してなる複合体１４にする。そしてその複合体に脚状に延びる一対の帯状金属フレーム１５を半田付けしてなる複合電子部品とし、さらに、前記端子電極の端面中央部を横方向に膨出する膨出部１９を前記帯状金属フレームの中腹に１個又は複数個設けた透孔１８ａ又は切欠きの中に臨ませる。すると前記端子電極１２と、それと帯状金属フレームとを接合するための半田１６との接合面積が増大して両者の密着性が向上する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複合電子部品、さらに詳しくは複数個の積層セラミックコンデンサを上下に積み重ねて両端部に引き揃えられた端子電極に対して一対の帯状金属フレームを半田付けして下方に脚状に延ばしてなる複合電子部品に関するものである。
【０００２】
【従来の技術】
【特許文献１】特許第２９００５９６号明細書
従来、静電容量の大きな電子部品を得るために、図１０に示すように、積層セラミックコンデンサ１を複数個積み重ねて、それらの端子電極２が両端側に揃うようにして接着剤３により接合した複合体４にするとともに、その複合体４に帯状金属フレーム５の基端部５ａを半田６により接合して先端部５ｂを下方に脚状に延出し、前記帯状金属フレーム５の先端部（下端部）５ｂを電子基板（図示なし）上に半田付けできるようにした構造の複合電子部品７は、特許第２００５９６号明細書で公知である。この公知技術（第一従来技術）によると、前記複合電子部品７を電子基板上に半田付けする過程で前記帯状金属フレーム５の下端部５ｂが加熱されるので、前記帯状金属フレーム５の基端部５ａに接合している半田６（図１１参照）が熱膨張したりその後に熱収縮したりする。すなわち、半田６は熱歪みを受ける。その結果、前記帯状金属フレーム５と半田６との接合性が損なわれ、ひいては帯状金属フレーム５と端子電極２との密着性が低下するという問題がある。
【０００３】
そこで、前記第一従来技術にさらに、図１２に示すように、前記帯状金属フレーム５に切欠き８又は透孔（図示なし）を付与することにより、前記帯状金属フレーム５と半田６との接触面積の増大させ、ひいては熱歪みを前記切欠き８に吸収させるようにする試みがなされている（第二従来技術）。
【０００４】
【発明が解決しようとする課題】
しかしながら前記第二従来技術において、半田６と端子電極４との密着性はなお不十分である。とういうのは、帯状金属フレーム５と半田６との密着性はある程度改善されるものの、半田６と端子電極２との密着性は依然として改善されないのである。そこで本発明者は半田と端子電極との密着性を向上させる目的で第二従来技術を種々検討したところ、端子電極の表面形状を特定の形状にして端子電極が半田と接触する接触面積をより増大させればよいという事実を見出し、本発明を完成した。従って、本発明の課題は、両端に端子電極を有する電子部品を複数個積み重ねて接合するとともに、前記端子電極とそれらの電子部品から脚状に延びる帯状金属フレームとを半田付けしてなる構造の複合電子部品組付体において、半田と端子電極との密着性を向上させることにより端子電極と帯状金属フレームとの密着性をより向上させることにある。
【０００５】
【発明が解決しようとする課題】
本請求項１発明は、前記の課題を解決するために、セラミック製のチップ素体の両端に端子電極を形成させてなるセラミック電子部品を複数個積み重ねて接合してなる複合体にするとともに、その複合体に下方に向かって脚状に延びる一対の帯状金属フレームを半田付けしてなる複合電子部品において、前記端子電極の端面中央部を横方向に膨出させるとともに、得られた膨出部を前記帯状金属フレームの中腹に１個又は複数個設けた透孔又は切欠きの中に臨ませるという手段を採用する。
【０００６】
すると、前記膨出部の膨らみの程度に応じて端子電極と半田との接触面積が増大するとともに、半田が熱歪みを起こしても前記膨出部により半田が端子電極の端面方向にずれるのが抑制され、その結果端子電極と半田との剥離が抑制される。なお、この発明において好ましい膨出部として、前記チップ素体の端部を導電ペーストに浸漬させた後、引き上げることにより、前記端部に導電ペーストを付着硬化させて端子電極を形成するとともに、その端子電極の下端面中央部に未硬化の付着導電ペーストを収斂硬化させてできたものを採用する（請求項２発明）。
【０００７】
【発明の実施の形態】
次に、図面を参照しながら、本発明の最も好ましい実施の形態について詳述すると、図１及び図２に示すように、本発明に係る複合電子部品１７もその基本構造は従来技術と同様に、積層セラミックコンデンサ１１と、それらを複数個接合した複合体１４と、帯状金属フレーム１５とから構成されている。
【０００８】
前記積層コンデンサ１１は周知の構造をなしており、内部電極としてのパラジウムを焼付けた複数枚のセラミック誘電体シートを積層するとともに両端部に交互に前記内部電極が露出するように直方形に切断しチップ素子し、次いでそのチップ素子の両端部に端子電極１２を設けることにより前記端子電極１２と前記内部電極とが通電可能になっている。
【０００９】
そして前記積層コンデンサ１１を複数個、例えば３個積み重ねて、それらが接着剤１３により接合された複合体１４になっており、その複合体１４の両端部に積層コンデンサ１１の各端子電極１２が実質上接触するように引き揃えられている。
【００１０】
また、前記複合体１４において前記端子電極１２には下方に脚状に延びる一対の帯状金属フレーム１５が半田付けされており、前記端子電極１２と帯状金属フレーム１５の基端部５ａとの間に半田１６が固着している。そして前記帯状金属フレーム１５の先端部（下端部）１５ｂは、複合体１４の裏面１４ａから所定距離離れた部位で複合体１４の内方に向かって曲げ形成されて足部２０になり、電子基板（図示なし）に対して半田付けされるようになっている。さらに前記帯状金属フレーム１５の基端部１５ａ寄りの中央部には１個の切欠き１８ａが設けられており、その切欠き１８ａ内に前記半田１６が侵入して、第一公知技術に比較して半田１６と帯状金属フレーム１５との接触面積が増大するようになっている。
【００１１】
以上説明した構成要件は実質上第一公知技術のそれと同一であるが、本発明に係る複合電子部品１７においては、前記帯状金属フレーム１５の先端部（下端部）１５ｂは三つに裂かれて引裂き片２０ａ、２０ｂ、２０ｃになっているとともに、中央部の引裂き片２０ｂが複合体１４の裏面１４ａを支承可能に曲げ加工されており、さらに他の引裂き片２０ａ、２０ｃが外方に若干曲げ加工されて電子基板に着地する足部２０になっている。従って、前記足部２０を電子基板に半田付けすると、引裂き片２０ａ、２０ｃに伝わって上昇する熱が放熱され易くなっている。
【００１２】
さらに本発明において前記端子電極１２の端面中央部には、横方向に膨出する膨出部１９が形成されており、その膨出部１９が前記切欠き１８ａの中を臨むように突出している。ここで「膨出部１９が切欠き１８ａの中を臨む」とは、図３に示すように、前記膨出部１９の先端の形成位置が帯状金属フレームにおいて切欠き１８の形成位置と実質上一致するとともに前記先端と切欠き１８との間に半田１６が存在するという意味である。最も好ましい態様として前記先端が切欠き１８の中にまで進入する態様がある。
【００１３】
本発明においてこのような膨出部１８は、図６、図７及び図８に示す方法により形成される。すなわち、図６に示すように、積層セラミックコンデンサの製造工程において設置されている導電性ペースト２１の収容トレイ２２に対して、セラミック誘電体のチップの一端部に内部電極が交互に露出したチップ素子２３を複数個把持手段２４に同時に把持させて（端子電極を形成する初期工程）、それらを上方から降下させて、図７に示すように前記チップ素子２３の下端部を僅かに導電性ペースト２１の中にまず浸没させる（同じく中期工程）。次いで、図８に示すように、前記把持手段２４を上昇させる（後期工程）。すると、図９に示すように、チップ素子２３の下端部に導電性ペースト２１が付着するのでこれらを乾燥させれば前記導電性ペースト２１が端子電極１２になる。
【００１４】
前記チップ素子２３の端部に端子電極１２を形成させる方法は従来技術と同じであるが、本発明においては導電ペーストのレオロジー的特性が所定の状態下にあるときに導電性ペーストを端子電極の端面中央部に収斂硬化させる。すなわち、チップ素子２３の下端面に付着する導電性ペーストが前記下端面の中央部において僅かに垂れ下がっているとき導電性ペースト２１を硬化させる。これは、導電性ペーストを構成している導電物質の物理化学特性及びその物質の流動化媒体の物理的性質等を特定の範囲に組み合わせたり、トレイ２２から把持手段２４を引き上げる速度や雰囲気温度等を調節したりすることにより、前記チップ素子２３の端面中央に特定形状の膨出部１９を形成させることが可能である。勿論、チップ素子２３に一旦付着した導電性ペーストを特定の成形型に入れることによって前記膨出部１９を端子電極１２の端面中央部に形成させることも可能である。以上のようにチップ素子２３の一端部の端子電極１２を形成したら同様の操作によりチップ素子２３の他端部にも端子電極１２を形成すれば、本は発明に係る積層セラミックコンデンサ１１が得られる。
【００１５】
以上のような構造を有する複合電子部品１７において前記帯状金属フレーム１５の切欠き１８ａには半田１６が侵入・硬化して接触面積が増大するので、両者の密着性が向上する。その結果、半田１６が熱歪みを受けても帯状金属フレーム１５と半田１６との密着性がほとんど損なわれない。
【００１６】
他方、前記半田１６とそれに接合している端子電極１２との間においては端子電極１２の端面中央部に形成されている膨出部１９が前記半田１６の中に食い込んで半田１６との接触面積を増大させるとともに、同じく膨出部１９が帯状金属フレーム１５の切欠き１８ａに臨む位置まで突出し、半田１６を確実に前記切欠き１８ａに係止可能にする。その結果、従来技術に比較して端子電極１２と半田１６との密着性をより向上させる。また、前記膨出部１９の膨らみ形状に若干のばらつきがあってもその膨出部１９の先には帯状金属フレーム１５の切欠き１８ａが存在するので、切欠き１８ａが前記ばらつきを吸収する。従って、端子電極１２と帯状金属フレーム１５との間の所定の空間を半田１６で埋めて両者の接合を確実に保持するとともに、前記複合電子部品１７の両端部に接合される一対の帯状金属フレーム１５間の間隔も確実に一定に維持することが可能になる。
【００１７】
本発明は、その根本的技術思想を踏襲し発明の効果を著しく損なわない限度において、前記形態の一部分を、例えば、次のように変更して実施することができる。すなわち、図４に示すように、前記した帯状金属フレーム１５の切欠き１８ａの代わりに端子電極１２において膨出部１９が形成されている位置と対応する位置に所定の大きさの透孔１８ｂを形成することもできるし、図５に示すように、前記透孔１８ｂを連続させた長穴１８ｂにすることもできる。
【００１８】
【発明の効果】
以上詳述したように本発明は、両端に端子電極を有する電子部品を複数個積み重ねて接合するとともに、前記端子電極とそれらの電子部品から脚状に延びる帯状金属フレームとを半田付けしてなる構造の複合電子部品組付体において、半田と端子電極との密着性をより向上させることにより端子電極と帯状金属フレームとの密着性をより向上させることができるという優れた効果を発揮する。
【図面の簡単な説明】
【図１】本発明に係る複合電子部品の部分斜視図である。
【図２】同電子部品を部分的に破断して示す側面図である。
【図３】図３のＩＩＩ部分を拡大して示す部分側断面図である。
【図４】本発明に係る複合電子部品の他の形態を示す斜視図である。
【図５】さらに同様に他の態様を示す部分斜視図である。
【図６】本発明に係る積層セラミックコンデンサの端子電極を形成する初期工程を示す工程図である。
【図７】同様に中期工程を示す工程図である。
【図８】同じく後期工程を示す工程図である。
【図９】前記端子電極の端面を示す部分斜視図である。
【図１０】従来技術に係る複合電子部品の部分斜視図である。
【図１１】該複合電子部品の要部を示す部分側断面図である。
【図１２】さらに他の態様に係る従来技術を示す部分破断斜視図である。
【符号の説明】
１：積層セラミックコンデンサ
２：端子電極
３：接着剤
４：複合体
５：帯状金属フレーム
５ａ：基端部
５ｂ：先端部（下端部）
６：半田
７：複合電子部品
８：切欠き
１１：積層セラミックコンデンサ
１２：端子電極
１３：接着剤
１４：複合体
１５：帯状金属フレーム
１５ａ：基端部
１５ｂ：先端部（下端部）
１６：半田
１７：複合電子部品
１８ａ：切欠き
１８ｂ：透孔
１９：膨出部
２０：足部
２０ａ：引裂き片
２０ｂ：引裂き片
２０ｃ：引裂き片
２１：導電性ペースト
２２：トレイ
２３：チップ素子
２４：把持手段。
【発明の属する技術分野】
本発明は、複合電子部品、さらに詳しくは複数個の積層セラミックコンデンサを上下に積み重ねて両端部に引き揃えられた端子電極に対して一対の帯状金属フレームを半田付けして下方に脚状に延ばしてなる複合電子部品に関するものである。
【０００２】
【従来の技術】
【特許文献１】特許第２９００５９６号明細書
従来、静電容量の大きな電子部品を得るために、図１０に示すように、積層セラミックコンデンサ１を複数個積み重ねて、それらの端子電極２が両端側に揃うようにして接着剤３により接合した複合体４にするとともに、その複合体４に帯状金属フレーム５の基端部５ａを半田６により接合して先端部５ｂを下方に脚状に延出し、前記帯状金属フレーム５の先端部（下端部）５ｂを電子基板（図示なし）上に半田付けできるようにした構造の複合電子部品７は、特許第２００５９６号明細書で公知である。この公知技術（第一従来技術）によると、前記複合電子部品７を電子基板上に半田付けする過程で前記帯状金属フレーム５の下端部５ｂが加熱されるので、前記帯状金属フレーム５の基端部５ａに接合している半田６（図１１参照）が熱膨張したりその後に熱収縮したりする。すなわち、半田６は熱歪みを受ける。その結果、前記帯状金属フレーム５と半田６との接合性が損なわれ、ひいては帯状金属フレーム５と端子電極２との密着性が低下するという問題がある。
【０００３】
そこで、前記第一従来技術にさらに、図１２に示すように、前記帯状金属フレーム５に切欠き８又は透孔（図示なし）を付与することにより、前記帯状金属フレーム５と半田６との接触面積の増大させ、ひいては熱歪みを前記切欠き８に吸収させるようにする試みがなされている（第二従来技術）。
【０００４】
【発明が解決しようとする課題】
しかしながら前記第二従来技術において、半田６と端子電極４との密着性はなお不十分である。とういうのは、帯状金属フレーム５と半田６との密着性はある程度改善されるものの、半田６と端子電極２との密着性は依然として改善されないのである。そこで本発明者は半田と端子電極との密着性を向上させる目的で第二従来技術を種々検討したところ、端子電極の表面形状を特定の形状にして端子電極が半田と接触する接触面積をより増大させればよいという事実を見出し、本発明を完成した。従って、本発明の課題は、両端に端子電極を有する電子部品を複数個積み重ねて接合するとともに、前記端子電極とそれらの電子部品から脚状に延びる帯状金属フレームとを半田付けしてなる構造の複合電子部品組付体において、半田と端子電極との密着性を向上させることにより端子電極と帯状金属フレームとの密着性をより向上させることにある。
【０００５】
【発明が解決しようとする課題】
本請求項１発明は、前記の課題を解決するために、セラミック製のチップ素体の両端に端子電極を形成させてなるセラミック電子部品を複数個積み重ねて接合してなる複合体にするとともに、その複合体に下方に向かって脚状に延びる一対の帯状金属フレームを半田付けしてなる複合電子部品において、前記端子電極の端面中央部を横方向に膨出させるとともに、得られた膨出部を前記帯状金属フレームの中腹に１個又は複数個設けた透孔又は切欠きの中に臨ませるという手段を採用する。
【０００６】
すると、前記膨出部の膨らみの程度に応じて端子電極と半田との接触面積が増大するとともに、半田が熱歪みを起こしても前記膨出部により半田が端子電極の端面方向にずれるのが抑制され、その結果端子電極と半田との剥離が抑制される。なお、この発明において好ましい膨出部として、前記チップ素体の端部を導電ペーストに浸漬させた後、引き上げることにより、前記端部に導電ペーストを付着硬化させて端子電極を形成するとともに、その端子電極の下端面中央部に未硬化の付着導電ペーストを収斂硬化させてできたものを採用する（請求項２発明）。
【０００７】
【発明の実施の形態】
次に、図面を参照しながら、本発明の最も好ましい実施の形態について詳述すると、図１及び図２に示すように、本発明に係る複合電子部品１７もその基本構造は従来技術と同様に、積層セラミックコンデンサ１１と、それらを複数個接合した複合体１４と、帯状金属フレーム１５とから構成されている。
【０００８】
前記積層コンデンサ１１は周知の構造をなしており、内部電極としてのパラジウムを焼付けた複数枚のセラミック誘電体シートを積層するとともに両端部に交互に前記内部電極が露出するように直方形に切断しチップ素子し、次いでそのチップ素子の両端部に端子電極１２を設けることにより前記端子電極１２と前記内部電極とが通電可能になっている。
【０００９】
そして前記積層コンデンサ１１を複数個、例えば３個積み重ねて、それらが接着剤１３により接合された複合体１４になっており、その複合体１４の両端部に積層コンデンサ１１の各端子電極１２が実質上接触するように引き揃えられている。
【００１０】
また、前記複合体１４において前記端子電極１２には下方に脚状に延びる一対の帯状金属フレーム１５が半田付けされており、前記端子電極１２と帯状金属フレーム１５の基端部５ａとの間に半田１６が固着している。そして前記帯状金属フレーム１５の先端部（下端部）１５ｂは、複合体１４の裏面１４ａから所定距離離れた部位で複合体１４の内方に向かって曲げ形成されて足部２０になり、電子基板（図示なし）に対して半田付けされるようになっている。さらに前記帯状金属フレーム１５の基端部１５ａ寄りの中央部には１個の切欠き１８ａが設けられており、その切欠き１８ａ内に前記半田１６が侵入して、第一公知技術に比較して半田１６と帯状金属フレーム１５との接触面積が増大するようになっている。
【００１１】
以上説明した構成要件は実質上第一公知技術のそれと同一であるが、本発明に係る複合電子部品１７においては、前記帯状金属フレーム１５の先端部（下端部）１５ｂは三つに裂かれて引裂き片２０ａ、２０ｂ、２０ｃになっているとともに、中央部の引裂き片２０ｂが複合体１４の裏面１４ａを支承可能に曲げ加工されており、さらに他の引裂き片２０ａ、２０ｃが外方に若干曲げ加工されて電子基板に着地する足部２０になっている。従って、前記足部２０を電子基板に半田付けすると、引裂き片２０ａ、２０ｃに伝わって上昇する熱が放熱され易くなっている。
【００１２】
さらに本発明において前記端子電極１２の端面中央部には、横方向に膨出する膨出部１９が形成されており、その膨出部１９が前記切欠き１８ａの中を臨むように突出している。ここで「膨出部１９が切欠き１８ａの中を臨む」とは、図３に示すように、前記膨出部１９の先端の形成位置が帯状金属フレームにおいて切欠き１８の形成位置と実質上一致するとともに前記先端と切欠き１８との間に半田１６が存在するという意味である。最も好ましい態様として前記先端が切欠き１８の中にまで進入する態様がある。
【００１３】
本発明においてこのような膨出部１８は、図６、図７及び図８に示す方法により形成される。すなわち、図６に示すように、積層セラミックコンデンサの製造工程において設置されている導電性ペースト２１の収容トレイ２２に対して、セラミック誘電体のチップの一端部に内部電極が交互に露出したチップ素子２３を複数個把持手段２４に同時に把持させて（端子電極を形成する初期工程）、それらを上方から降下させて、図７に示すように前記チップ素子２３の下端部を僅かに導電性ペースト２１の中にまず浸没させる（同じく中期工程）。次いで、図８に示すように、前記把持手段２４を上昇させる（後期工程）。すると、図９に示すように、チップ素子２３の下端部に導電性ペースト２１が付着するのでこれらを乾燥させれば前記導電性ペースト２１が端子電極１２になる。
【００１４】
前記チップ素子２３の端部に端子電極１２を形成させる方法は従来技術と同じであるが、本発明においては導電ペーストのレオロジー的特性が所定の状態下にあるときに導電性ペーストを端子電極の端面中央部に収斂硬化させる。すなわち、チップ素子２３の下端面に付着する導電性ペーストが前記下端面の中央部において僅かに垂れ下がっているとき導電性ペースト２１を硬化させる。これは、導電性ペーストを構成している導電物質の物理化学特性及びその物質の流動化媒体の物理的性質等を特定の範囲に組み合わせたり、トレイ２２から把持手段２４を引き上げる速度や雰囲気温度等を調節したりすることにより、前記チップ素子２３の端面中央に特定形状の膨出部１９を形成させることが可能である。勿論、チップ素子２３に一旦付着した導電性ペーストを特定の成形型に入れることによって前記膨出部１９を端子電極１２の端面中央部に形成させることも可能である。以上のようにチップ素子２３の一端部の端子電極１２を形成したら同様の操作によりチップ素子２３の他端部にも端子電極１２を形成すれば、本は発明に係る積層セラミックコンデンサ１１が得られる。
【００１５】
以上のような構造を有する複合電子部品１７において前記帯状金属フレーム１５の切欠き１８ａには半田１６が侵入・硬化して接触面積が増大するので、両者の密着性が向上する。その結果、半田１６が熱歪みを受けても帯状金属フレーム１５と半田１６との密着性がほとんど損なわれない。
【００１６】
他方、前記半田１６とそれに接合している端子電極１２との間においては端子電極１２の端面中央部に形成されている膨出部１９が前記半田１６の中に食い込んで半田１６との接触面積を増大させるとともに、同じく膨出部１９が帯状金属フレーム１５の切欠き１８ａに臨む位置まで突出し、半田１６を確実に前記切欠き１８ａに係止可能にする。その結果、従来技術に比較して端子電極１２と半田１６との密着性をより向上させる。また、前記膨出部１９の膨らみ形状に若干のばらつきがあってもその膨出部１９の先には帯状金属フレーム１５の切欠き１８ａが存在するので、切欠き１８ａが前記ばらつきを吸収する。従って、端子電極１２と帯状金属フレーム１５との間の所定の空間を半田１６で埋めて両者の接合を確実に保持するとともに、前記複合電子部品１７の両端部に接合される一対の帯状金属フレーム１５間の間隔も確実に一定に維持することが可能になる。
【００１７】
本発明は、その根本的技術思想を踏襲し発明の効果を著しく損なわない限度において、前記形態の一部分を、例えば、次のように変更して実施することができる。すなわち、図４に示すように、前記した帯状金属フレーム１５の切欠き１８ａの代わりに端子電極１２において膨出部１９が形成されている位置と対応する位置に所定の大きさの透孔１８ｂを形成することもできるし、図５に示すように、前記透孔１８ｂを連続させた長穴１８ｂにすることもできる。
【００１８】
【発明の効果】
以上詳述したように本発明は、両端に端子電極を有する電子部品を複数個積み重ねて接合するとともに、前記端子電極とそれらの電子部品から脚状に延びる帯状金属フレームとを半田付けしてなる構造の複合電子部品組付体において、半田と端子電極との密着性をより向上させることにより端子電極と帯状金属フレームとの密着性をより向上させることができるという優れた効果を発揮する。
【図面の簡単な説明】
【図１】本発明に係る複合電子部品の部分斜視図である。
【図２】同電子部品を部分的に破断して示す側面図である。
【図３】図３のＩＩＩ部分を拡大して示す部分側断面図である。
【図４】本発明に係る複合電子部品の他の形態を示す斜視図である。
【図５】さらに同様に他の態様を示す部分斜視図である。
【図６】本発明に係る積層セラミックコンデンサの端子電極を形成する初期工程を示す工程図である。
【図７】同様に中期工程を示す工程図である。
【図８】同じく後期工程を示す工程図である。
【図９】前記端子電極の端面を示す部分斜視図である。
【図１０】従来技術に係る複合電子部品の部分斜視図である。
【図１１】該複合電子部品の要部を示す部分側断面図である。
【図１２】さらに他の態様に係る従来技術を示す部分破断斜視図である。
【符号の説明】
１：積層セラミックコンデンサ
２：端子電極
３：接着剤
４：複合体
５：帯状金属フレーム
５ａ：基端部
５ｂ：先端部（下端部）
６：半田
７：複合電子部品
８：切欠き
１１：積層セラミックコンデンサ
１２：端子電極
１３：接着剤
１４：複合体
１５：帯状金属フレーム
１５ａ：基端部
１５ｂ：先端部（下端部）
１６：半田
１７：複合電子部品
１８ａ：切欠き
１８ｂ：透孔
１９：膨出部
２０：足部
２０ａ：引裂き片
２０ｂ：引裂き片
２０ｃ：引裂き片
２１：導電性ペースト
２２：トレイ
２３：チップ素子
２４：把持手段。
Claims (2)
- セラミック製のチップ素体（２３）の両端に端子電極（１２）を形成させてなるセラミック電子部品（１１）を複数個積み重ねて接合してなる複合体（１４）にするとともに、その複合体に下方に向かって脚状に延びる一対の帯状金属フレーム（１５）を半田付けしてなる複合電子部品（１７）において、前記端子電極の端面中央部を横方向に膨出させるとともに、得られた膨出部（１９）を前記帯状金属フレームの中腹に１個又は複数個設けた透孔（１８ａ、１８ｃ）又は切欠き（１８ｂ）の中に臨ませたことを特徴とする複合電子部品。
- 前記膨出部（１９）は、前記チップ素体（２３）の端部を導電ペースト（２１）に浸漬させた後、引き上げることにより、前記端部に導電ペーストを付着硬化させて端子電極（１２）を形成するとともに、その端子電極の下端面中央部に未硬化の付着導電ペーストを収斂硬化させてできたものである請求項１記載の複合電子部品。
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