JP2004158792A - 半導体回路装置及び半導体回路装置の検査装置 - Google Patents
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Abstract
【解決手段】IC21を、複数の外部信号端子22に対し、テスト用レベル設定部25においてプルアップ抵抗をFETを介して接続し、FETのオンオフを、テスト制御部26を介して外部より制御可能に構成する。そして、検査装置23を、IC21の外部信号端子22について、テスト制御部26に駆動対象となる外部信号端子22の選択信号を与えることでFETのオンオフを制御し、それらの端子22の間における内部信号伝送路の干渉状態を検査する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、外部回路と電気的接続を行うための複数の外部信号端子について、それらの端子間の干渉状態を外部より検査する場合に対応して構成される半導体回路装置、及びその半導体回路装置の外部信号端子について検査を行う検査装置に関する。
【0002】
【従来の技術】
図5は、ICの外部信号端子について検査を行う検査装置の従来構成例を示すものである。IC1は、検査装置2の検査ボード3上にセットされた状態で検査が行われる。IC1が有する複数の外部信号端子4には、検査装置2のレベル設定部5,ドライバ部6及びレベルモニタ部7が夫々接続されるようになっており、これらは、マイクロコンピュータで構成される制御部8によって制御される。
【0003】
レベル設定部5は、検査対象の外部信号端子4をプルアップしてそれらをハイレベルに設定するように構成されており、ドライバ部6は、入力端子として選択することで検査対象外となる外部信号端子4をロウレベルにドライブするためのバッファを備えている。そして、レベルモニタ部7は、制御部8が検査対象の外部信号端子4のレベルをモニタするためのマルチプレクサである。
【0004】
また、図6は、制御部8によって行なわれるIC1の検査処理の内容を示すフローチャートである。先ず、制御部8は、アドレスバス並びにデータバスを介してIC1内部の制御レジスタにコマンドを設定し、IC1をテストモードにする(ステップS0)。それから、IC1が有する複数の外部信号端子4の内、入力端子に設定してドライバ部6によりドライブする駆動対象を選択すると(ステップS1)、それ以外の外部信号端子4を出力端子に設定し、レベル設定部5においてプルアップしておきロウレベルを出力させる(ステップS2)。
【0005】
それから、制御部8は、駆動対象とした外部信号端子4をドライバ部6によってハイレベルにドライブすると(ステップS3)、ステップS2でプルアップした外部信号端子4のレベルを、レベルモニタ部7を介してモニタする(ステップS4)。モニタ対象である外部信号端子4のレベルが、設定したとおりにロウレベルになっていれば正常であるから(ステップS5,「NO」)、ステップS6に移行する。そして、全ての外部信号端子4をステップS1で選択したか否かを判断し、未選択の端子4がある場合は(「NO」)ステップS1に戻って次の端子4を選択する。
【0006】
一方、ステップS5において、ロウレベルに設定したにもかかわらず、レベルがロウにならない端子4がある場合は(「YES」)異常である。即ち、IC1の設計上では、ロウレベルに設定した端子4は当然ロウレベルになるはずだが、製造プロセス上のばらつきなどにより、IC1の内部においてステップS2で駆動対象とした端子4の信号配線とその他の端子4の信号配線とが設計値以上に接近するなどした場合は、ハイレベルにドライブされている信号配線の干渉を受けてその他の端子4がハイレベル、若しくはハイ,ロウの中間レベル(不定)になる場合がある。そして、中間レベルの端子4もプルアップ抵抗によってハイレベルとなる。従って、その場合はステップS7に移行して異常検出処理(異常が検出されたことをユーザに報知する)を行なった後ステップS6に移行する。
【0007】
【発明が解決しようとする課題】
ここで、図7には、レベル設定部5の電気的構成を示す。レベル設定部5は、リレー9を介してプルアップ抵抗10を各外部信号端子4に接続する構成であり、制御部8は、各リレー9の開閉を制御するようになっている。このように、従来の検査装置では、各外部信号端子4に対応してリレー9を配置する必要があるため、検査ボード3のサイズが大きくなってしまうという問題があった。また、全ての端子4を選択して検査を完了するまでにリレー9の開閉を切替える必要があり、トータルでの検査時間が非常に長くなるという問題があった。これらの問題は、IC1が有する外部信号端子4の数が増えるほど顕著となる。
【0008】
本発明は上記事情に鑑みてなされたものであり、その目的は、検査装置が大型化することを回避できると共に、検査に要する時間を大幅に短縮することができる半導体回路装置、及びその半導体回路装置の外部信号端子について検査を行う検査装置を提供することにある。
【0009】
【課題を解決するための手段】
請求項1記載の半導体回路装置によれば、複数の外部信号端子に、それらがドライブされていない状態で信号レベルを確定するための抵抗素子を内部で電気的に断続可能に構成して、それらの断続を外部より制御可能に構成する。そして、請求項2記載の半導体回路装置の検査装置によれば、請求項1記載の半導体回路装置の外部信号端子につき、抵抗素子の断続を制御してそれらの端子間における内部信号伝送路の干渉状態を検査する。
【0010】
従って、検査装置は、検査対象となる外部信号端子のレベルを設定するために抵抗やリレーなどを備える必要がなくなるので、外形がより小型になるように構成することができる。そして、半導体回路装置の内部において、抵抗素子を外部信号端子に断続するために半導体スイッチング素子を用いれば、そのスイッチング速度はリレーの開閉速度に比較して極めて高速になるので、検査に要する時間をトータルで大幅に短縮することができる。
【0011】
【発明の実施の形態】
(第1実施例)
以下、本発明の第1実施例について図1乃至図3を参照して説明する。尚、図5と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。図1は、IC(半導体回路装置)21と、IC21の外部信号端子22について検査を行う検査装置23とを示すものである。検査装置23は、検査装置2におけるレベル設定部5が削除されており、制御部8に代わる検査制御部24の制御信号線はIC21に接続されている。そして、これらの構成要素は検査ボード20に搭載されている。
【0012】
一方、IC21は、内部にテスト用レベル設定部25と、そのレベル設定部25を制御するテスト制御部26とを備えている。
図2には、テスト用レベル設定部25の電気的構成を示す。テスト用レベル設定部25は、複数のプルアップ抵抗(抵抗素子)27と、それらのプルアップ抵抗27を各外部信号端子22に対して電気的に断続するための複数のFET(半導体スイッチング素子)28とで構成されている。そして、FET28のオンオフは、テスト制御部26によって制御される。
【0013】
テスト制御部26は、ロジック回路で構成されており、IC21がテストモードに設定された場合に有効となる。そして、例えば、検査装置23の検査制御部24が図示しない制御レジスタを介して駆動対象となる外部信号端子22を選択すると、テスト制御部26は、その他の外部信号端子22に接続されているFET28をオンさせてそれらの外部信号端子22を抵抗27によりプルアップしてハイレベルに設定するようになっている。その他の構成は図5に示すものと同様である。
【0014】
次に、本実施例の作用について図3も参照して説明する。図3は、検査装置23の検査制御部24によって行なわれるIC21の検査処理の内容を示すフローチャートである。先ず、検査制御部24は、IC21を、IC1と同様にしてテストモードに設定する(ステップS0)。すると、IC21の内部では、テスト制御部26の機能が有効となる。
【0015】
次に、検査制御部24はステップS1を実行する。この時、ドライバ部6には駆動対象となる外部信号端子22を選択するための信号が出力される。また、検査制御部24は、IC21の制御レジスタに対しても前記外部信号端子22を選択するための設定を行う。すると、そのレジスタ設定はテスト制御部26に作用し、テスト制御部26は、それ以外の外部信号端子22に接続されているFET28をオンさせてそれらの外部信号端子22を抵抗27によりプルアップさせると共に、それらの端子22をロウにドライブする。
以降のステップS3〜S6は、図7と同様に実行し、全ての外部信号端子を選択し終えると(ステップS6,「YES」)処理を終了する。
【0016】
以上のように本実施例によれば、IC21を、その内部において、複数の外部信号端子22に対してプルアップ抵抗27をFET28を介して接続し、FET28のオンオフを、テスト制御部26を介して外部より制御可能に構成した。
【0017】
そして、検査装置23は、IC21にコマンド設定を行うことで、駆動対象となる外部信号端子22をテスト制御部26に選択させてFET28のオンオフを制御し、それらの端子22の間における内部信号伝送路の干渉状態を検査するようにした。
【0018】
従って、検査装置23は、検査対象となる外部信号端子22のレベルを設定するために抵抗10やリレー9などを備える必要がなくなるので、検査ボード20を含む外形がより小型になるように構成することができる。そして、IC21内部におけるFET28のスイッチング速度は(例えば数n秒)、リレー9の開閉速度(例えば、数m秒)に比較して極めて高速になるので、検査に要する時間をトータルで大幅に短縮することができる。
【0019】
(第2実施例)
図4は、本発明の第2実施例を示すものであり、図2相当図である。第2実施例のIC(半導体回路装置)29は、第1実施例のプルアップ抵抗27に代えて、プルダウン抵抗(抵抗素子)30を配置したものである。IC29が斯様に構成されている場合、検査装置が駆動対象として選択した外部信号端子22は、ロウレベルにドライブすれば良い。
以上のように構成された第2実施例によっても第1実施例と同様の効果を得ることができる。
【0020】
本発明は上記しかつ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
レベルモニタ部7は、検査制御部24の内部に構成しても良い。
半導体回路装置側に、テストモードに設定するための外部端子を設けて、検査装置がその端子をアクティブにすることで半導体回路装置をテストモードに設定しても良い。また、駆動対象端子の選択も、半導体回路装置に外部端子を設けて設定しても良い。
本発明の半導体回路装置は、検査装置を用いずとも外部信号端子の検査を行うことができる。例えば、半導体回路装置の外部においてディップスイッチを接続し、そのディップスイッチの切替えにより検査対象端子をプルアップし、駆動対象として選択した端子をロウにドライブするようにしても良い。斯様に検査を行う場合でも、リレー9などを外部に設ける必要がないので、検査用ボードの面積を小さくすることができる。
【図面の簡単な説明】
【図1】本発明の第1実施例であり、ICと、ICの外部信号端子について検査を行う検査装置とを示す図
【図2】検査装置におけるレベル設定部の電気的構成を示す図
【図3】検査装置の検査制御部によって行なわれるICの検査処理の内容を示すフローチャート
【図4】本発明の第2実施例を示す図2相当図
【図5】従来技術を示す図1相当図
【図6】図3相当図
【図7】図2相当図
【符号の説明】
21はIC(半導体回路装置)、22は外部信号端子、23は検査装置、27はプルアップ抵抗(抵抗素子)、28はFET(半導体スイッチング素子)、29はIC(半導体回路装置)、30はプルダウン抵抗(抵抗素子)を示す。
Claims (2)
- 外部回路と電気的接続を行うための複数の外部信号端子について、それらの端子間における内部信号伝送路の干渉状態を外部より検査する場合に、それらがドライブされていない状態における信号レベルを確定するための抵抗素子を内部で電気的に断続可能に構成すると共に、
前記抵抗素子の断続を、外部より制御可能に構成したことを特徴とする半導体回路装置。 - 請求項1記載の半導体回路装置の外部信号端子について、前記抵抗素子の断続を制御し、それらの端子間における内部信号伝送路の干渉状態を検査することを特徴とする半導体回路装置の検査装置。
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