JP2004158792A - 半導体回路装置及び半導体回路装置の検査装置 - Google Patents

Abstract

【課題】検査装置の大型化を回避でき、検査時間を短縮できる。
【解決手段】ＩＣ２１を、複数の外部信号端子２２に対し、テスト用レベル設定部２５においてプルアップ抵抗をＦＥＴを介して接続し、ＦＥＴのオンオフを、テスト制御部２６を介して外部より制御可能に構成する。そして、検査装置２３を、ＩＣ２１の外部信号端子２２について、テスト制御部２６に駆動対象となる外部信号端子２２の選択信号を与えることでＦＥＴのオンオフを制御し、それらの端子２２の間における内部信号伝送路の干渉状態を検査する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、外部回路と電気的接続を行うための複数の外部信号端子について、それらの端子間の干渉状態を外部より検査する場合に対応して構成される半導体回路装置、及びその半導体回路装置の外部信号端子について検査を行う検査装置に関する。
【０００２】
【従来の技術】
図５は、ＩＣの外部信号端子について検査を行う検査装置の従来構成例を示すものである。ＩＣ１は、検査装置２の検査ボード３上にセットされた状態で検査が行われる。ＩＣ１が有する複数の外部信号端子４には、検査装置２のレベル設定部５，ドライバ部６及びレベルモニタ部７が夫々接続されるようになっており、これらは、マイクロコンピュータで構成される制御部８によって制御される。
【０００３】
レベル設定部５は、検査対象の外部信号端子４をプルアップしてそれらをハイレベルに設定するように構成されており、ドライバ部６は、入力端子として選択することで検査対象外となる外部信号端子４をロウレベルにドライブするためのバッファを備えている。そして、レベルモニタ部７は、制御部８が検査対象の外部信号端子４のレベルをモニタするためのマルチプレクサである。
【０００４】
また、図６は、制御部８によって行なわれるＩＣ１の検査処理の内容を示すフローチャートである。先ず、制御部８は、アドレスバス並びにデータバスを介してＩＣ１内部の制御レジスタにコマンドを設定し、ＩＣ１をテストモードにする（ステップＳ０）。それから、ＩＣ１が有する複数の外部信号端子４の内、入力端子に設定してドライバ部６によりドライブする駆動対象を選択すると（ステップＳ１）、それ以外の外部信号端子４を出力端子に設定し、レベル設定部５においてプルアップしておきロウレベルを出力させる（ステップＳ２）。
【０００５】
それから、制御部８は、駆動対象とした外部信号端子４をドライバ部６によってハイレベルにドライブすると（ステップＳ３）、ステップＳ２でプルアップした外部信号端子４のレベルを、レベルモニタ部７を介してモニタする（ステップＳ４）。モニタ対象である外部信号端子４のレベルが、設定したとおりにロウレベルになっていれば正常であるから（ステップＳ５，「ＮＯ」）、ステップＳ６に移行する。そして、全ての外部信号端子４をステップＳ１で選択したか否かを判断し、未選択の端子４がある場合は（「ＮＯ」）ステップＳ１に戻って次の端子４を選択する。
【０００６】
一方、ステップＳ５において、ロウレベルに設定したにもかかわらず、レベルがロウにならない端子４がある場合は（「ＹＥＳ」）異常である。即ち、ＩＣ１の設計上では、ロウレベルに設定した端子４は当然ロウレベルになるはずだが、製造プロセス上のばらつきなどにより、ＩＣ１の内部においてステップＳ２で駆動対象とした端子４の信号配線とその他の端子４の信号配線とが設計値以上に接近するなどした場合は、ハイレベルにドライブされている信号配線の干渉を受けてその他の端子４がハイレベル、若しくはハイ，ロウの中間レベル（不定）になる場合がある。そして、中間レベルの端子４もプルアップ抵抗によってハイレベルとなる。従って、その場合はステップＳ７に移行して異常検出処理（異常が検出されたことをユーザに報知する）を行なった後ステップＳ６に移行する。
【０００７】
【発明が解決しようとする課題】
ここで、図７には、レベル設定部５の電気的構成を示す。レベル設定部５は、リレー９を介してプルアップ抵抗１０を各外部信号端子４に接続する構成であり、制御部８は、各リレー９の開閉を制御するようになっている。このように、従来の検査装置では、各外部信号端子４に対応してリレー９を配置する必要があるため、検査ボード３のサイズが大きくなってしまうという問題があった。また、全ての端子４を選択して検査を完了するまでにリレー９の開閉を切替える必要があり、トータルでの検査時間が非常に長くなるという問題があった。これらの問題は、ＩＣ１が有する外部信号端子４の数が増えるほど顕著となる。
【０００８】
本発明は上記事情に鑑みてなされたものであり、その目的は、検査装置が大型化することを回避できると共に、検査に要する時間を大幅に短縮することができる半導体回路装置、及びその半導体回路装置の外部信号端子について検査を行う検査装置を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１記載の半導体回路装置によれば、複数の外部信号端子に、それらがドライブされていない状態で信号レベルを確定するための抵抗素子を内部で電気的に断続可能に構成して、それらの断続を外部より制御可能に構成する。そして、請求項２記載の半導体回路装置の検査装置によれば、請求項１記載の半導体回路装置の外部信号端子につき、抵抗素子の断続を制御してそれらの端子間における内部信号伝送路の干渉状態を検査する。
【００１０】
従って、検査装置は、検査対象となる外部信号端子のレベルを設定するために抵抗やリレーなどを備える必要がなくなるので、外形がより小型になるように構成することができる。そして、半導体回路装置の内部において、抵抗素子を外部信号端子に断続するために半導体スイッチング素子を用いれば、そのスイッチング速度はリレーの開閉速度に比較して極めて高速になるので、検査に要する時間をトータルで大幅に短縮することができる。
【００１１】
【発明の実施の形態】
（第１実施例）
以下、本発明の第１実施例について図１乃至図３を参照して説明する。尚、図５と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。図１は、ＩＣ（半導体回路装置）２１と、ＩＣ２１の外部信号端子２２について検査を行う検査装置２３とを示すものである。検査装置２３は、検査装置２におけるレベル設定部５が削除されており、制御部８に代わる検査制御部２４の制御信号線はＩＣ２１に接続されている。そして、これらの構成要素は検査ボード２０に搭載されている。
【００１２】
一方、ＩＣ２１は、内部にテスト用レベル設定部２５と、そのレベル設定部２５を制御するテスト制御部２６とを備えている。
図２には、テスト用レベル設定部２５の電気的構成を示す。テスト用レベル設定部２５は、複数のプルアップ抵抗（抵抗素子）２７と、それらのプルアップ抵抗２７を各外部信号端子２２に対して電気的に断続するための複数のＦＥＴ（半導体スイッチング素子）２８とで構成されている。そして、ＦＥＴ２８のオンオフは、テスト制御部２６によって制御される。
【００１３】
テスト制御部２６は、ロジック回路で構成されており、ＩＣ２１がテストモードに設定された場合に有効となる。そして、例えば、検査装置２３の検査制御部２４が図示しない制御レジスタを介して駆動対象となる外部信号端子２２を選択すると、テスト制御部２６は、その他の外部信号端子２２に接続されているＦＥＴ２８をオンさせてそれらの外部信号端子２２を抵抗２７によりプルアップしてハイレベルに設定するようになっている。その他の構成は図５に示すものと同様である。
【００１４】
次に、本実施例の作用について図３も参照して説明する。図３は、検査装置２３の検査制御部２４によって行なわれるＩＣ２１の検査処理の内容を示すフローチャートである。先ず、検査制御部２４は、ＩＣ２１を、ＩＣ１と同様にしてテストモードに設定する（ステップＳ０）。すると、ＩＣ２１の内部では、テスト制御部２６の機能が有効となる。
【００１５】
次に、検査制御部２４はステップＳ１を実行する。この時、ドライバ部６には駆動対象となる外部信号端子２２を選択するための信号が出力される。また、検査制御部２４は、ＩＣ２１の制御レジスタに対しても前記外部信号端子２２を選択するための設定を行う。すると、そのレジスタ設定はテスト制御部２６に作用し、テスト制御部２６は、それ以外の外部信号端子２２に接続されているＦＥＴ２８をオンさせてそれらの外部信号端子２２を抵抗２７によりプルアップさせると共に、それらの端子２２をロウにドライブする。
以降のステップＳ３〜Ｓ６は、図７と同様に実行し、全ての外部信号端子を選択し終えると（ステップＳ６，「ＹＥＳ」）処理を終了する。
【００１６】
以上のように本実施例によれば、ＩＣ２１を、その内部において、複数の外部信号端子２２に対してプルアップ抵抗２７をＦＥＴ２８を介して接続し、ＦＥＴ２８のオンオフを、テスト制御部２６を介して外部より制御可能に構成した。
【００１７】
そして、検査装置２３は、ＩＣ２１にコマンド設定を行うことで、駆動対象となる外部信号端子２２をテスト制御部２６に選択させてＦＥＴ２８のオンオフを制御し、それらの端子２２の間における内部信号伝送路の干渉状態を検査するようにした。
【００１８】
従って、検査装置２３は、検査対象となる外部信号端子２２のレベルを設定するために抵抗１０やリレー９などを備える必要がなくなるので、検査ボード２０を含む外形がより小型になるように構成することができる。そして、ＩＣ２１内部におけるＦＥＴ２８のスイッチング速度は（例えば数ｎ秒）、リレー９の開閉速度（例えば、数ｍ秒）に比較して極めて高速になるので、検査に要する時間をトータルで大幅に短縮することができる。
【００１９】
（第２実施例）
図４は、本発明の第２実施例を示すものであり、図２相当図である。第２実施例のＩＣ（半導体回路装置）２９は、第１実施例のプルアップ抵抗２７に代えて、プルダウン抵抗（抵抗素子）３０を配置したものである。ＩＣ２９が斯様に構成されている場合、検査装置が駆動対象として選択した外部信号端子２２は、ロウレベルにドライブすれば良い。
以上のように構成された第２実施例によっても第１実施例と同様の効果を得ることができる。
【００２０】
本発明は上記しかつ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
レベルモニタ部７は、検査制御部２４の内部に構成しても良い。
半導体回路装置側に、テストモードに設定するための外部端子を設けて、検査装置がその端子をアクティブにすることで半導体回路装置をテストモードに設定しても良い。また、駆動対象端子の選択も、半導体回路装置に外部端子を設けて設定しても良い。
本発明の半導体回路装置は、検査装置を用いずとも外部信号端子の検査を行うことができる。例えば、半導体回路装置の外部においてディップスイッチを接続し、そのディップスイッチの切替えにより検査対象端子をプルアップし、駆動対象として選択した端子をロウにドライブするようにしても良い。斯様に検査を行う場合でも、リレー９などを外部に設ける必要がないので、検査用ボードの面積を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例であり、ＩＣと、ＩＣの外部信号端子について検査を行う検査装置とを示す図
【図２】検査装置におけるレベル設定部の電気的構成を示す図
【図３】検査装置の検査制御部によって行なわれるＩＣの検査処理の内容を示すフローチャート
【図４】本発明の第２実施例を示す図２相当図
【図５】従来技術を示す図１相当図
【図６】図３相当図
【図７】図２相当図
【符号の説明】
２１はＩＣ（半導体回路装置）、２２は外部信号端子、２３は検査装置、２７はプルアップ抵抗（抵抗素子）、２８はＦＥＴ（半導体スイッチング素子）、２９はＩＣ（半導体回路装置）、３０はプルダウン抵抗（抵抗素子）を示す。

Claims (2)

1. 外部回路と電気的接続を行うための複数の外部信号端子について、それらの端子間における内部信号伝送路の干渉状態を外部より検査する場合に、それらがドライブされていない状態における信号レベルを確定するための抵抗素子を内部で電気的に断続可能に構成すると共に、
   前記抵抗素子の断続を、外部より制御可能に構成したことを特徴とする半導体回路装置。
2. 請求項１記載の半導体回路装置の外部信号端子について、前記抵抗素子の断続を制御し、それらの端子間における内部信号伝送路の干渉状態を検査することを特徴とする半導体回路装置の検査装置。

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