JP2004040092A - 半導体デバイスを形成する方法およびシステム - Google Patents
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Abstract
【課題】連続するパターニングステップ間の位置合わせを、製造工程において発生する可能性がある拡大あるいは収縮に関係なく、スタンピングツールが製造された精度によって決定すること。
【解決手段】本発明は、半導体素子を形成するための方法を含む。その方法は、基板を用意することと、基板上に第１の材料層を堆積することと、基板上に３次元（３Ｄ）レジスト構造を形成することとを含み、その３Ｄレジスト構造は、その構造全体にわたって複数の垂直方向に異なる高さを含む。
【選択図】図５
【解決手段】本発明は、半導体素子を形成するための方法を含む。その方法は、基板を用意することと、基板上に第１の材料層を堆積することと、基板上に３次元（３Ｄ）レジスト構造を形成することとを含み、その３Ｄレジスト構造は、その構造全体にわたって複数の垂直方向に異なる高さを含む。
【選択図】図５
Description
【０００１】
【発明の属する技術分野】
本発明は包括的に半導体デバイスの分野に関し、より詳細には半導体デバイスを形成するための方法およびシステムに関する。
【０００２】
【従来の技術】
現在、既存の構造を小型化するとともに、より小型の構造を製造する傾向が強くなっている。この工程は一般的に微細加工と呼ばれる。微細加工がかなりの影響力を持っている１つの分野は、マイクロエレクトロニクス分野である。詳細には、一般に超小型電子回路構造を小型化することにより、その構造のコストが下がり、性能が向上し、電力消費が減少し、さらに所与の寸法の場合に、より多くの部品を収容できるようなってきた。エレクトロニクス分野では、微細加工は多方面において盛んになっているが、バイオテクノロジー、光学、機械システム、センシング装置および原子炉のような他の応用形態にも適用されてきている。
【０００３】
微細加工工程において用いられる１つの方法は、インプリントリソグラフィである。インプリントリソグラフィは通常、基板材料上の薄膜を高分解能でパターニングするために用いられる。パターニングされる薄膜には、誘電体、半導体、金属あるいは有機材料を用いることができ、その薄膜は薄膜あるいは個々の層としてパターニングされることができる。インプリントリソグラフィは、従来のフォトリソグラフィほど平坦性を気にしないので、ロールツーロール環境において素子をパターニングするのに特に有用である。さらに、インプリントリソグラフィはより高いスループットを有し、より幅が広い基板を取り扱うことができる。
【０００４】
通常、電子回路素子の製造はいくつかのパターニングステップを必要とし、そのパターニングステップは多くの場合に、最小機構サイズに匹敵するか、さらにはそれを上回る精度で互いに位置合わせされなければならない。従来のフォトリソグラフィでは、光学的なアライメントマークを用いて、連続するパターニングステップ間の位置合わせを保証する。ロールツーロール方式でも光学的な位置合わせを用いることはできるが、いくつかの理由により実用的ではない。まず、根底となるインプリントリソグラフィ工程が光学的ではないため、位置合わせが複雑になる。次に、ロールツーロール方式の基板が平坦でないことにより、被写界深度の制限および他の光学収差に起因して、光学的に位置合わせを行うことができる精度に問題が生じる。最後に、ロールツーロール処理において用いられるフレキシブル基板は、温度、湿度あるいは機械的応力の変動に起因して、寸法の変化が生じる恐れがある。１つのパターニングされる層が次の層に対してこのように収縮あるいは拡大することにより、大きな面積の位置合わせが不可能になる場合がある。
【０００５】
【発明が解決しようとする課題】
したがって、上記の問題を解消する、素子を製造するための方法およびシステムが必要とされる。その方法およびシステムは、簡単で、費用対効果があり、しかも既存の技術に容易に適応できなければならない。本発明の目的は、そのような方法およびシステムを提供することである。
【０００６】
【課題を解決するための手段】
本発明は半導体デバイスを形成するための方法およびシステムを含む。本発明は、スタンピングツールを用いて、３次元レジスト構造を生成することを含み、それにより薄膜パターニングステップが一度の成形ステップでレジストに転写されることができ、その後、後続の処理ステップにおいて現れるようになる。したがって、連続するパターニングステップ間の位置合わせは、製造工程において発生する可能性がある拡大あるいは収縮に関係なく、スタンピングツールが製造された精度によって決定されることができる。
【０００７】
本発明の第１の態様は、半導体デバイスを形成するための方法を含む。その方法は、基板を用意することと、基板上に第１の材料層を堆積することと、基板上に３次元（３Ｄ）レジスト構造を形成することとを含み、その３Ｄレジスト構造は、その構造全体にわたって複数の垂直方向に異なる高さを含む。
【０００８】
本発明の第２の態様は、フレキシブル基板上に第１の材料層を堆積するための手段と、フレキシブル基板上にレジスト層を堆積するための手段と、レジスト層に３Ｄパターンを転写し、フレキシブル基板上に３Ｄレジスト層を形成するための手段と、その３Ｄレジスト層を用いてフレキシブル基板上に交点アレイを形成するための手段とを含む、半導体デバイスを形成するためのシステムを含む。
【０００９】
本発明の他の態様および利点は、一例によって本発明の原理を例示する、添付の図面とともに取り上げられる、以下に記載される詳細な説明から明らかになるであろう。
【００１０】
【発明の実施の形態】
本発明は半導体デバイスを形成するための方法およびシステムに関する。以下の説明は、当業者が本発明を実施し、利用できるようにするために提供され、特許出願およびその要件に即して与えられる。本明細書に記載される好ましい実施形態、ならびに一般的な原理および機構に対する種々の変更は、当業者には容易に明らかになるであろう。したがって、本発明は、示される実施形態に限定されることを意図するわけではなく、本明細書に記載される原理および機構に一致する最も広い範囲が認められるべきである。
【００１１】
例示のための図面に示されるように、本発明は、半導体デバイスを形成するための方法およびシステムである。本発明は、スタンピングツールを用いて、３次元レジスト構造を生成することを含み、それによって、複数のパターンが一度の成形ステップでレジストに転写され、その後、後続の処理ステップにおいて現れるようになる。
【００１２】
本発明は、半導体デバイスを形成するために用いられるものとして記載されているが、当業者であれば、本発明の精神および範囲内に留まりながら、本発明を用いて他のタイプの素子（たとえば、機械、光学、生物学等）を形成することができることは容易に理解されよう。
【００１３】
本発明をさらに深く理解するために、図１を参照されたい。図１は、本発明による方法の上位レベルの流れ図である。最初に、ステップ１１０によって、基板がおかれる。その基板は、ロールツーロール製造工程において用いるのに適したフレキシブル基板を含むことが好ましい。次に、ステップ１２０によって、基板上に材料層が堆積される。その材料は、有機材料あるいは無機材料を含むことが好ましい。最後に、ステップ１３０によって、第１の材料層上に、構造全体にわたって複数の垂直方向に異なる高さを含む３次元（３Ｄ）レジスト構造が形成される。その３Ｄレジスト構造は、スタンピングツールを用いることにより生成されることが好ましい。その３Ｄレジスト構造は構造全体にわたって複数の垂直方向に異なる高さを含むので、その構造を用いて、後続のエッチングステップに基づいて、下層にアライメントパターンを転写することができる。
【００１４】
上記のように、本発明は、スタンピングツールを用いて、フレキシブル基板上の３Ｄレジスト構造を生成することを含む。この概念をより明瞭に理解するために、図２Ａ〜図２Ｃを参照されたい。図２Ａ〜図２Ｃは、スタンピングツールを用いて３Ｄレジスト構造を形成することに関する断面を示す。図２Ａは、スタンピングツール２１０の断面と、未形成のレジスト材料層２１４とを示す。スタンピングツール２１０は、レジスト層２１４に転写されることになる３Ｄパターン２１２を含む。レジスト層２１４は、市販されている種々のポリマーのうちの任意のものを含むことができる。たとえば、ノーランド社光接着剤（ＮＯＡ）ファミリのポリマーの中のものを用いることができる。
【００１５】
その後、スタンピングツール２１０はレジスト層２１４に押圧され、それによりレジスト層２１４が変位し、スタンピングツール２１０の３Ｄパターン２１２が生成される。図２Ｂは、レジスト層２１４に押圧されているスタンピングツール２１０の断面を示す。その後、変位したレジスト層２１４は、紫外線リソグラフィあるいは他の適当な硬化手段を用いて硬化される。図２Ｃは形成されたレジスト層２１４’の断面を示す。
【００１６】
さらに、図２Ｃから明らかなように、形成されたレジスト層２１４’、すなわちレジスト構造は、垂直方向に異なる高さ２１６、２１８、２２０、２２２を含む。垂直方向の高さは離散して異なる、すなわち少なくとも１つの高さが別の高さとは大きく異なることが好ましい。したがって、これらの垂直方向に異なる高さによって、構造２１４’は、後続のエッチングステップに基づいて、下層に対してアライメントパターンを転写するために用いられるようになる。これらの構造は、交点メモリアレイを形成する際に特に有用である。
【００１７】
交点アレイ
交点メモリアレイは、その間に半導体層を有し、平行に離間して配列される直交する導体の組からなる２つの層を含むことが好ましい。２組の導体は行電極と列電極とを形成し、それらの電極は、行電極がそれぞれ厳密に１つの場所で各列電極を横切るように重ね合せられる。
【００１８】
交点アレイをさらに詳しく理解するために、ここで図３を参照されたい。図３は交点アレイ構成３００の図である。各交点では、半導体層３３０を通して行電極３１０と列電極３２０との間の接続が形成され、半導体層３３０は直列に接続されるダイオードおよびヒューズのように機能する。アレイ内のダイオードは全て、全ての行電極と全ての列電極との間に共通の電位がかけられる場合に、全てのダイオードに同じ方向にバイアスがかかるように向きを定められる。ヒューズ素子は、その中に臨界電流が流れる際に開回路になる分離素子として実現される場合があるか、あるいはダイオードの機能に組み込まれる場合がある。
【００１９】
当業者であれば、上記の交点アレイが、本発明の精神および範囲内に留まりながら、限定はしないが、トランジスタ、抵抗、コンデンサ等を含む種々の半導体デバイスを形成する際に用いられ得ることができることは理解されよう。
【００２０】
ここで、上記の３Ｄレジスト構造を用いて交点アレイを形成するために、３つの異なる手法が提供されるであろう。第１の手法は、３Ｄ構造とともに「シャドーイング」効果を利用して、交点アレイを形成する。第２の手法は、相互エッチング選択性を有する２つのポリマーを用いて、交点アレイを形成する。第３の手法は、毛管力の効果を利用して、３Ｄ構造を生成し、交点アレイを形成する。３つの手法が記載されるが、その３Ｄレジスト構造が、本発明の精神および範囲内に留まりながら、種々の異なる手法とともに利用できることは、当業者であれば理解されよう。
【００２１】
シャドーイング効果
３Ｄレジスト構造を利用して交点アレイを形成するための第１の手法は、シャドーイング効果を考慮する。シャドーイング効果は、適当な条件下で、急勾配の側壁を有するトレンチを含むある表面上に薄膜が堆積される際に、堆積される材料が、堆積方向に垂直な表面上に優先的に集まり、側壁を覆うことが回避される現象である。ある角度で堆積し、それにより側壁の１つを「シャドーイングする」ことにより、多くの場合に、この効果を高めることができる。
【００２２】
この手法においてシャドーイング効果が如何に考慮されるかをさらに深く理解するために、ここで、以下の説明とともに図４Ａ〜図４Ｇを参照されたい。図４Ａ〜図４Ｇは、シャドーイング効果を用いて交点アレイを形成する工程を示す。図４Ａは、フレキシブル基板４１０と、第１の材料層（「第１の薄膜スタック」）４１５と、形成される３Ｄレジスト構造４２０とを含む構成４００の側面図である。
【００２３】
一旦、レジスト構造が形成されると、異方性エッチング工程によってレジスト構造の最も薄い層を除去し、それにより第１の薄膜スタックの一部を露出させることによりその工程が開始される。図４Ｂは、第１の薄膜スタックの露出された部分４１５’を示す。次に、同じあるいは異なるエッチング剤を用いて、第１の薄膜スタックの露出された部分がエッチングされ、それにより構造内に複数のポケットが形成される。図４Ｃは、エッチングされて基板４１０内にポケット４２５が形成された後の構成を示す。この工程において、ポケットの側壁は急峻なままであり、ポケットが第１の薄膜スタックの厚みよりも非常に大きな深さを有することが重要である。理想的には、「シャドーイング」効果を高めるために、基板内のポケットが第１の薄膜スタックをわずかにアンダーカットすることが最も望ましい。
【００２４】
次に、レジスト構造のうちのその次に最も薄い層がエッチングされ、それにより第１の薄膜スタックの第２の部分が露出される。その後、第１の薄膜スタックの露出された第２の部分はエッチングされて貫通される。しかしながら、このステップでは、その下側にある基板から薄膜スタックが除去される際に、エッチングが停止される。図４Ｄは、このステップの後の露出された基板４１０’を示す。
【００２５】
次のステップでは、レジスト構造のうちのその次に最も薄い部分がエッチングされ、それにより第１の薄膜スタックの第３の部分が露出される。しかしながら、このステップでは、第１の薄膜スタックの露出された部分はエッチングされない。このステップの終了時に、元のレジストの全ての残りの部分は一連の分離された島状部になる。図４Ｅは、レジストの分離された島状部４３０と、第１の薄膜スタックの露出された部分４１５’’とを示す。
【００２６】
次に、その構成全体の上側に、第２の材料層（第２の薄膜スタック）が堆積される。第２の薄膜スタックは、半導体材料と導電性材料とを含むことが好ましい。これらの堆積の条件は、第１の薄膜スタックの厚みから生じる小さな段差部が、コンフォーマルに覆われるような条件になるであろう。しかしながら、ポケットの側壁に対応するより大きな段差部は覆われないであろう。図４Ｆは堆積後の第２の薄膜スタック４３５を示す。
【００２７】
最後に、レジスト構造の残りの部分が除去され、それにより交点アレイが形成される。図４Ｇは交点アレイ４４０からなる構造を示す。このステップの終了時に、交点アレイが形成されているが、さらに別のステップとして、最終的な素子において短絡を引き起こす可能性がある、側壁上に残留する全ての薄膜を除去するための光洗浄が含まれる場合がある。
【００２８】
上記の手法をさらに深く理解するために、ここで図５を参照されたい。図５は、本発明による上記の方法の流れ図である。最初に、一旦、レジスト構造が形成されたなら、ステップ５１０によって、レジスト構造の第１の最も薄い層が異方性エッチングされ、それにより第１の薄膜スタックの第１の部分が露出される。次に、ステップ５２０によって、第１の薄膜スタックの露出された第１の部分がエッチングされ、基板内に複数のポケットが形成される。そのポケットは第１の薄膜スタックよりも非常に大きな深さを含み、第１の薄膜スタックをわずかにアンダーカットして、それによりシャドーイング効果を高めることが好ましい。次に、ステップ５３０によって、レジストの２番目に最も薄い層がエッチングされ、それにより、第１の薄膜スタックの第２の部分が露出される。
【００２９】
その後、ステップ５４０によって、第１の薄膜スタックの露出された第２の部分がエッチングされる。その後、ステップ５５０によって、第２の薄膜スタックが堆積される。第２の薄膜スタックは、半導体材料と導電性材料とを含むことが好ましい。また、これらの堆積の条件は、第１の薄膜スタックの厚みから生じる小さな段差部が覆われ、ポケットの側壁に対応する、より大きな段差部が覆われないような条件である。最後に、ステップ５６０によって、レジストの残りの部分が除去される。
【００３０】
相互エッチング選択性を有する２つのマスクポリマー
３Ｄレジスト構造を用いて交点アレイを形成するための第２の手法は、各化合物がある特定の条件下で他の化合物よりも非常に速くエッチングされることができ、たとえばポリマーＡおよびＢの場合に、ポリマー「Ａ」のためのエッチングがポリマー「Ｂ」に影響を及ぼさず、ポリマー「Ｂ」のためのエッチングがポリマー「Ａ」には影響を及ぼさないような特性を有する２つのポリマーを利用する。これらの条件は、異なるエッチング剤、異なる流速、異なる部分圧、異なるプラズマ電力等を含み得る。さらに、これらのエッチング方法はいずれも異方性ドライエッチングであることが好ましい。
【００３１】
上記の手法はポリマー材料とともに用いられるものとして開示されるが、当業者であれば、本発明の精神および範囲内に留まりながら、成形され、鋳造され、その後硬化できる任意の材料が、ポリマー材料の代わりにレジストとして用いることができることは容易に理解されよう。たとえば、本発明の上記の実施形態において、スピン・オン・ガラス（ＳＯＧ）を第２のポリマーとして用いることができる。
【００３２】
この手法についての理解をさらに深めるために、ここで、以下の説明とともに図６Ａ〜図６Ｉを参照されたい。図６Ａ〜図６Ｉは、２つのポリマーを用いて交点アレイを形成する工程を示す。図６Ａは、フレキシブル基板６１０と、第１の材料層（「第１の薄膜スタック」）６１５と、形成された３Ｄレジスト構造６２０とを含む構成６００を示しており、構造６２０全体にわたって、複数の垂直方向に異なる高さが存在する。一旦、レジスト構造が形成されたなら、レジスト構造の最も薄い層が異方性エッチング工程によって除去され、それにより第１の薄膜スタックの一部が露出される。図６Ｂは、第１の薄膜スタックの露出された部分６１５’を示す。
【００３３】
次に、同じあるいは異なるエッチング剤を用いて、第１の薄膜スタックの露出された部分がエッチングされる。理想的には、これらのエッチング工程は、それらの工程がレジスト構造を腐蝕する速度以上の速度で第１の薄膜スタックを除去することになる。次に、レジスト構造のうちの次に薄い層がエッチングされ、それにより第１の薄膜スタックの第２の部分が露出され、その場合に、第１の薄膜スタックの第２の露出された部分は以前のステップにおいてエッチングされた領域に隣接して存在する。図６Ｃは第１の薄膜スタックの第２の露出された部分６１５’’を示す。
【００３４】
次に、第２の材料層（第２の薄膜スタック）が堆積される。第２の薄膜スタックは半導体材料および導電性材料を含むことが好ましい。基板、第１の薄膜スタックおよびレジストの全ての露出された部分がこのステップにおいてコーティングされ得る。図６Ｄは堆積された第２の薄膜スタック６２５を示す。
【００３５】
その後、第２のポリマーが第２の薄膜スタック上に被着される。このコーティングは、グラビアコーティングのようなロールコーティング工程によって被着され得るか、あるいは真空蒸着あるいは気相成長によって被着され得る。このコーティングは構造を平坦化することを意図しており、結果として、概ね平坦な表面が、先行するステップによって生成されたトポロジーの全てを覆うようになる。図６Ｅは、第２の薄膜層６２５を覆う第２のポリマー層６３０を示す。
【００３６】
次に、最初のレジストの水平な表面上に堆積された第２の薄膜スタックの全てが現れるまで、第２のポリマー層がエッチバックされる。図６Ｆは、第２のポリマー層６３０をエッチングした後に露出された第２の薄膜スタック６２５’を示す。第２の薄膜スタックは除去されることになるので、この工程のためのエッチング停止層として機能する必要はないことに留意されたい。
【００３７】
次に、第２の薄膜スタックが、レジスト構造の上側表面からエッチングされる。ここで用いられるエッチング工程は、第２の薄膜スタックがエッチングされる速度より速く第２のポリマーを腐蝕しないことが重要である。図６Ｇは、第２の薄膜スタックがエッチングされた後のレジストの露出された部分６２０’を示す。次に、レジスト構造のうちの次に薄い部分がエッチングして除去され、それにより第１の薄膜スタックの別の部分が露出される。その後、第１の薄膜スタックのこの部分は、同じあるいは異なるエッチング剤によって除去される。レジストおよび第１の薄膜スタックを除去するために用いられる一連のエッチング工程は、第２のポリマーによって覆われる第２の薄膜スタックを除去しないことが好ましい。これは、第２のポリマー層あるいは第２の薄膜スタックの上層が第１の薄膜スタックおよびレジストを除去するエッチング工程に影響を受けないようにすることにより達成され得る。図６Ｈは、第２のポリマー層６３０の残りの部分を示す。
【００３８】
最後に、レジスト構造および第２のポリマー層の残りの部分が除去され、それにより交点アレイが形成される。再び、さらに別のステップとして、最終的な素子において短絡を引き起こす可能性がある、側壁上に残留する全ての薄膜を除去するための光洗浄が含まれる場合がある。図６Ｉは、交点アレイ６４０からなる構造を示す。
【００３９】
上記の手法の理解をさらに深めるために、ここで図７を参照されたい。図７は、本発明による上記の方法の流れ図である。最初に、一旦、レジスト構造が形成されたなら、ステップ７０５によって、そのレジスト構造の第１の最も薄い層が異方性エッチングされ、それにより第１の薄膜スタックの第１の部分が露出される。次に、ステップ７１０によって、第１の薄膜スタックの露出された第１の部分がエッチングされ、それにより基板の一部が露出される。その後、ステップ７１５によって、レジスト構造のうちの２番目に最も薄い層がエッチングされ、それにより第１の薄膜スタックの第２の部分が露出される。
【００４０】
次に、ステップ７２０によって、第２の薄膜スタックが堆積される。第２の薄膜スタックは半導体材料と導電性材料とを含むことが好ましい。その後、ステップ７２５によって、第２の薄膜スタック上に第２のレジスト層が被着される。第２のレジスト層はロールコーティング工程によって被着できることが好ましい。次に、ステップ７３０によって、第２のレジスト層がエッチングされ、それにより第２の薄膜スタックの第１の部分が露出される。その後、ステップ７３５によって、第２の薄膜層のこの部分がエッチングされる。次に、ステップ７４０によって、レジストの３番目に最も薄い層がエッチングされ、それにより第１の薄膜スタックの第３の部分が露出される。その後、ステップ７４５によって、この露出された部分がエッチングされる。最後に、ステップ７５０によって、レジストおよび第２のレジスト層の残りの部分が除去される。
【００４１】
毛管力
３Ｄレジスト構造を用いて交点アレイを形成するための第３の手法は、毛管力の現象を考慮する。毛管力は、レジスト材料が、幅が太い溝にではなく、細い溝により容易に入っていくようにする力である。この概念についての理解を深めるために、ここで図８を参照されたい。
【００４２】
図８は、基板がフォトポリマーの薄い層でコーティングされ、その後、ＰＤＭＳ（ポリジメチルシロキサン）からなる紫外線透過性の型によって成形された実験の結果を示す。この例では、押型は、５．６μｍの深さを有する、細い機構（１０μｍ）および太い機構（１００μｍ）を含んでいた。ＵＶ硬化性ポリマーの薄い層（０．９μｍ）が基板に被着された。押型が液体ポリマーに接触するとき、毛管力がポリマーの大部分を細い溝８１０に引き込み、太い領域８２０に入っていくポリマーは少なかった。また、それよりは多くのポリマーが、太い領域８２０の角部８３０に引き込まれた。
【００４３】
より明確に理解するために、図９を参照されたい。図９は１つのトポロジーの図であり、それによれば、第１の機構９１０は第２の機構９２０より細い。第１の機構９１０が第２の機構９２０より細いので、毛管力によって、後続の堆積されるポリマー材料は、第２の機構９２０よりも第１の機構９１０により容易に入っていくようになる。結果として、第１の機構９１０が、第２の機構９２０のポリマー材料層よりも厚いポリマー材料層を含むことになるので、下側の材料が後続の処理ステップに基づいて容易にパターニングされることができる。
【００４４】
この手法をさらに深く理解するために、ここで、以下の説明とともに図１０Ａ〜図１０Ｉを参照されたい。図１０Ａ〜図１０Ｌは、毛管力を用いることにより交点アレイを形成する工程を示す。図１０Ａは、フレキシブル基板１０１０と、第１の材料層（「第１の薄膜スタック」）１０１５と、形成された３Ｄレジスト構造１０２０とを含む構成のＸ−Ｘ’ （図９より）断面図を示しており、構造１０２０全体にわたって、複数の垂直方向に異なる高さが存在する。図１０Ｂは、その構成のＹ−Ｙ’断面図を示す。両方の図面には、図９のトポロジーの機構９１０に対応する機構９１０も示される。
【００４５】
一旦、レジスト構造が形成されたなら、そのレジスト構造のうちの最も薄い層が異方性エッチング工程によって除去され、それにより第１の薄膜スタックの一部が露出される。図１０Ｃはその構成のＸ−Ｘ’断面図を示しており、それによれば第１の薄膜スタックの一部１０１５’が露出されている。図１０Ｄは上記のエッチング工程後のその構成のＹ−Ｙ’断面図を示す。
【００４６】
次に、第２の材料層（第２の薄膜スタック）が堆積される。第２の薄膜スタックは半導体材料と導電性材料とを含むことが好ましい。図１０Ｅおよび図１０Ｆはそれぞれ、第２の薄膜スタック１０３０を堆積した後のその構成のＸ−Ｘ’およびＹ−Ｙ’断面図を示す。
【００４７】
その後、第２のポリマーがその構造全体にわたって被着される。第２のポリマーを被着する際に２つの技法が想定される。第１の技法を用いるとき、第２のポリマーは相対的に低い粘性を有し、容易にレジストを湿潤させる。被着される第２のポリマーの量は、その構造のトポロジー上に存在する空隙を完全に満たすほど十分な量ではないが、毛管力に起因して、第２のポリマーは細い通路により容易に入っていくであろう。結果として、これらの領域は、壁部間により大きな空間が存在する領域よりも深くまで満たされるであろう。
【００４８】
第２の想定される技法は、気相成長あるいは真空蒸着工程を用いて、その構造上に均一に第２のポリマーを被着することを含む。再び、毛管力に基づいて、太い間隙よりも速く、細い間隙が隠されるであろう。また、この工程は幾何学的な効果に依存し、エッチング選択性には依存しないため、第２のポリマーはレジスト構造と同じあるいは異なる化学的組成を有する場合がある。図１０Ｇおよび図１０Ｈはそれぞれ、第２のポリマー１０４０を堆積した後のその構成のＸ−Ｘ’およびＹ−Ｙ’断面図を示す。
【００４９】
上記の手法はポリマー材料とともに利用されるものとして開示されるが、当業者であれば、本発明の精神および範囲内に留まりながら、種々のレジスト化合物のうちの任意の化合物を用いることができることは容易に理解されよう。
【００５０】
一旦、第２のポリマーが被着されたなら、異方性エッチングが実行され、それにより露出された第２の薄膜スタックが除去され、第１のレジストの一部が露出される。図１０Ｉおよび図１０Ｊはそれぞれ、異方性エッチングが実行された後のその構成のＸ−Ｘ’およびＹ−Ｙ’断面図を示す。図１０Ｊは露出されたレジスト１０２０’を示す。次に、レジストおよび第２のポリマーが除去される。第２の薄膜スタックが第１の薄膜スタックを覆う領域が交点アレイである。図１０Ｋおよび図１０Ｌはそれぞれ、形成された交点アレイ１０５０のＸ−Ｘ’およびＹ−Ｙ’断面図を示す。
【００５１】
上記の手法をより深く理解するために、ここで図１１を参照されたい。図１１は、本発明による上記の方法の流れ図である。最初に、一旦、レジスト構造が形成されたなら、ステップ１１００によって、そのレジスト構造の第１の最も薄い層が異方性エッチングされ、それにより第１の薄膜スタックの第１の部分が露出される。形成されるレジスト構造は、別の機構より幅が広い少なくとも１つの機構を含むことが好ましい。その後、ステップ１１１０によって、第２の薄膜スタックが堆積される。第２の薄膜スタックは半導体材料および導電性材料を含むことが好ましい。
【００５２】
次に、ステップ１１２０によって、第２のポリマー層が堆積される。その後、ステップ１１３０によって、異方性エッチングが実行され、それにより第２の薄膜スタックが除去されて、レジストの一部が露出される。最後に、ステップ１１４０によって、レジストおよび第２のポリマーの残りの部分が除去される。
【００５３】
半導体デバイスを形成するための方法およびシステムが開示されてきた。その方法およびシステムは、スタンピングツールを用いて３Ｄレジスト構造を生成することを含み、それにより薄膜パターンが一度の成形ステップでレジストに転写され、その後、後続の処理ステップにおいて現れるようになる。
【００５４】
本発明が図示される実施形態にしたがって記載されてきたが、当業者であれば、それらの実施形態に対する変形形態が実現可能であり、それらの変形形態が本発明の精神および範囲内に入ることは容易に理解されよう。したがって、併記の特許請求の範囲の精神および範囲から逸脱することなく、数多くの変更が当業者によってなされる場合がある。
【００５５】
【発明の効果】
本発明によれば、半導体デバイスの製造時に、基板の拡大あるいは縮小に関係なく薄膜のパターニングステップ間の位置ずれが生じることのない、簡単で、費用対効果があり、しかも既存の技術に容易に適応する半導体微細加工方法およびシステムを提供することである。
【図面の簡単な説明】
【図１】本発明による方法の上位レベルの流れ図。
【図２Ａ】スタンピングツールを用いる３Ｄレジスト構造の形成を示す図。
【図２Ｂ】スタンピングツールを用いる３Ｄレジスト構造の形成を示す図。
【図２Ｃ】スタンピングツールを用いる３Ｄレジスト構造の形成を示す図。
【図３】交点アレイ構成の図。
【図４Ａ】シャドーイング効果を用いて交点アレイを形成する、第１の実施形態を示す図。
【図４Ｂ】シャドーイング効果を用いて交点アレイを形成する、第１の実施形態を示す図。
【図４Ｃ】シャドーイング効果を用いて交点アレイを形成する、第１の実施形態を示す図。
【図４Ｄ】シャドーイング効果を用いて交点アレイを形成する、第１の実施形態を示す図。
【図４Ｅ】シャドーイング効果を用いて交点アレイを形成する、第１の実施形態を示す図。
【図４Ｆ】シャドーイング効果を用いて交点アレイを形成する、第１の実施形態を示す図。
【図４Ｇ】シャドーイング効果を用いて交点アレイを形成する、第１の実施形態を示す図。
【図５】本発明による方法の第１の実施形態の流れ図。
【図６Ａ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図６Ｂ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図６Ｃ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図６Ｄ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図６Ｅ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図６Ｆ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図６Ｇ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図６Ｈ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図７】本発明による方法の第２の実施形態の流れ図。
【図８】基板がフォトポリマーの薄い層でコーティングされ、次にＰＤＭＳの紫外線透過性の型によって成形された実験の結果を示す図。
【図９】第１の機構が第２の機構よりも狭いトポロジーを示す図。
【図１０Ａ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｂ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｃ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｄ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｅ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｆ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｇ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｈ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｉ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｊ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｋ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｌ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１１】本発明による方法の第３の実施形態の流れ図。
【発明の属する技術分野】
本発明は包括的に半導体デバイスの分野に関し、より詳細には半導体デバイスを形成するための方法およびシステムに関する。
【０００２】
【従来の技術】
現在、既存の構造を小型化するとともに、より小型の構造を製造する傾向が強くなっている。この工程は一般的に微細加工と呼ばれる。微細加工がかなりの影響力を持っている１つの分野は、マイクロエレクトロニクス分野である。詳細には、一般に超小型電子回路構造を小型化することにより、その構造のコストが下がり、性能が向上し、電力消費が減少し、さらに所与の寸法の場合に、より多くの部品を収容できるようなってきた。エレクトロニクス分野では、微細加工は多方面において盛んになっているが、バイオテクノロジー、光学、機械システム、センシング装置および原子炉のような他の応用形態にも適用されてきている。
【０００３】
微細加工工程において用いられる１つの方法は、インプリントリソグラフィである。インプリントリソグラフィは通常、基板材料上の薄膜を高分解能でパターニングするために用いられる。パターニングされる薄膜には、誘電体、半導体、金属あるいは有機材料を用いることができ、その薄膜は薄膜あるいは個々の層としてパターニングされることができる。インプリントリソグラフィは、従来のフォトリソグラフィほど平坦性を気にしないので、ロールツーロール環境において素子をパターニングするのに特に有用である。さらに、インプリントリソグラフィはより高いスループットを有し、より幅が広い基板を取り扱うことができる。
【０００４】
通常、電子回路素子の製造はいくつかのパターニングステップを必要とし、そのパターニングステップは多くの場合に、最小機構サイズに匹敵するか、さらにはそれを上回る精度で互いに位置合わせされなければならない。従来のフォトリソグラフィでは、光学的なアライメントマークを用いて、連続するパターニングステップ間の位置合わせを保証する。ロールツーロール方式でも光学的な位置合わせを用いることはできるが、いくつかの理由により実用的ではない。まず、根底となるインプリントリソグラフィ工程が光学的ではないため、位置合わせが複雑になる。次に、ロールツーロール方式の基板が平坦でないことにより、被写界深度の制限および他の光学収差に起因して、光学的に位置合わせを行うことができる精度に問題が生じる。最後に、ロールツーロール処理において用いられるフレキシブル基板は、温度、湿度あるいは機械的応力の変動に起因して、寸法の変化が生じる恐れがある。１つのパターニングされる層が次の層に対してこのように収縮あるいは拡大することにより、大きな面積の位置合わせが不可能になる場合がある。
【０００５】
【発明が解決しようとする課題】
したがって、上記の問題を解消する、素子を製造するための方法およびシステムが必要とされる。その方法およびシステムは、簡単で、費用対効果があり、しかも既存の技術に容易に適応できなければならない。本発明の目的は、そのような方法およびシステムを提供することである。
【０００６】
【課題を解決するための手段】
本発明は半導体デバイスを形成するための方法およびシステムを含む。本発明は、スタンピングツールを用いて、３次元レジスト構造を生成することを含み、それにより薄膜パターニングステップが一度の成形ステップでレジストに転写されることができ、その後、後続の処理ステップにおいて現れるようになる。したがって、連続するパターニングステップ間の位置合わせは、製造工程において発生する可能性がある拡大あるいは収縮に関係なく、スタンピングツールが製造された精度によって決定されることができる。
【０００７】
本発明の第１の態様は、半導体デバイスを形成するための方法を含む。その方法は、基板を用意することと、基板上に第１の材料層を堆積することと、基板上に３次元（３Ｄ）レジスト構造を形成することとを含み、その３Ｄレジスト構造は、その構造全体にわたって複数の垂直方向に異なる高さを含む。
【０００８】
本発明の第２の態様は、フレキシブル基板上に第１の材料層を堆積するための手段と、フレキシブル基板上にレジスト層を堆積するための手段と、レジスト層に３Ｄパターンを転写し、フレキシブル基板上に３Ｄレジスト層を形成するための手段と、その３Ｄレジスト層を用いてフレキシブル基板上に交点アレイを形成するための手段とを含む、半導体デバイスを形成するためのシステムを含む。
【０００９】
本発明の他の態様および利点は、一例によって本発明の原理を例示する、添付の図面とともに取り上げられる、以下に記載される詳細な説明から明らかになるであろう。
【００１０】
【発明の実施の形態】
本発明は半導体デバイスを形成するための方法およびシステムに関する。以下の説明は、当業者が本発明を実施し、利用できるようにするために提供され、特許出願およびその要件に即して与えられる。本明細書に記載される好ましい実施形態、ならびに一般的な原理および機構に対する種々の変更は、当業者には容易に明らかになるであろう。したがって、本発明は、示される実施形態に限定されることを意図するわけではなく、本明細書に記載される原理および機構に一致する最も広い範囲が認められるべきである。
【００１１】
例示のための図面に示されるように、本発明は、半導体デバイスを形成するための方法およびシステムである。本発明は、スタンピングツールを用いて、３次元レジスト構造を生成することを含み、それによって、複数のパターンが一度の成形ステップでレジストに転写され、その後、後続の処理ステップにおいて現れるようになる。
【００１２】
本発明は、半導体デバイスを形成するために用いられるものとして記載されているが、当業者であれば、本発明の精神および範囲内に留まりながら、本発明を用いて他のタイプの素子（たとえば、機械、光学、生物学等）を形成することができることは容易に理解されよう。
【００１３】
本発明をさらに深く理解するために、図１を参照されたい。図１は、本発明による方法の上位レベルの流れ図である。最初に、ステップ１１０によって、基板がおかれる。その基板は、ロールツーロール製造工程において用いるのに適したフレキシブル基板を含むことが好ましい。次に、ステップ１２０によって、基板上に材料層が堆積される。その材料は、有機材料あるいは無機材料を含むことが好ましい。最後に、ステップ１３０によって、第１の材料層上に、構造全体にわたって複数の垂直方向に異なる高さを含む３次元（３Ｄ）レジスト構造が形成される。その３Ｄレジスト構造は、スタンピングツールを用いることにより生成されることが好ましい。その３Ｄレジスト構造は構造全体にわたって複数の垂直方向に異なる高さを含むので、その構造を用いて、後続のエッチングステップに基づいて、下層にアライメントパターンを転写することができる。
【００１４】
上記のように、本発明は、スタンピングツールを用いて、フレキシブル基板上の３Ｄレジスト構造を生成することを含む。この概念をより明瞭に理解するために、図２Ａ〜図２Ｃを参照されたい。図２Ａ〜図２Ｃは、スタンピングツールを用いて３Ｄレジスト構造を形成することに関する断面を示す。図２Ａは、スタンピングツール２１０の断面と、未形成のレジスト材料層２１４とを示す。スタンピングツール２１０は、レジスト層２１４に転写されることになる３Ｄパターン２１２を含む。レジスト層２１４は、市販されている種々のポリマーのうちの任意のものを含むことができる。たとえば、ノーランド社光接着剤（ＮＯＡ）ファミリのポリマーの中のものを用いることができる。
【００１５】
その後、スタンピングツール２１０はレジスト層２１４に押圧され、それによりレジスト層２１４が変位し、スタンピングツール２１０の３Ｄパターン２１２が生成される。図２Ｂは、レジスト層２１４に押圧されているスタンピングツール２１０の断面を示す。その後、変位したレジスト層２１４は、紫外線リソグラフィあるいは他の適当な硬化手段を用いて硬化される。図２Ｃは形成されたレジスト層２１４’の断面を示す。
【００１６】
さらに、図２Ｃから明らかなように、形成されたレジスト層２１４’、すなわちレジスト構造は、垂直方向に異なる高さ２１６、２１８、２２０、２２２を含む。垂直方向の高さは離散して異なる、すなわち少なくとも１つの高さが別の高さとは大きく異なることが好ましい。したがって、これらの垂直方向に異なる高さによって、構造２１４’は、後続のエッチングステップに基づいて、下層に対してアライメントパターンを転写するために用いられるようになる。これらの構造は、交点メモリアレイを形成する際に特に有用である。
【００１７】
交点アレイ
交点メモリアレイは、その間に半導体層を有し、平行に離間して配列される直交する導体の組からなる２つの層を含むことが好ましい。２組の導体は行電極と列電極とを形成し、それらの電極は、行電極がそれぞれ厳密に１つの場所で各列電極を横切るように重ね合せられる。
【００１８】
交点アレイをさらに詳しく理解するために、ここで図３を参照されたい。図３は交点アレイ構成３００の図である。各交点では、半導体層３３０を通して行電極３１０と列電極３２０との間の接続が形成され、半導体層３３０は直列に接続されるダイオードおよびヒューズのように機能する。アレイ内のダイオードは全て、全ての行電極と全ての列電極との間に共通の電位がかけられる場合に、全てのダイオードに同じ方向にバイアスがかかるように向きを定められる。ヒューズ素子は、その中に臨界電流が流れる際に開回路になる分離素子として実現される場合があるか、あるいはダイオードの機能に組み込まれる場合がある。
【００１９】
当業者であれば、上記の交点アレイが、本発明の精神および範囲内に留まりながら、限定はしないが、トランジスタ、抵抗、コンデンサ等を含む種々の半導体デバイスを形成する際に用いられ得ることができることは理解されよう。
【００２０】
ここで、上記の３Ｄレジスト構造を用いて交点アレイを形成するために、３つの異なる手法が提供されるであろう。第１の手法は、３Ｄ構造とともに「シャドーイング」効果を利用して、交点アレイを形成する。第２の手法は、相互エッチング選択性を有する２つのポリマーを用いて、交点アレイを形成する。第３の手法は、毛管力の効果を利用して、３Ｄ構造を生成し、交点アレイを形成する。３つの手法が記載されるが、その３Ｄレジスト構造が、本発明の精神および範囲内に留まりながら、種々の異なる手法とともに利用できることは、当業者であれば理解されよう。
【００２１】
シャドーイング効果
３Ｄレジスト構造を利用して交点アレイを形成するための第１の手法は、シャドーイング効果を考慮する。シャドーイング効果は、適当な条件下で、急勾配の側壁を有するトレンチを含むある表面上に薄膜が堆積される際に、堆積される材料が、堆積方向に垂直な表面上に優先的に集まり、側壁を覆うことが回避される現象である。ある角度で堆積し、それにより側壁の１つを「シャドーイングする」ことにより、多くの場合に、この効果を高めることができる。
【００２２】
この手法においてシャドーイング効果が如何に考慮されるかをさらに深く理解するために、ここで、以下の説明とともに図４Ａ〜図４Ｇを参照されたい。図４Ａ〜図４Ｇは、シャドーイング効果を用いて交点アレイを形成する工程を示す。図４Ａは、フレキシブル基板４１０と、第１の材料層（「第１の薄膜スタック」）４１５と、形成される３Ｄレジスト構造４２０とを含む構成４００の側面図である。
【００２３】
一旦、レジスト構造が形成されると、異方性エッチング工程によってレジスト構造の最も薄い層を除去し、それにより第１の薄膜スタックの一部を露出させることによりその工程が開始される。図４Ｂは、第１の薄膜スタックの露出された部分４１５’を示す。次に、同じあるいは異なるエッチング剤を用いて、第１の薄膜スタックの露出された部分がエッチングされ、それにより構造内に複数のポケットが形成される。図４Ｃは、エッチングされて基板４１０内にポケット４２５が形成された後の構成を示す。この工程において、ポケットの側壁は急峻なままであり、ポケットが第１の薄膜スタックの厚みよりも非常に大きな深さを有することが重要である。理想的には、「シャドーイング」効果を高めるために、基板内のポケットが第１の薄膜スタックをわずかにアンダーカットすることが最も望ましい。
【００２４】
次に、レジスト構造のうちのその次に最も薄い層がエッチングされ、それにより第１の薄膜スタックの第２の部分が露出される。その後、第１の薄膜スタックの露出された第２の部分はエッチングされて貫通される。しかしながら、このステップでは、その下側にある基板から薄膜スタックが除去される際に、エッチングが停止される。図４Ｄは、このステップの後の露出された基板４１０’を示す。
【００２５】
次のステップでは、レジスト構造のうちのその次に最も薄い部分がエッチングされ、それにより第１の薄膜スタックの第３の部分が露出される。しかしながら、このステップでは、第１の薄膜スタックの露出された部分はエッチングされない。このステップの終了時に、元のレジストの全ての残りの部分は一連の分離された島状部になる。図４Ｅは、レジストの分離された島状部４３０と、第１の薄膜スタックの露出された部分４１５’’とを示す。
【００２６】
次に、その構成全体の上側に、第２の材料層（第２の薄膜スタック）が堆積される。第２の薄膜スタックは、半導体材料と導電性材料とを含むことが好ましい。これらの堆積の条件は、第１の薄膜スタックの厚みから生じる小さな段差部が、コンフォーマルに覆われるような条件になるであろう。しかしながら、ポケットの側壁に対応するより大きな段差部は覆われないであろう。図４Ｆは堆積後の第２の薄膜スタック４３５を示す。
【００２７】
最後に、レジスト構造の残りの部分が除去され、それにより交点アレイが形成される。図４Ｇは交点アレイ４４０からなる構造を示す。このステップの終了時に、交点アレイが形成されているが、さらに別のステップとして、最終的な素子において短絡を引き起こす可能性がある、側壁上に残留する全ての薄膜を除去するための光洗浄が含まれる場合がある。
【００２８】
上記の手法をさらに深く理解するために、ここで図５を参照されたい。図５は、本発明による上記の方法の流れ図である。最初に、一旦、レジスト構造が形成されたなら、ステップ５１０によって、レジスト構造の第１の最も薄い層が異方性エッチングされ、それにより第１の薄膜スタックの第１の部分が露出される。次に、ステップ５２０によって、第１の薄膜スタックの露出された第１の部分がエッチングされ、基板内に複数のポケットが形成される。そのポケットは第１の薄膜スタックよりも非常に大きな深さを含み、第１の薄膜スタックをわずかにアンダーカットして、それによりシャドーイング効果を高めることが好ましい。次に、ステップ５３０によって、レジストの２番目に最も薄い層がエッチングされ、それにより、第１の薄膜スタックの第２の部分が露出される。
【００２９】
その後、ステップ５４０によって、第１の薄膜スタックの露出された第２の部分がエッチングされる。その後、ステップ５５０によって、第２の薄膜スタックが堆積される。第２の薄膜スタックは、半導体材料と導電性材料とを含むことが好ましい。また、これらの堆積の条件は、第１の薄膜スタックの厚みから生じる小さな段差部が覆われ、ポケットの側壁に対応する、より大きな段差部が覆われないような条件である。最後に、ステップ５６０によって、レジストの残りの部分が除去される。
【００３０】
相互エッチング選択性を有する２つのマスクポリマー
３Ｄレジスト構造を用いて交点アレイを形成するための第２の手法は、各化合物がある特定の条件下で他の化合物よりも非常に速くエッチングされることができ、たとえばポリマーＡおよびＢの場合に、ポリマー「Ａ」のためのエッチングがポリマー「Ｂ」に影響を及ぼさず、ポリマー「Ｂ」のためのエッチングがポリマー「Ａ」には影響を及ぼさないような特性を有する２つのポリマーを利用する。これらの条件は、異なるエッチング剤、異なる流速、異なる部分圧、異なるプラズマ電力等を含み得る。さらに、これらのエッチング方法はいずれも異方性ドライエッチングであることが好ましい。
【００３１】
上記の手法はポリマー材料とともに用いられるものとして開示されるが、当業者であれば、本発明の精神および範囲内に留まりながら、成形され、鋳造され、その後硬化できる任意の材料が、ポリマー材料の代わりにレジストとして用いることができることは容易に理解されよう。たとえば、本発明の上記の実施形態において、スピン・オン・ガラス（ＳＯＧ）を第２のポリマーとして用いることができる。
【００３２】
この手法についての理解をさらに深めるために、ここで、以下の説明とともに図６Ａ〜図６Ｉを参照されたい。図６Ａ〜図６Ｉは、２つのポリマーを用いて交点アレイを形成する工程を示す。図６Ａは、フレキシブル基板６１０と、第１の材料層（「第１の薄膜スタック」）６１５と、形成された３Ｄレジスト構造６２０とを含む構成６００を示しており、構造６２０全体にわたって、複数の垂直方向に異なる高さが存在する。一旦、レジスト構造が形成されたなら、レジスト構造の最も薄い層が異方性エッチング工程によって除去され、それにより第１の薄膜スタックの一部が露出される。図６Ｂは、第１の薄膜スタックの露出された部分６１５’を示す。
【００３３】
次に、同じあるいは異なるエッチング剤を用いて、第１の薄膜スタックの露出された部分がエッチングされる。理想的には、これらのエッチング工程は、それらの工程がレジスト構造を腐蝕する速度以上の速度で第１の薄膜スタックを除去することになる。次に、レジスト構造のうちの次に薄い層がエッチングされ、それにより第１の薄膜スタックの第２の部分が露出され、その場合に、第１の薄膜スタックの第２の露出された部分は以前のステップにおいてエッチングされた領域に隣接して存在する。図６Ｃは第１の薄膜スタックの第２の露出された部分６１５’’を示す。
【００３４】
次に、第２の材料層（第２の薄膜スタック）が堆積される。第２の薄膜スタックは半導体材料および導電性材料を含むことが好ましい。基板、第１の薄膜スタックおよびレジストの全ての露出された部分がこのステップにおいてコーティングされ得る。図６Ｄは堆積された第２の薄膜スタック６２５を示す。
【００３５】
その後、第２のポリマーが第２の薄膜スタック上に被着される。このコーティングは、グラビアコーティングのようなロールコーティング工程によって被着され得るか、あるいは真空蒸着あるいは気相成長によって被着され得る。このコーティングは構造を平坦化することを意図しており、結果として、概ね平坦な表面が、先行するステップによって生成されたトポロジーの全てを覆うようになる。図６Ｅは、第２の薄膜層６２５を覆う第２のポリマー層６３０を示す。
【００３６】
次に、最初のレジストの水平な表面上に堆積された第２の薄膜スタックの全てが現れるまで、第２のポリマー層がエッチバックされる。図６Ｆは、第２のポリマー層６３０をエッチングした後に露出された第２の薄膜スタック６２５’を示す。第２の薄膜スタックは除去されることになるので、この工程のためのエッチング停止層として機能する必要はないことに留意されたい。
【００３７】
次に、第２の薄膜スタックが、レジスト構造の上側表面からエッチングされる。ここで用いられるエッチング工程は、第２の薄膜スタックがエッチングされる速度より速く第２のポリマーを腐蝕しないことが重要である。図６Ｇは、第２の薄膜スタックがエッチングされた後のレジストの露出された部分６２０’を示す。次に、レジスト構造のうちの次に薄い部分がエッチングして除去され、それにより第１の薄膜スタックの別の部分が露出される。その後、第１の薄膜スタックのこの部分は、同じあるいは異なるエッチング剤によって除去される。レジストおよび第１の薄膜スタックを除去するために用いられる一連のエッチング工程は、第２のポリマーによって覆われる第２の薄膜スタックを除去しないことが好ましい。これは、第２のポリマー層あるいは第２の薄膜スタックの上層が第１の薄膜スタックおよびレジストを除去するエッチング工程に影響を受けないようにすることにより達成され得る。図６Ｈは、第２のポリマー層６３０の残りの部分を示す。
【００３８】
最後に、レジスト構造および第２のポリマー層の残りの部分が除去され、それにより交点アレイが形成される。再び、さらに別のステップとして、最終的な素子において短絡を引き起こす可能性がある、側壁上に残留する全ての薄膜を除去するための光洗浄が含まれる場合がある。図６Ｉは、交点アレイ６４０からなる構造を示す。
【００３９】
上記の手法の理解をさらに深めるために、ここで図７を参照されたい。図７は、本発明による上記の方法の流れ図である。最初に、一旦、レジスト構造が形成されたなら、ステップ７０５によって、そのレジスト構造の第１の最も薄い層が異方性エッチングされ、それにより第１の薄膜スタックの第１の部分が露出される。次に、ステップ７１０によって、第１の薄膜スタックの露出された第１の部分がエッチングされ、それにより基板の一部が露出される。その後、ステップ７１５によって、レジスト構造のうちの２番目に最も薄い層がエッチングされ、それにより第１の薄膜スタックの第２の部分が露出される。
【００４０】
次に、ステップ７２０によって、第２の薄膜スタックが堆積される。第２の薄膜スタックは半導体材料と導電性材料とを含むことが好ましい。その後、ステップ７２５によって、第２の薄膜スタック上に第２のレジスト層が被着される。第２のレジスト層はロールコーティング工程によって被着できることが好ましい。次に、ステップ７３０によって、第２のレジスト層がエッチングされ、それにより第２の薄膜スタックの第１の部分が露出される。その後、ステップ７３５によって、第２の薄膜層のこの部分がエッチングされる。次に、ステップ７４０によって、レジストの３番目に最も薄い層がエッチングされ、それにより第１の薄膜スタックの第３の部分が露出される。その後、ステップ７４５によって、この露出された部分がエッチングされる。最後に、ステップ７５０によって、レジストおよび第２のレジスト層の残りの部分が除去される。
【００４１】
毛管力
３Ｄレジスト構造を用いて交点アレイを形成するための第３の手法は、毛管力の現象を考慮する。毛管力は、レジスト材料が、幅が太い溝にではなく、細い溝により容易に入っていくようにする力である。この概念についての理解を深めるために、ここで図８を参照されたい。
【００４２】
図８は、基板がフォトポリマーの薄い層でコーティングされ、その後、ＰＤＭＳ（ポリジメチルシロキサン）からなる紫外線透過性の型によって成形された実験の結果を示す。この例では、押型は、５．６μｍの深さを有する、細い機構（１０μｍ）および太い機構（１００μｍ）を含んでいた。ＵＶ硬化性ポリマーの薄い層（０．９μｍ）が基板に被着された。押型が液体ポリマーに接触するとき、毛管力がポリマーの大部分を細い溝８１０に引き込み、太い領域８２０に入っていくポリマーは少なかった。また、それよりは多くのポリマーが、太い領域８２０の角部８３０に引き込まれた。
【００４３】
より明確に理解するために、図９を参照されたい。図９は１つのトポロジーの図であり、それによれば、第１の機構９１０は第２の機構９２０より細い。第１の機構９１０が第２の機構９２０より細いので、毛管力によって、後続の堆積されるポリマー材料は、第２の機構９２０よりも第１の機構９１０により容易に入っていくようになる。結果として、第１の機構９１０が、第２の機構９２０のポリマー材料層よりも厚いポリマー材料層を含むことになるので、下側の材料が後続の処理ステップに基づいて容易にパターニングされることができる。
【００４４】
この手法をさらに深く理解するために、ここで、以下の説明とともに図１０Ａ〜図１０Ｉを参照されたい。図１０Ａ〜図１０Ｌは、毛管力を用いることにより交点アレイを形成する工程を示す。図１０Ａは、フレキシブル基板１０１０と、第１の材料層（「第１の薄膜スタック」）１０１５と、形成された３Ｄレジスト構造１０２０とを含む構成のＸ−Ｘ’ （図９より）断面図を示しており、構造１０２０全体にわたって、複数の垂直方向に異なる高さが存在する。図１０Ｂは、その構成のＹ−Ｙ’断面図を示す。両方の図面には、図９のトポロジーの機構９１０に対応する機構９１０も示される。
【００４５】
一旦、レジスト構造が形成されたなら、そのレジスト構造のうちの最も薄い層が異方性エッチング工程によって除去され、それにより第１の薄膜スタックの一部が露出される。図１０Ｃはその構成のＸ−Ｘ’断面図を示しており、それによれば第１の薄膜スタックの一部１０１５’が露出されている。図１０Ｄは上記のエッチング工程後のその構成のＹ−Ｙ’断面図を示す。
【００４６】
次に、第２の材料層（第２の薄膜スタック）が堆積される。第２の薄膜スタックは半導体材料と導電性材料とを含むことが好ましい。図１０Ｅおよび図１０Ｆはそれぞれ、第２の薄膜スタック１０３０を堆積した後のその構成のＸ−Ｘ’およびＹ−Ｙ’断面図を示す。
【００４７】
その後、第２のポリマーがその構造全体にわたって被着される。第２のポリマーを被着する際に２つの技法が想定される。第１の技法を用いるとき、第２のポリマーは相対的に低い粘性を有し、容易にレジストを湿潤させる。被着される第２のポリマーの量は、その構造のトポロジー上に存在する空隙を完全に満たすほど十分な量ではないが、毛管力に起因して、第２のポリマーは細い通路により容易に入っていくであろう。結果として、これらの領域は、壁部間により大きな空間が存在する領域よりも深くまで満たされるであろう。
【００４８】
第２の想定される技法は、気相成長あるいは真空蒸着工程を用いて、その構造上に均一に第２のポリマーを被着することを含む。再び、毛管力に基づいて、太い間隙よりも速く、細い間隙が隠されるであろう。また、この工程は幾何学的な効果に依存し、エッチング選択性には依存しないため、第２のポリマーはレジスト構造と同じあるいは異なる化学的組成を有する場合がある。図１０Ｇおよび図１０Ｈはそれぞれ、第２のポリマー１０４０を堆積した後のその構成のＸ−Ｘ’およびＹ−Ｙ’断面図を示す。
【００４９】
上記の手法はポリマー材料とともに利用されるものとして開示されるが、当業者であれば、本発明の精神および範囲内に留まりながら、種々のレジスト化合物のうちの任意の化合物を用いることができることは容易に理解されよう。
【００５０】
一旦、第２のポリマーが被着されたなら、異方性エッチングが実行され、それにより露出された第２の薄膜スタックが除去され、第１のレジストの一部が露出される。図１０Ｉおよび図１０Ｊはそれぞれ、異方性エッチングが実行された後のその構成のＸ−Ｘ’およびＹ−Ｙ’断面図を示す。図１０Ｊは露出されたレジスト１０２０’を示す。次に、レジストおよび第２のポリマーが除去される。第２の薄膜スタックが第１の薄膜スタックを覆う領域が交点アレイである。図１０Ｋおよび図１０Ｌはそれぞれ、形成された交点アレイ１０５０のＸ−Ｘ’およびＹ−Ｙ’断面図を示す。
【００５１】
上記の手法をより深く理解するために、ここで図１１を参照されたい。図１１は、本発明による上記の方法の流れ図である。最初に、一旦、レジスト構造が形成されたなら、ステップ１１００によって、そのレジスト構造の第１の最も薄い層が異方性エッチングされ、それにより第１の薄膜スタックの第１の部分が露出される。形成されるレジスト構造は、別の機構より幅が広い少なくとも１つの機構を含むことが好ましい。その後、ステップ１１１０によって、第２の薄膜スタックが堆積される。第２の薄膜スタックは半導体材料および導電性材料を含むことが好ましい。
【００５２】
次に、ステップ１１２０によって、第２のポリマー層が堆積される。その後、ステップ１１３０によって、異方性エッチングが実行され、それにより第２の薄膜スタックが除去されて、レジストの一部が露出される。最後に、ステップ１１４０によって、レジストおよび第２のポリマーの残りの部分が除去される。
【００５３】
半導体デバイスを形成するための方法およびシステムが開示されてきた。その方法およびシステムは、スタンピングツールを用いて３Ｄレジスト構造を生成することを含み、それにより薄膜パターンが一度の成形ステップでレジストに転写され、その後、後続の処理ステップにおいて現れるようになる。
【００５４】
本発明が図示される実施形態にしたがって記載されてきたが、当業者であれば、それらの実施形態に対する変形形態が実現可能であり、それらの変形形態が本発明の精神および範囲内に入ることは容易に理解されよう。したがって、併記の特許請求の範囲の精神および範囲から逸脱することなく、数多くの変更が当業者によってなされる場合がある。
【００５５】
【発明の効果】
本発明によれば、半導体デバイスの製造時に、基板の拡大あるいは縮小に関係なく薄膜のパターニングステップ間の位置ずれが生じることのない、簡単で、費用対効果があり、しかも既存の技術に容易に適応する半導体微細加工方法およびシステムを提供することである。
【図面の簡単な説明】
【図１】本発明による方法の上位レベルの流れ図。
【図２Ａ】スタンピングツールを用いる３Ｄレジスト構造の形成を示す図。
【図２Ｂ】スタンピングツールを用いる３Ｄレジスト構造の形成を示す図。
【図２Ｃ】スタンピングツールを用いる３Ｄレジスト構造の形成を示す図。
【図３】交点アレイ構成の図。
【図４Ａ】シャドーイング効果を用いて交点アレイを形成する、第１の実施形態を示す図。
【図４Ｂ】シャドーイング効果を用いて交点アレイを形成する、第１の実施形態を示す図。
【図４Ｃ】シャドーイング効果を用いて交点アレイを形成する、第１の実施形態を示す図。
【図４Ｄ】シャドーイング効果を用いて交点アレイを形成する、第１の実施形態を示す図。
【図４Ｅ】シャドーイング効果を用いて交点アレイを形成する、第１の実施形態を示す図。
【図４Ｆ】シャドーイング効果を用いて交点アレイを形成する、第１の実施形態を示す図。
【図４Ｇ】シャドーイング効果を用いて交点アレイを形成する、第１の実施形態を示す図。
【図５】本発明による方法の第１の実施形態の流れ図。
【図６Ａ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図６Ｂ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図６Ｃ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図６Ｄ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図６Ｅ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図６Ｆ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図６Ｇ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図６Ｈ】２つのポリマーを用いて交点アレイを形成する、第２の実施形態を示す図。
【図７】本発明による方法の第２の実施形態の流れ図。
【図８】基板がフォトポリマーの薄い層でコーティングされ、次にＰＤＭＳの紫外線透過性の型によって成形された実験の結果を示す図。
【図９】第１の機構が第２の機構よりも狭いトポロジーを示す図。
【図１０Ａ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｂ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｃ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｄ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｅ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｆ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｇ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｈ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｉ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｊ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｋ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１０Ｌ】毛管力を用いることにより交点アレイを形成する、第３の実施形態を示す図。
【図１１】本発明による方法の第３の実施形態の流れ図。
Claims (10)
- 基板を用意することと、
前記基板上に第１の材料層を堆積することと、
前記基板上に３次元（３Ｄ）レジスト構造を形成することとを含み、
前記３Ｄレジスト構造は、前記３Ｄレジスト構造において垂直方向の異なる複数の高さをもつ、半導体デバイスを形成する方法。 - 前記垂直方向の異なる複数の高さのうち少なくとも１つは、他の高さとは大きく異なる請求項１に記載の方法。
- 前記基板はフレキシブル基板材料であり、前記３Ｄレジスト構造を形成するステップは、
前記第１の材料層上にレジスト層を堆積することと、
前記３Ｄレジスト構造を形成するために、前記レジスト層に３Ｄパターンを転写することとをさらに含む請求項２に記載の方法。 - 前記レジスト層に３Ｄパターンを転写するステップは、
スタンピングツールを用いて、前記レジスト層内に前記３Ｄパターンを形成することと、
前記レジスト層を硬化させることにより、前記３Ｄレジスト構造を形成することとをさらに含む請求項３に記載の方法。 - 前記基板上に交点アレイを形成することをさらに含む請求項４に記載の方法。
- 前記交点アレイを形成するステップは、
前記３Ｄレジスト構造の第１の最も薄い層を異方性エッチングして貫通することにより、前記第１の材料層の第１の部分を露出させることと、
前記第１の材料層の前記露出された第１の部分をエッチングすることにより、前記第１の材料層の厚みより大きな深さをそれぞれ含む複数のポケットを前記基板内に形成することと、
前記３Ｄレジスト構造の２番目に最も薄い層をエッチングして貫通することにより、前記第１の材料層の第２の部分を露出することと、
前記第１の材料層の前記露出された第２の部分をエッチングすることと、
前記３Ｄレジスト構造の３番目に最も薄い層をエッチングして貫通することにより前記第１の材料層の第３の部分を露出することと、
前記第１の材料層の前記露出された部分と、前記３Ｄレジスト構造の残りの部分との上側に、半導体材料および導電性材料を含む第２の材料層を堆積することと、
前記３Ｄレジスト構造の前記残りの部分を除去することとをさらに含む請求項５に記載の方法。 - 前記交点アレイを形成するステップは、
前記３Ｄレジスト構造の第１の最も薄い層を異方性エッチングして貫通することにより前記第１の材料層の第１の部分を露出することと、
前記第１の材料層の前記露出された第１の部分をエッチングすることにより前記基板の一部を露出することと、
前記３Ｄレジスト構造の２番目に最も薄い層をエッチングして貫通することにより前記第１の材料層の第２の部分を露出することと、
前記第１の材料層の前記露出された部分と、前記３Ｄレジスト構造の残りの部分との上側に、半導体材料および導電性材料を含む第２の材料層を堆積することと、
前記第２の材料層上に、前記３Ｄレジスト構造とは異なるエッチング速度で、第２のレジスト層をロールコーティングすることと、
前記第２のレジスト層をエッチングすることにより、前記第２の材料層の第１の部分を露出することと、
前記第２の材料層の前記第１の部分をエッチングすることと、
前記３Ｄレジスト構造の前記３番目に最も薄い層をエッチングすることにより前記第１の材料層の第３の部分を露出することと、
前記第１の材料層の前記第３の部分をエッチングすることと、
前記３Ｄレジスト構造の残りの部分と、前記第２のレジスト層の残りの部分とを除去することとをさらに含む請求項５に記載の方法。 - 前記３Ｄレジスト構造は、別の溝よりも狭い溝を少なくとも１つ含み、交点アレイを形成する前記ステップは、
前記第１の材料層の前記露出された部分と、前記３Ｄレジスト構造の残りの部分との上側に、半導体材料と導電性材料とを含む第２の材料層を堆積することと、
前記少なくとも１つの溝へと容易に入っていく第２のレジスト層を、前記第２の材料層上に堆積することと、
前記第２の材料層を異方性エッチングすることにより前記３Ｄレジスト構造の一部を露出することと、
前記３Ｄレジスト構造の前記残りの部分と前記第２のレジスト層の前記残りの部分とを除去することとをさらに含む請求項５に記載の方法。 - 半導体デバイスを形成する方法であって、
フレキシブル基板材料を用意することと、
前記フレキシブル基板上に第１の材料層を堆積することと、
前記第１の材料層上にレジスト層を堆積することと、
スタンピングツールを用いることにより、前記レジスト層内に３Ｄパターンを形成することと、
前記レジスト層を硬化させることにより、前記第１の材料層上に、垂直方向の異なる複数の高さを含み、少なくとも１つの高さは他の高さとは著しく異なる３Ｄレジスト構造を形成することと、
前記３Ｄレジスト構造を用いることにより前記フレキシブル基板上に交点アレイを形成することとを含む方法。 - フレキシブル基板上に第１の材料層を堆積させる手段と、
前記フレキシブル基板上にレジスト層を堆積させる手段と、
垂直方向の異なる複数の高さを含み、少なくとも１つの高さは他の高さとは著しく異なる３Ｄパターンを、前記レジスト層に転写し、前記第１の材料層上に３Ｄレジスト層を形成する手段と、
前記３Ｄレジスト層を用いて前記フレキシブル基板上に交点アレイを形成する手段とを含む、半導体デバイスを形成するシステム。
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