JP2006165555A - 自己整合パターニング方法 - Google Patents

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Abstract

【課題】本発明は、基板上に複数の薄膜トランジスタを製造するために用いることができる自己整合パターニング方法に関する。
【解決手段】基板１２、導電層１４、絶縁層１６及び犠牲層１８から成る多層構造１０の一部である犠牲層１８の表面上にパターニングされたマスク２０を形成する。次に、非パターン領域をエッチングし、空所を残す犠牲層、絶縁層１６及び導電層１４の対応する領域を除去する。次に、誘電体２２の層を、エッチングされた多層構造全体に形成し、少なくとも実質的に空所を満たす。次に、形成された誘電体をエッチングし、犠牲層の残留領域２８の側面を露出させる。次に、導電材料３０を、エッチングされた誘電体の表面上に形成する。最後に、犠牲層の残留領域２８を覆っていた材料と一緒に除去する。
【選択図】図１

Description

本発明は自己整合パターニング方法に関し、特に、基板上に複数の薄膜トランジスタを製造するのに有用な方法に関する。
基板上に複数の薄膜トランジスタを製造できる低コストで高解像度のパターニング方法の提供が求められている。従来、このようなパターニングはフォトリソグラフィ技術を用いて実施されていた。この技術は非常に高解像度のパターニングを可能にするが、予め基板上に製造された微細な構造に対して、フォトマスクを位置合わせすることが必要となる。フォトマスクは、通常、予め加工された微細な構造に対して約０．１μｍの許容範囲内で位置合わせがされなければならず、さもなければ、得られたトランジスタは、その要素が精密に位置合わせされないために機能しなくなる。この位置合わせ工程が、製造プロセスに照らしてみた中で総じて重要な価値を占めている結果、このような精密なアライメントを達成する必要性が技術的に求められている。しかし、このような先端的な電子製品の製造プロセスには常にコスト削減の要求がある。
微細エンボス加工、ナノインプリント、ソフトコンタクト印刷と言った代替技術が高解像度パターニングを実施するために開発された。しかし、これらの技術の全てにおいても、薄膜トランジスタの層を製造するために、フォトマスクのような製造用ツールを、予め製造された微細な構造に精密に位置合わせすることが何らかの段階で必要である。従って、これらの最新の方法においても、やはり低コストで高解像度のパターニング技術を提供することができない。予め画定した微細な構造にフォトマスクを精度良く位置合わせするような工程を含む必要がなく、特に、基板上への複数の多数の薄膜トランジスタの製造に使用できるパターニング技術を考案することが正に望まれることになる。
フレキシブル基板上の大きな面積に渡って多数の多層薄膜トランジスタの２次元配列を製造することに関しては、より具体的な問題が発生する。このような配列は、携帯電話や、原理的には最大で数平方メートルまでの大きさのテレビあるいはコンピュータ画面のような表示デバイスを製造するために使用できるので、有用である。このトランジスタの配列がフレキシブル基板上に形成されれば、ロールツーロール製造技術を用いての表示デバイスの製造が可能になるという利点があり、使用しない時には、例えば、巻き取っておくことができるような、携帯性の高い表示デバイスを最終的には供給するという更なる利点がある。
基本的には、必要な薄膜トランジスタの配列はソフトコンタクト印刷技術あるいはナノインプリント技術を用いて形成することができる。しかし、これらの技術では、一回で、複数のトランジスタのソース及びドレイン電極、又はゲート電極などデバイスの一層しか画定することができない。そして、薄膜トランジスタを引き続き製造していく上では、上述のように、従来のフォトリソグラフィ加工を必要とし、既に形成された電極構造に対して精密に位置合わせする工程が必要となる。しかし、フレキシブル基板で、大きな面積の場合、フォトリソグラフィ技術を用いたとしても、基板の反り、熱膨張あるいは熱収縮のため、必要とする精密な位置合わせを実現するのは困難である。更に、ロールツーロール製造技術を使用すると、この技術を使用する際には基板に加えられなければならない張力のため、不均一な捩れを基板に生じる。
そこで、本発明は、薄膜トランジスタの従来技術での配列の製造における、多くの精密位置合わせ工程を用いる事の必要性に付随する上記の問題に対処することを目的とする。特に、本発明は、複数の多数の薄膜トランジスタを、精密な位置合わせ工程といったものを必要とせずに基板上に製造できる自己整合パターニング方法を提供することを目的とする。
本発明の第1の態様によれば、基板上に複数の薄膜トランジスタを製造するために用いる自己整合パターニング方法は、
（i）基板、導電層、絶縁層、犠牲層の順に構成されてなる多層構造の一部である犠牲層の表面に、パターニングされたマスクを形成する工程と、ここで、マスクのパターンは、多数の薄膜トランジスタの少なくともゲート電極の配置を決定し、
（ii）多層構造の非パターニング部をエッチングし、空所を残す犠牲層、絶縁層及び導電層の対応領域を除去する工程と、
（iii）エッチングされた多層構造の全体を覆って誘電体の層を形成し、少なくとも空所を実質的に満たす工程と、
（iv）形成された誘電体をエッチングし、犠牲層の残留領域の側面を少なくとも部分的に露出する工程と、
（v）エッチングされた誘電体の表面に導電性材料を形成する工程と、
（vi）犠牲層の残留領域を、任意の覆っている材料と一緒に除去する工程と、から構成される。
先の段落及び本明細書の各所で使われる「犠牲層」とは、例えば、適切な溶剤中で溶解させる、物理的に剥ぎ取る、又は適切なエッチング液を使ってエッチングするといった比較的簡単な方法で、それが一部を成す多層構造から容易に除去することができる層を意味する。先の段落及び本明細書の各所で使われる「空所」とは、隙間、空洞、くぼみ、又はそれらの組み合わせで、マスクによって保護されない多層構造の部分をエッチングで取り去ることにより形成された空容積を意味する。先の段落及び本明細書の各所で同じように使われる「の順」とは、基板が導電層を担持し、その導電層が次に絶縁層を担持し、その絶縁層が次に犠牲層を担持するというように、多層構造が構成されていることを意味する。しかし、これは、これらの層間に一つ以上の介在層の存在を除外しようとするものでも、又、除外するものでもない。
本発明の自己整合パターニング方法は、既に製造された微細な構造にフォトマスクを精密に位置合わせする事を必要とせずに、基板上に複数の薄膜トランジスタを製造することを可能にする。特に、本発明によって供される方法は、製造された薄膜トランジスタの配列におけるゲート、ソース及びドレイン電極を、ここで説明される自己整合技術によって適切に位置合わせする。
多層構造の基板は、好ましくは、ロールツーロール製造方法で使用できるように十分な柔軟性を備えるべきである。このような製造方法においては、初めに、基板はコイル巻きの状態で供給される。基板は巻きを解かれ、ロールに巻き戻される前に、その上への複数の薄膜トランジスタの製造を含む様々な製造工程に供される。このような製造方法は、加工の観点からは魅力的であり、又固定的な平面画面よりは、むしろ巻き取り構造の画面に移行し得る大画面デバイスの製造を可能にし、携帯性が向上する。
一つの好ましい態様として、本方法は工程（vi）の後に、複数のボトムゲート薄膜トランジスタを形成するように半導体材料の層を形成する工程を更に含む。本態様では、トランジスタのゲート電極は多層構造の導電層から引き出され、一方、ソース及びドレイン電極は工程（v）で形成された導電材料から引き出される。
別の好ましい態様として、工程（i）で使用された多層構造は、複数のトップゲート薄膜トランジスタがパターニング方法で形成されるように、基板と導電層の間に半導体層を更に含む。本態様では、導電層は不連続でなければならない。そうでなければ、隣接するトランジスタのソース及びドレイン電極が互いに電気的に接続されてしまう。本態様では、ソース及びドレイン電極は多層構造の導電層から形成され、一方、ゲート電極は工程（v）で形成された導電材料から形成される。
上記の二つの好ましい態様において、薄膜トランジスタには当然、必然的に存在する半導体材料は、有機、又は無機半導体材料である。これらの態様において、有機材料は溶液処理可能であるので、有機半導体材料を使用する事には利点がる。しかし、例えば、シリコンのコロイド懸濁液の作成、又は有機半導体材料を無機半導体材料に変える事によって、無機半導体材料も溶剤処理可能にする可能性がある。
特に好ましくは、本発明の方法は、複数の薄膜トランジスタを２次元配列の形態に製造するのに使用されるべきであり、その面積は、少なくとも０．０００１ｍ2、より好ましくは少なくとも１ｍ2、そして最も好適には少なくとも３ｍ2である。トランジスタを、このような配列に少なくとも１０００トランジスタ／ｃｍ2の密度で集積しても良い。この場合、配列の各トランジスタを有機発光ダイオードのような発光セルに接続する事で、大型表示デバイスを製造できる。
図１は、二つの隣接するボトムゲート薄膜トランジスタの製造の一部として、本発明の工程を模式的に断面に示す。すなわち、図１aは、多層構造１０の一部である犠牲層１８の表面上のパターニングされたマスク２０の配置を示す。多層構造１０は、順に基板１２、導電層１４、絶縁層１６及び犠牲層１８から成る。マスク２０のパターンは、複数のボトムゲート薄膜トランジスタの製造において、複数のトランジスタのソース、ドレイン及びゲート電極の全ての配置を決定する。
基板１２は、ロールツーロール製造方法に使用できるために十分な柔軟性を備えることが好ましい。基板はプラスチックのような高分子で形成されても良い。適切なプラスチックの例としては、ポリエチレンナフタレート（PEN）及びポリエチレンテレフタレート（PET）が挙げられる。一方、使用される基板として、ガラス板のような従来からの非柔軟性基板も良い。通常は、基板の厚みとしては１μｍから１０ｍｍ、より好ましくは１０μｍから１ｍｍである。
基板１２は、通常５〜２００nm、より好ましくは２０〜１００nmの厚みを有する薄い導電層１４で覆われている。導電層は、アルミ、クロム、銀、又は金、又はそれらの任意の混合物などの金属で、例えば、加熱蒸着によって形成しても良い。導電層１４は、ポリイミド、ポリメチルメタクリレート、ポリ（４メチル１ペンタン）、又はポリ（４ビニルフェノール）などの絶縁層１６で覆われている。スピンコーティングによって絶縁材料を形成できる。絶縁層は、通常３０nm〜２μｍ、より好ましくは５０nm〜０．７５μｍの厚みを有する。
次に、犠牲層１８を、例えば、スピンコーティングで絶縁層１６上に形成する。犠牲層は、例えば適切な溶剤中で溶解させる、物理的に剥ぎ取る、又は適切なエッチング液を用いてエッチングするといった必要がある場合に、多層構造から比較的容易に除去できる物質で形成される。一つの候補として、ポリメチルグルタルイミド（PMGI）で犠牲層を形成することが挙げられる。この材料の層は、水性アルカリ溶液の処理により除去することができる。犠牲層を形成し得る他の材料としては、ポリ（４ビニルフェノール）又はポリスチレンが挙げられる。犠牲層の厚みとしては、５０nm〜１μｍが好ましく、より好ましくは０．１μｍ〜０．７μｍである。
犠牲層１８の絶縁層１６に対する接着性を高めるために、絶縁層１６を、先ず、親水化するために、例えば、酸素プラズマで処理することにより活性化しても良い。例えば、絶縁層がポリイミドで形成されていれば、これにより、表面に多くの水酸基群を発生させる効果がある。
ドクターブレード法、スクリーン印刷、オフセット印刷、フレキソ印刷、パッド印刷、蒸着、スパッタリング、化学気相堆積、ディップ又はスプレーコーティング、無電界メッキのような様々な他の技術によって、多層構造の層を形成しても良い。もちろん、形成技術としては、形成される材料の性質を考慮しなければならず、材料、及び／又は層によってはこれらの技術が適用できないものもある。
次に、パターニングされたマスク２０を多層構造１０の上に形成する。このマスクのパターンは、得られた複数の薄膜トランジスタの電極の配置を決定する。マスク２０を既に存在する任意の構造に対して厳密に位置合わせする必要はない。マスクは、通常、１nm〜１μｍの厚みを有し、より好ましくは、１０〜１００nmの厚みを有する。図１aで「a」で指示されたマスクの幅は完成したトランジスタのゲート電極の幅を決定する。好ましくは、この幅は０．５〜５０μｍの範囲であり、より好ましくは、５〜３５μｍである。当業者に良く知られているように、ゲート電極の幅は、得られたトランジスタの性能を最適にするために可能な限り小さくするべきである。
一つの好適な実施形態として、先ず、犠牲層１８の表面にゲルマニウムの層を蒸着により全面形成することで、マスクを形成する。続いて、パターニングされたマスキング層を、例えば、インクジェット印刷、フォトリソグラフィ、微細エンボス、ナノプリンティング、又はソフト印刷により、例えば、ポリ（３，４−エチレンジオキシチオフェン）−ポリスチレンスルフォン酸（PEDOT：PSS）で形成する。あるいは、コロイド金属（例：銀）又はコロイド酸化物（例：二酸化チタン）のような酸素プラズマ耐性材料のシャドーマスク蒸着を用いて、エッチマスクを直接パターンとして形成できる。マスクは、インクジェット印刷で形成しても良い。適切なマスク材料としては、最初の全面形成であれば、CF４ガスに曝された時にゲルマニウムよりも低いエッチングレートを持つ物が一般的である。
次の工程は、図１ｂに示すように、多層構造をエッチングし、非パターニング領域に対応する犠牲層の領域と絶縁層及び導電層の対応する領域を除去する。このエッチング工程で、２１で表示されるエッチングされた材料が存在した場所に空所が形成される。ここで、上述したようにマスクはPEDOT：PSSから形成され、先ず、エッチングを、マスクされていないゲルマニウムを選択的に除去するCF４で実施することができ、犠牲層１８を露出する。次に、犠牲層１８及び絶縁層１６を、例えば、O2プラズマを用いてエッチングし、それにより導電層１４を露出させる。導電層１４を、次に、例えば、テトラメチルアンモニア水酸化物を主成分とするMF-319現像液でエッチングする。炭酸ナトリウム、重炭酸ナトリウム、又は水酸化ナトリウムから成る他のアルカリ系現像液も導電層をエッチングするのに使用しても良い。
図１ｂに示すエッチング工程は、当業者に良く知られた他の技術を用いて実施されても良い。それらとしては、レーザー剥離、コロナ放電処理、UV−オゾン処理、溶媒溶解を含む湿式化学エッチング、又は化学溶解がある。
これらエッチング工程の結果として、基板１２から順に、導電材料の層２４、絶縁材料の層２６、及びマスク２０で覆われた犠牲材料の層２８から成る多層積層２３が形成される。上記の詳細な実施形態において、マスク２０の層はゲルマニウムの下部薄層及びPEDOT：PSSの最上層とから成る。
次の工程は、図１ｃに示すように、エッチング工程によって形成された空所２１を少なくとも実質的に誘電体２２で満たす事であり、エッチングされた構造の全体をポリメチルメタクリレートなどの誘電体で覆うことで都合良く形成することができる。このような誘電体の層はスピンコーティング又はインクジェット印刷で形成でき、その後、形成された層は加熱しながら適当な平らな表面に対して機械的に圧縮され平坦になる。適当な表面としては、シリコンウェハの表面がある。加熱温度は誘電体の分子鎖の長さによって選択される。所与のタイプの高分子において、比較的短い分子鎖の高分子は比較的低いガラス転移温度であり、それで形成された誘電体層は低い温度で平坦化される。一方、同じタイプの高分子で比較的長い分子鎖のものは比較的高いガラス転移温度を有し、それによって形成された誘電体は高い温度で平坦化される。通常、加熱温度は誘電体のガラス転移温度から約３０〜５０℃高い。誘電体がポリメチルメタクリレートで形成された場合、適切な温度は分子量３５万で約１７０℃、又分子量１５万で約１３０℃である。
図１ｃにおいて、誘電体２２は、空所２１を満たすだけでなく積層２３も覆うように示されている。しかし、このような誘電体の厚い層を形成することが必須ではない。誘電体の層は、積層２３の絶縁層２６が少なくとも誘電体によって覆い隠されるのに十分な厚みであることが肝要である。しかし、絶縁層をこの厚みに精密に形成することは困難であり、図示のように、誘電体が積層23を覆い隠すように余分に誘電体を形成するのは遥かに容易である。
次の工程は、図１ｄに示すように、誘電体２２をエッチングし、犠牲層の残留領域２８の側面の少なくとも一部を露出させる。理想的には、誘電体はその最上面が積層２３の絶縁層２６の最上面とほぼ一致するようにエッチングされるべきである。これにより、確実に犠牲層２８の側面が少なくとも実質的に露出し、後の工程で除去しやすくなる。所望の厚みの±１μｍまでエッチングできるポリメチルメタクリレートなどのプラズマエッチングプラスチック用の既存技術で、誘電体２２を、適切な厚みまで容易にエッチングすることができる。
誘電体のエッチングは、好ましくは酸素プラズマを用いて実施する。注目すべきは、このエッチング加工も積層２３の上方から誘電体２２を除去するが、積層の最上面のマスク２０は貫通しないということである。結果として、このエッチング加工後、積層２３は無傷で残る。
次の工程は、図１eに示すように、積層２３のそれぞれの周りに導電材料３０を形成する。従って、導電材料は各積層の両側とその最上面にも（付随的に）形成される。この導電材料は、後にトランジスタのソース及びドレイン電極を形成する。例によって、導電材料３０を金属の加熱蒸着、又は適当な分散剤中にコロイド粒子を含有する溶液のインクジェット印刷により形成しても良い。形成される導電層３０の厚みは、好ましくは１０〜１００nmである。クロム、アルミ、金、銀、銅、ニッケル、又はこれらを任意に組み合わせなどの金属によって形成しても良い。
注目すべきは、導電層３０は、エッチングされた誘電体の全域に渡る全面層として形成できないということである。何故なら、このような全面形成した導電材料は、隣接したトランジスタに個々のソース及びドレインを形成できないからである。従って、導電材料３０は選択的に形成されなければならない。これは、３０μｍという小さいサイズの液滴、近い将来にはインクジェット印刷技術の更なる開発で５〜１０μｍの最小液滴サイズが期待されるが、を通常に生成できるコロイド金属粒子のインクジェット印刷技術によって容易に達成される。表示体の場合、全薄膜トランジスタの内在する占有面積は、通常数十平方ミクロンにできる。従って、インクジェット印刷によって生成された液滴は、図１eに示すように積層２３に対して所望の位置にコロイド金属粒子を形成することができる。
次の工程は、図１ｆに示すように、犠牲層２８の残渣を、例えば、剥ぎ取る、又は適当な溶液で溶解することにより除去する。犠牲層がPMGIで形成されていれば、犠牲層２８は水酸化カリウム、水酸化ナトリウム、又はアルキルアリールスルフォン酸ナトリウムのようなアルカリ現像液で処理をすることにより除去できる。この除去工程は、例えば、超音波槽内で実施することにより促進できる。この技術において、犠牲層は、例えば、アセトン又はエタノールのような有機溶剤によって容易に洗い流せるポリ（４ビニルフェノール）、又はポリスチレンで形成できることも知られている。
犠牲層２８の除去は、犠牲層２８によって担持されている積層２３の最上面のマスク２０及び導電材料３０のような覆っていた材料をも除去する。犠牲層を除去することで、既に形成された導電材料３０は、最終的なトランジスタのドレイン及びソース電極を其々形成する個別の領域３２及び３４に分割される。
図１ｇに示す最終工程としては、複数の多層薄膜トランジスタの製造を完遂するために、半導体３６の層を、例えば、スピンコーティングによって塗布し、ソース及びドレイン電極をつなぐ。従って、各トランジスタはドレイン電極３２、ソース電極３４、及びゲート電極２４を含む。半導体材料は、３−ヘキシルチオフェン（P3HT）、又はポリアリールアミン（PAA）のような有機半導体でも良い。半導体の厚みは、通常１０〜３００nmの厚みで、より好ましくは２０〜１５０nmである。当然の事ながら、層３６は半導体から形成されているので、隣接するトランジスタの電極間をショートさせることなく、従って、隣接するトランジスタ間のクロストークを防止する。
当業者には良く知られているように、ゲート電極がソース及びドレイン電極の端の若干下層にある事には利点がある。従って、図１に示す方法に従って生成されたようなボトムゲートトランジスタの場合には、ドレイン電極３２及びソース電極３４が、それらのわずかな端部が直接ゲート電極２４の上方になるように配置されていて好都合である。このような配置は、プラズマエッチングに由来する通常の形状の結果として、本発明に従って容易に実現される。このような形状を、誇張した形で図２aに示す。図２aは基板１２上に形成された隣接する積層２３を示す。各積層は導電層２４、絶縁層２６、犠牲層２８、及びマスク２０を含む。本図はプラズマエッチングに由来する積層２３の若干傾斜した形状を示す。この形状は、誘電体を満たし、誘電体をエッチングし、そして導電材料を形成した工程の後の結果であり、導電材料の一部はゲート電極となる導電層２４の真上に位置する。このオーバーラップの程度は、絶縁層２６及び犠牲層２８を形成する材料を適切に選択することで制御することができる。絶縁層２８を形成する材料が絶縁層２６を形成する材料よりもプラズマでエッチングされやすい場合には、エッチングの結果得られる積層の形状は、ゲート電極とソース-ドレイン電極間のオーバーラップを実現し易くする。
ソース及びドレイン電極がゲート電極を若干覆うように配置できる他の方法は、積層２３を乾燥することであり、図２ｂに示す。同図において、積層２３の犠牲層２８は、絶縁層２６及び導電層２４の幅に比較して縮小していることがわかる。これは、犠牲層２８を形成する材料のガラス転移温度以上で、絶縁層２６及び導電層２４を形成している材料が寸法上安定している温度で積層２３をアニールすることにより達成できる。図２ｂと図１を比較することにより、乾燥された積層は、ドレイン及びソース電極が最終的にはゲート電極２４を若干覆うようになる事がわかる。
これを、上記のように生成されたボトムゲート薄膜トランジスタの配列を示す平面図である図３に、模式的に示す。配列は多数のトランジスタから成り、各トランジスタはドレイン電極３２、ゲート電極２４、及びソース電極３４を含んでいる。ドレイン電極３２及びソース電極３４は実線で示されているが、これらの電極は半導体の最上層３６の下にある。先ず、本実施形態におけるドレイン電極３２はソース電極３４よりも寸法的に大きいことが見てとれる。ドレイン及びソース電極が同じ大きさである理由はない。むしろ、ドレイン電極が最終的にトランジスタの配列から製造された表示デバイスの発光セルに全て接続する場合には、これら電極の一つ、この場合にはドレイン電極３２、が大きい事が利点となる。
更に、ドレイン電極３２及びソース電極３４がゲート電極２４を若干覆っていることがわかる。既に述べたように、この若干覆っている事がトランジスタ性能の向上に繋がる。オーバーラップが大き過ぎると、ソースとゲート電極間の抵抗は破壊し、両者間に許容できない高いリーク電流を招くことになる。つまり、最適なオーバーラップ量は、それがゲート電極２４とソース電極３２及びドレイン電極３４との間の垂直方向の間隔にほぼ等しい時に生じる。
本発明の方法を、複数のトップゲート薄膜トランジスタの製造に関して、図４を参照しながら更に説明する。図４は二つの隣接するトップゲート薄膜トランジスタの製造の一部として本発明の工程を断面で示す。従って、図４aは多層構造１１０の一部である犠牲層１１８の表面上のパターニングされたマスク１２０を示す。多層構造１１０は、基板１１２、半導体層１１３、導電材料１１４の不連続な層、絶縁層１１６、及び犠牲層１１８の順に構成される。マスク１２０のパターンは、複数のトップゲート薄膜トランジスタを製造する場合、複数のトランジスタのゲート電極の配置及びソース及びドレイン電極の横方向の拡がりを決定する。
多層構造１１０の幾つかの層は図１に関して述べられたものと次の点を別としてほぼ同じである。先ず、半導体材料１１３の層は（不連続の）導電層１１４と基板１１２の間に形成される。半導体層はP3HT又はPAAのような有機半導体から形成される。通常、半導体層は１０〜３００nmの厚みで、好ましくは、２０〜１５０nmの厚みである。
導電層１１４の不連続な層を、半導体層１１３上に形成する。導電層は通常５〜２００nmの厚みで、より好ましくは、２０〜１００nmの厚みである。導電層１１４は、好ましくはインクジェット印刷で半導体層１１３上に形成される。導電材料は略矩形状に印刷され、各矩形が最終的には一つのトランジスタのソース電極及び隣接するトランジスタのドレイン電極を提供する。この段階で連続する導電層を形成できない理由は、隣接するトランジスタが直接電気的に接続した電極を有することになり、これは勿論避けなければならない事であるからである。多層構造の絶縁層及び犠牲層については図１に関して説明した通りである。
マスク１２０は、図１に関して述べたマスク２０とほぼ同じ方法で形成することができる。しかし、図４aに示すように、マスクは導電層１１４の矩形のパターンに概ね位置合わせがされなければならない。マスクの開口部を、それらの開口がソース−ドレインの分離とゲート長を画定するように、導電層１１４の領域の上方に設置することが特に重要である。
次の工程は、図４bに示すように、多層構造をエッチングして、非パターン領域に対応する犠牲層１１８の領域と、対応する絶縁層１１６及び導電層１１４の下部領域を除去する。このエッチング工程で、以前あった材料がエッチングで除去された空所が残る。エッチングは図１bに関して述べたのと同様の方法で実施できる。しかし、このエッチングは半導体層１１３には影響すべきではなく、エッチング方法はこの事を考慮して適切に選択されなければならない。
エッチングの結果、基板１１２及び半導体１１３から順に、導電材料の部分層、マスク１２０で覆われた犠牲材料の層１２８及び絶縁材料の層１２６から成る多層積層１２３が形成される。
次の工程は、図４ｃに示すように、エッチングすることで形成された空所２１を、少なくとも実質上誘電体１２２で満たす。この工程は、図１cに関して述べたのと同じ方法で実施することができる。
次の工程は、誘電体1２２をエッチングし、犠牲層の残留領域1２８の側面の少なくとも一部を露出させる。理想的には、誘電体はその最上面が積層1２３の絶縁層1２６の最上面とほぼ一致するようにエッチングされるべきである。これにより、後の工程で犠牲層1２８を除去しやすくするために、確実に犠牲層1２８の側面が少なくとも実質的には露出する。エッチングは、図１dに関して述べたのと同様の方法で実施できる。
次の工程は、図４ｅに示すように、導電材料１３０の層を、エッチングされた誘電体１２２の表面上に形成する。導電材料がこの加工の間にマスク１２０の最上面に形成されても良い。通常、導電材料１３０は金属の加熱蒸着によって形成することができる。本実施形態では、不要な導電材料は全て次の工程での犠牲層の除去と同時に除去されるので、導電材料を必ず離散した領域に形成する必要はない。
次の工程は、図４fに示すように、図１ｆに関して説明したように、犠牲層１２８の残渣を、例えば、剥ぎ取る又は適当な溶剤で溶解する事により除去する。
犠牲層１２８を除去すると、積層１２３の最上面上のマスク２０及び導電材料１３０のような覆っている材料もまた除去される。犠牲層１２８が除去と、直ちにトランジスタが製造される事となり、各トランジスタはドレイン電極１３２、ソース電極１３４、及びゲート電極１３０を含む。ドレイン電極１３２及びソース電極１３４は導電層１１４から形成され、ゲート電極１３０は以前の工程で形成された導電材料１３０から形成される。
上記のように、本発明の方法により薄膜トランジスタの配列が基板上に製造される。このような配列は、例えば、各トランジスタのドレイン電極を有機発光ダイオードのような対応する発光セルに接続することにより、表示デバイスとして変換されても良い。
本発明によって提供される自己整合パターニングにおいて、薄膜トランジスタの配列の様々な層は、フォトリソグラフィのような精密な位置合わせが要求される工程を必要とせずに自己整合によって加工されることを注記しておく。更に好ましくは、この方法は、大画面表示デバイスをロールツ−ロール加工によって加工するために局所的に材料を形成するようにインクジェット印刷と組み合わせることができる。
本発明を、以下の実施例を参照しながら更に説明する。
本発明の自己整合パターニング方法を、基板上にボトムゲート薄膜トランジスタの配列を製造するのに用いた。
先ず、４０nmの厚みのアルミ層１４をガラス基板１２上に蒸着した。次に、アルミで覆われたガラス基板上に５００nmの厚みのポリイミド１６をスピンコーティングした。この膜を２４０℃で１５分間ベーキングした。次に、ポリイミドをエッチングパワー１００ワット、流量２００ｍｌ／分のプラズマ生成ガスで酸素プラズマに曝すことにより活性化させた。これにより、その表面に水酸基群を発生させてポリイミドを親水化し、ポリイミド表面への犠牲層の接着力を促進した。
次に、プラズマ処理されたポリイミドの最上面に、５００nmの厚みのPMGI１６をスピンコーティングした。次に、得られた構造物を２２０℃で１０分間ベーキングした。
次に、１０nmのゲルマニウムの層をPMGI膜の最上面に加熱蒸着した。続いて、マスク２０を形成するためのパターンを水性PEDOT：PSS溶液でインクジェット印刷した。PEDOT：PSS溶液のインクジェット印刷に対して濡れ性のある表面を得るために、約５nmの厚みのポリ（４−ビニルフェノール）をゲルマニウム層上にスピンコーティングした。
次に、得られた構造体を、先ず、マスクされていないゲルマニウム層をエッチング除去する１５０ｍｌ／分のガス流量、エッチングパワー２００ワットのCF４でエッチングした。エッチングは1分間行った。２番目に、ガス流量３００ｍｌ／分、エッチングパワー３００ワットの酸素プラズマを使用してPMGI及びポリイミド層をエッチングした。３番目に、テトラメチルアンモニアの水溶液を主成分とするMF-319を使用して、覆われていなかったアルミ膜の領域をエッチング除去した。エッチングは室温で約３分間行った。
得られたサンプルを水で洗浄し、次に乾燥し、その後１μｍの厚みのポリメチルメタクリレート２２をその上にスピンコーティングし、続いて１６０℃で５分間ベーキングした。次に、スピンコーティングされたポリメチルメタクリレート層を平坦にするために、サンプルを１７０℃のシリコンウェハ表面に機械的に押圧し、エッチング工程で残された全ての空所をポリメチルメタクリレートが確実に満たすようにした。
次に、酸素プラズマを使用し、犠牲PMGI層を露出させるためにポリメチルメタクリレート層をエッチングした。エッチングパラメータはポリメチルメタクリレート層の厚みに応じて選択される。パターニングされた列配列構造に対して、ポリメチルメタクリレート層の厚みをｔ、PMGI及びポリイミド層の合計厚みをｈ、図１ａに示す寸法をａ、aと分離した隣接積層２３の距離の和に相当する構造物の周期をTとして、エッチングパラメータΔは、Δ＝ｔ−ｈ（T−a）／Tで計算される。ポリメチルメタクリレートは、PMGIが全て露出するまでエッチングした。
次に、２５μｍの金、及び５nmのクロムの緩衝層を、適切な開口サイズで配置された穴明きのアルミ箔を通して加熱蒸着した。次に、PMGIの犠牲層を超音波槽を用いて水酸化カリウムの水溶液で溶解除去した。最後に、１００nmの厚みの有機半導体であるポリアリールアミン３６をサンプルの表面にスピンコーティングし、最終的には８０℃で３０分間ベーキングした。
得られたトランジスタの一つをアジレント4156Cアナライザーを用いて解析した。VDSが−５Vで測定した場合の結果を図５に示す。
二つの隣接するボトムゲート薄膜トランジスタの製造の一部として、本発明の工程を示す模式断面図。 図２ａと図２ｂは、多層構造の非パターニング領域をエッチングすることで得られる図１ｂに対する二つの代替形状を示す模式断面図。 本発明の方法によって生成されたボトムゲート薄膜トランジスタの配列を示す模式平面図。 二つの隣接するトップゲート薄膜トランジスタの製造の一部として、本発明の工程を示す模式断面図。 本発明の方法により生成された複数の薄膜トランジスタの一つの伝達特性を示すグラフ。

Claims (13)

  1. 基板上に複数の薄膜トランジスタを製造するために使用する自己整合パターニング方法であって、
    （i）前記基板、導電層、絶縁層及び犠牲層の順に構成されて成る多層構造の一部である該犠牲層の表面上にパターニングされたマスクを形成する工程と、ここで、該マスクのパターンは、前記複数の薄膜トランジスタの少なくともゲート電極の配置を決定し、
    （ii）前記多層構造の非パターン領域をエッチングし、空所を残す前記犠牲層、前記絶縁層及び前記導電層の対応する領域を除去する工程と、
    （iii）エッチングされた前記多層構造を覆う誘電体層を形成し、少なくとも実質的に前記空所を満たす工程と、
    （iv）形成された前記誘電体層をエッチングし、前記犠牲層の残留領域の側面を少なくとも部分的に露出する工程と、
    （v）エッチングされた前記誘電体層の表面上に導電材料を形成する工程と、
    （vi）前記犠牲層の前記残留領域を、任意の覆っている材料と共に除去する工程と、
    から成る事を特徴とする自己整合パターニング方法。
  2. 前記基板は、柔軟性を有する事を特徴とする請求項１に記載の自己整合パターニング方法。
  3. 工程（iii）で形成された前記誘電体層の厚みは、前記空所を全面的に満たし、且つ前記マスクを覆うのに十分である事を特徴とする請求項１又は請求項２に記載の自己整合パターニング方法。
  4. 請求項１乃至３のいずれかに記載の自己整合パターニング方法であって、工程（iii）において、前記誘電体層をスピンコーティング又はインクジェット印刷で形成する事を特徴とする自己整合パターニング方法。
  5. 請求項１乃至４のいずれかに記載の自己整合パターニング方法であって、工程（iv）において、前記誘電体層を前記犠牲層の前記残留領域の前記側面の全てが露出する深さまでエッチングする事を特徴とする自己整合パターニング方法。
  6. 請求項１乃至５のいずれかに記載の自己整合パターニング方法であって、工程（v）において、前記導電材料を加熱蒸着又はインクジェット印刷で形成する事を特徴とする自己整合パターニング方法。
  7. 請求項１乃至６のいずれかに記載の自己整合パターニング方法であって、前記犠牲層を溶剤で除去する事を特徴とする自己整合パターニング方法。
  8. 請求項１乃至７のいずれかに記載の自己整合パターニング方法であって、工程（vi）の後に半導体材料の層を形成し、複数のボトムゲート薄膜トランジスタを形成する工程を更に備える事を特徴とする自己整合パターニング方法。
  9. 請求項８に記載の自己整合パターニング方法において、
    前記半導体材料をスピンコーティングで形成する事を特徴とする自己整合パターニング方法。
  10. 前記多層構造は、前記パターニング方法が複数のトップゲート薄膜トランジスタを形成するように、前記基板と前記導電層との間に半導体層を更に備え、該導電層は、隣接するトランジスタのソース電極及びドレイン電極が直接電気的に接触しないように、形成されている事を特徴とする請求項1乃至７のいずれかに記載の自己整合パターニング方法。
  11. 前記半導体材料が有機半導体材料である事を特徴とする請求項８乃至１０のいずれかに記載の自己整合パターニング方法。
  12. 前記複数のトランジスタを少なくとも０．００１ｍ2の面積の二次元配列に形成する事を特徴とする請求項１乃至１１のいずれかに記載の自己整合パターニング方法。
  13. 前記請求項１２に記載のトランジスタの配列を製造する工程と、該配列の各トランジスタを発光セルに接続して表示デバイスを形成する工程と、から成る事を特徴とする表示デバイスの形成方法。
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