JP5230597B2 - 自己整合電極を有する電子デバイス - Google Patents
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Description
本発明は、薄膜トランジスタ、特に、パターニング技術が、下地電極に対して正確に整列される必要がある電極パターンの画定に使用される薄膜トランジスタなどの電子デバイスの作製に関する。作製方法は、狭い線幅を有する構造を形成することができない、及び／又は、先に堆積されたパターンに対してあまり正確に位置決めすることができない、レーザアブレーションパターニング技術または溶液ベースの直接書き込み印刷技法などの種々のパターニング技術に適用可能である。こうして、本発明者等は、減算的技法によるゲートパターニング、特に、選択的レーザアブレーションパターニングと、印刷などの加算的技法によるゲートパターニングの両方について適用可能である自己整合ゲート技法を述べる。技法は、低解像度ゲートパターニングの使用を容易にする。
薄膜トランジスタ(TFT)は、ガラス基板上のアクティブマトリクスディスプレイ内のピクセルスイッチングトランジスタ、または、無線周波数識別(RFID)タグなどの低コスト電子回路などの種々の用途で使用される。従来技術によるトップゲートアーキテクチャの従来のTFTは図1Aに示される。基板1上で、チャネル長Lを有するソースおよびドレイン電極2は、フォトリソグラフィパターニングによって画定される。半導体アクティブ層アイランド3は、アクティブ半導体を連続層として堆積し、その後、それをパターニングすることによって画定される。ゲート誘電体層4が、その後、堆積される。最後に、ゲート電極5が、別のフォトリソグラフィステップにおいて、上部に堆積され、パターニングされる。
TFTのスイッチング性能および速度は、それぞれ、ゲート電極とソース電極との間の寄生静電容量Cgsおよびゲート電極とドレイン電極との間の寄生静電容量Cgdによってクリティカルに決まる。これは、チャネル幅W、チャネル長L、およびゲートとソース/ドレイン電極との幾何学的オーバーラップsによって決まり、できる限り小さく維持されるべきである。所与のチャネル長Lの場合の最適性能について、ゲート電極がチャネル自身を覆うだけであり、ソース電極とドレイン電極自体に関して著しくオーバーラップしないことが重要である。sを最小にするために、ソース-ドレインパターン2とゲートパターン6(図1B)との間の精密なアライメントを必要とすることなく、チャネルに対してゲート電極が自動的に整列されるように、パターニングが実施される、いわゆる、自己整合ゲートプロセスが使用され得る。
国際公開第01/15234号に記載される製造プロセスなどの従来技術による従来のTFT製造プロセスでは、ソースおよびドレイン電極の上部に直接ではないが、チャネル領域においてだけフォトレジストが露光されるように、基板の背面を通してフォトリソグラフィ的にゲートについて光露光を実施することによって、自己整合ゲートが達成され得る。ソースおよびドレイン電極をマスクとしてこうして使用することによって、ゲート金属6(図1B)は、チャネル自体のすぐ上部だけに存在するようにパターニングされ得る、すなわち、ゲート金属6は、ソース-ドレイン電極に対して自己整合する。
コスト低減を達成し、プラスチック基板などの可撓性基板上での製造を可能にするために、溶液ベース印刷およびレーザアブレーションなどの代替のパターニング技術に基づく製造プロセスが使用されてきた。これらは、溶液処理可能ポリマ半導体または小分子有機半導体などの有機半導体、あるいは、無機ナノ粒子またはナノワイヤなどの溶液処理可能無機半導体に基づく材料セットに特に適用可能である。こうした製造技法の一般的な欠点の1つは、自己整合電極および小さい線幅の実現が一層難しいことである。
非自己整合ゲート電極(印刷されたゲート電極を含む)に関して存在する大きなオーバーラップエリアの別の欠点は、デバイスが、デバイスのアクティブ領域内に位置するゲート誘電体内でピンホールまたは粒子欠陥を受け易いことである。ゲート誘電体は、TFTの大きなON電流を可能にするために、薄い必要があるが、デバイスのオーバーラップエリアが大きければ大きいほど、欠陥が、ゲートレベルの電極とソース-ドレインレベルの電極との間の短絡をもたらす可能性が高くなる。これは、典型的な基板品質が従来のガラス基盤ほど高くなく、かつ、粒子欠陥密度が従来のガラス基板ほど低くない可撓性プラスチック基板に関して特に重要である。
ゲートパターニングについて、従来技術においていくつかの低コスト製造方法が存在する。これらは、選択的レーザアブレーションパターニング(SLAP)と直接書き込み印刷プロセスの両方を含む。
従来技術における1つの低コスト製造方法によれば、ゲートパターニングは、選択的レーザアブレーションパターニング(SLAP)によって達成される。この技法は、参照によりその全体の内容が本出願に組み込まれる初期の特許(英国特許第0513915.9号)に開示され、下部の下地層の放射誘導損傷が無い状態で、デバイスの上側層上に金属層をレーザアブレーションすることによるパターニングを可能にする。
SLAP技法は、薄膜トランジスタ(TFT)構造の作製のために短パルスレーザを使用してデバイスの微細フィーチャを生成する方法である。レーザアブレーションを組み込むこの技法は、短パルスレーザのイメージングエリア当たりの単一ショットを使用して、下地層の上部の金属材料層をパターニングし、それにより、TFTデバイスの微細フィーチャが生成される。例は、下地ゲート誘電体層、アクティブ半導体層、および導電性ソース-ドレイン電極層を有するトップゲート有機TFTの金ゲート電極のパターニングである。この技法は、半導体層およびソース-ドレイン電極などのこれらの敏感なエレメントの性能を損なうか、または、実質的に低下させることなく実施されてもよい。これは、非常に短いレーザビームのエネルギーの全てが、材料に入り、また、アブレーションされる層内に吸収されることを可能にし、下地層の劣化/アブレーションをもたらす可能性がある、任意の実質的な熱化が実際に起こる前に、アブレーション作用をもたらすことになる短いパルス長による。さらに、この技法を使用して、より粗いレーザアブレーションプロセス後にソースおよびドレイン電極形成が微細に調節され、電気的短絡をもたらす可能性があるバリのあるエッジをなくすことをもたらす。
技法の特定の実施形態は、図2に示される。ソース-ドレイン電極2、半導体層3、およびゲート誘電体4のセットを備える基板1上に、薄い金属層8が、連続膜堆積技法によって堆積される。パルスレーザビームの単一ショットを使用して、TFTのこの上側導電性層8の所定部分が選択的に除去される。レーザビームは、光透過性領域10と光遮断性領域9を含むフォトマスクを使用して成形され得る。あるいは、走査型収束レーザビームが使用され得る。上側導電性層は、レーザ放射を効率的に吸収し、単一ショットで基板から全体が除去される。上側導電性層は、下地層がやはり金属性であり、及び／又は、レーザ放射を強く吸収しても、下地層が除去されるか、損傷を受けるか、または、劣化しないように、放射から下地層を遮蔽する。こうして、多層構造の上部のゲート電極は、下地層のいずれにも損傷を与えることなく、レーザアブレーションによってパターニングされ得る。
SLAP技法は、約10〜20μmまたはそれ以下、すなわち、印刷技法によって達成可能なものより著しく狭い線幅を作ることが可能である。しかし、SLAP技法の制限の1つは、基板の背面を通した感光性材料の光露光に頼った、従来技術による上述した自己整合ゲートパターニング手法に適合しないことである。自己整合フォトマスクとして作用するパターニングされた金属層(たとえば、ソース-ドレイン層)を既に含む基板の背面を通して、ゲート層がレーザ放射にさらされる場合、ソース-ドレイン層は、全レーザ線量にさらされることになり、それ自体、損傷を受けるか、または、アブレーションされることになる。さらに、トップゲートTFTの場合、基板の背面を通したレーザアブレーションは、ゲート金属配線がデバイスのチャネルから除去されている状態で、好ましくないパターンを明らかに生成することになる。一方、上部露光の場合、下地層に対するSLAPでパターニングされた層の正確なアライメントは、先にパターニングされた層に対するレーザアブレーションマスクの正確なアライメントを必要とし、歪んだ可撓性基板上で行うことが難しい。
従来技術における代替の低コストTFT製造法(たとえば、米国特許出願公開第20050274986号を参照されたい)によれば、薄膜トランジスタは、直接書き込み印刷プロセスによって製造される。基板上で、第1ソース電極および第2ドレイン電極が、インクジェット印刷と、それに続く、半導体層と誘電体層の堆積によってパターニングされる。ソース電極とドレイン電極との間のチャネル長Lは、たとえば、2つの電極を互いから十分遠くに離して印刷することによって、または、表面エネルギーパターンを使用して、基板上でインク流を誘導する(米国特許出願公開第20050274986号)ことによって規定される。こうして、数ミクロンまたは数十ミクロンのチャネル長が規定され得る。参照によりその内容が本特許文書に含まれる米国特許出願公開第20050151820号では、より短いチャネル長を実現するための、自己整合印刷(SAP)プロセスが明示された(図8)。第1ソース電極47の表面48は、第2電極49のインクに対して反発(repulsive)するように調製される。結果として、インクは、第1電極の表面によって跳ね返され、第1電極のパターンを外れて流れ、第1電極に物理的に接触しないが、非常に接近して乾燥する。こうして、インクジェット印刷によって約100nmのチャネル長を規定することが可能である。
半導体層50および誘電体51の堆積後に、ゲート電極52は、その後印刷され、現代の印刷技術によって小液体容積を吐出することが難しいため、通常50〜100μmの比較的大きな線幅を有する。したがって、SAPなどの技法によって作製される、ミクロンスケールのチャネル長と、サブマイクロメートルのチャネル長の両方について、ソース/ドレイン電極とゲート電極との間の幾何学的オーバーラップsは、非常に大きく、こうしたTFTの寄生静電容量は、チャネル長が小さいにもかかわらず大きい。SAPによって作製されるサブマイクロメートルのソース-ドレイン電極の場合、この寄生静電容量は、TFTのスイッチング速度を制限し、これらのデバイスで実現される短いチャネル長を最大限利用することを妨げる。
自己整合印刷ゲートを実現する方法は、国際公開第05022664号で提案されているが、ゲート電極のインクをチャネルの上の領域に限定することに頼っており、大きなインク容積を狭い線上に限定するために、インクおよび表面特性の精密な制御を必要とする。マイクロメートルまたはさらにサブマイクロメートルのチャネル長の場合、これは、非常に難しい。
国際公開第01/15234号
英国特許第0513915.9号
米国特許出願公開第20050274986号
米国特許出願公開第20050151820号
国際公開第05022664号
国際公開第99/10939号
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本発明は、ゲート電極をパターニングするのに使用されるパターニング技術が、チャネル長の線幅に匹敵する線幅を作ることができなくても、及び／又は、ソース-ドレイン電極構造に対して正確に整列することができなくても、たとえば、SLAPパターニング技術または印刷技法などの減算的プロセスを含む種々のパターニング技術を使用して、トランジスタ用の自己整合ゲートが作られる方法を提供する。
本発明の第1の態様によれば、基板と、チャネルを組み込む第1電極構造と、少なくとも1つの中間層と、少なくとも1つの中間層の上に配設された感光性誘電体層とを備える電子デバイスが提供され、感光性誘電体層は必須で前記チャネルを覆う領域内にトレンチを組み込み、電子デバイスはさらに、別の電極を備え、別の電極は、少なくとも部分的にトレンチ内に位置し、それにより、トレンチの外側に延びる別の電極のいずれの部分も、感光性誘電体層によって少なくとも1つの中間層から分離される。
したがって、本発明の電子デバイスは、別の電極がチャネルを覆って正確に位置決めされることを確実にする信頼性のある方法を提供して、デバイスが適切に機能し、同時に、中間層からの別の電極の分離を提供することができることを保証し、それにより、寄生静電容量および粒子および/またはピンホール欠陥に関連する問題を克服するのに役立つ。
トレンチは、本質的にチャネルを覆う領域内にある。本質的に、トレンチは、チャネルを覆って位置し、好ましくは、チャネルの形状に一致する。トレンチは、チャネルを覆う感光性誘電体層の一部または全てを除去することによって得られることができる。好ましくは、トレンチの寸法は、チャネルに正確に一致し、また、別の電極が、チャネルの上に、または、チャネルを覆って完全に形成されることを可能にし、それにより、効率的な電子デバイスが形成される。
好ましくは、第1電極構造は、前記チャネル領域によって分離されたソースおよびドレイン電極構造を備える、及び／又は、少なくとも1つの中間層は、第1誘電体層または半導体層を備え、及び／又は、別の電極はゲート電極である。
これは、薄膜トランジスタ(TFT)またはダイオードを含む種々の電子デバイスの形成を可能にする。
好ましい実施形態では、電子デバイスは、前記中間層の前記感光性誘電体層から反対側に位置するさらなる半導体層を備える。
好ましくは、感光性誘電体層の厚さは、前記中間層の厚さより大きく、特に好ましくは、感光性誘電体層は500nm〜10μmの厚さを有し、及び／又は、中間層は1μm厚未満である。さらに、第1誘電体層または半導体層は、10〜500nmの厚さを有してもよい。
上述したように、トレンチは、チャネルの上の感光性誘電体層を大幅に薄化する。これは、デバイスが効率的に働くことを保証するのに役立つ可能性がある。感光性誘電体層のより多くの部分は、トレンチが、チャネルの上の感光性誘電体層を実質的に除去するように取り除かれることができる。
デバイスは種々の材料から作られ得る。たとえば、感光性誘電体層は、Shipley1813ポジティブUVフォトレジストなどのポジ型フォトレジストであり得る。第1誘電体層は、ポリイソブチレン、ポリビニルフェノール、ポリメチルメタクリレート(PMMA)、パリレン、またはポリスチレン(PS)などのポリマ誘電体から形成されてもよい。一実施形態では、第1誘電体層は多層積層体を備える。しかし、感光性誘電体層および第1誘電体層用の全ての適した材料は、本発明によって包含される。
チャネル長に対する第1誘電体層の厚さは、デバイスの特性に影響を及ぼすために変えられてもよい。好ましくは、第1誘電体層の厚さは、第1電極構造の中間でチャネル長より小さい。より好ましくは、第1誘電体層の厚さは、第1電極構造の中間でチャネル長の2分の1より小さく、より好ましくは、第1電極構造の中間でチャネル長の4分の1より小さく、さらにより好ましくは、第1電極構造の中間でチャネル長の10分の1より小さい。
好ましくは、第1電極構造の中間のチャネルは、マイクロメートル長またはサブマイクロメートル長である。さらに、前記別の電極の線幅は、前記チャネルおよび/または前記トレンチより広い。
特に好ましい実施形態によれば、少なくとも1つの中間層の粘着特性は、感光性誘電体層の粘着特性と異なる。これは、デバイスに有利な特性を与える。1つの利点は、上側層の領域は、デバイスにそれほど強く付着しないため、フォトマスクを必要とすることなく選択的に除去されることが可能になり、さらなる層の容易な形成またはデバイス自体の容易な形成を可能にすることである。
これは、上側電極がトレンチ内に実質的に形成されるように、上側電極をアブレーションするときに特に有用である。アブレーションは、感光性誘電体層から発生するが、中間層の表面から発生しない(または、低い程度にしか発生しない)であろう。これは、実質的にトレンチ内における上側電極の形成をもたらすであろう。これは、上側電極が、適した方法でデバイスの上側表面上にパターニングされることを保証するために有用である場合がある。
好ましくは、少なくとも1つの中間層および/または感光性誘電体層の粘着特性は、化学的処理、物理的処理、またはプラズマ処理を受けるなどの表面改質技法を使用して調整される。しかし、互いに対して表面を調整する任意の技法が、本発明によって包含される。好ましくは、少なくとも1つの中間層の粘着特性は、感光性誘電体層の粘着特性より高い。少なくとも1つの中間層が第1誘電体層であるときが、特に好ましい。
こうして、好ましくは、少なくとも1つの中間層は第1誘電体層である。
好ましい実施形態によれば、電子デバイスは、パターニングされた感光性誘電体層の上部にさらなるパターニングされたフォトレジスト層を備える。
特に好ましくは、電子デバイスは、フォトリソグラフィプロセスを使用して別の電極を形成できるようにパターニングされた感光性誘電体層の上部にさらなるパターニングされたフォトレジスト層を備える。
第1電極構造は、種々の材料から作られることができ、全ての適した材料は、本発明によって包含される。特に、第1電極構造は、金、銅、アルミニウム、パラジウム、ニッケルなどの無機金属を含んでもよく、または、第1電極構造は、ポリスチレンスルホン酸をドープされたポリエチレンジオキシチオフェン(PEDOT/PSS)などの有機導電性ポリマを含む。
好ましい実施形態によれば、電子デバイスは、2つ以上の第1電極構造を備えてもよい。
別の電極が、感光性誘電体層内のトレンチを充填することが可能である。別の電極の所定の部分は、感光性誘電体層の上側表面上にオーバフローしてもよい。別の電極は、種々の材料から作られることができ、全ての適した材料は、本発明によって包含される。特に、別の電極は、金、銅、アルミニウム、パラジウム、ニッケルなどの無機金属を含んでもよく、または、別の電極は、ポリスチレンスルホン酸をドープされたポリエチレンジオキシチオフェン(PEDOT/PSS)などの有機導電性ポリマを含む。
好ましい実施形態によれば、別の電極が減算的技法によって作られる場合、別の電極の厚さは、選択的レーザアブレーションパターニング(SLAP)による単一ショット露光でパターニングできるように選択されてもよい。
あるいは、別の電極は、導電性材料の印刷によって形成されてもよい。これは、任意の適した印刷方法によって行われ得る。好ましい印刷方法は、インクジェット印刷である。別の電極は、ナノ粒子金属または導電性ポリマ溶液/分散液から形成されてもよい。第1電極構造および/または別の電極の導電性材料が、熱またはレーザアニーリングによって基板上で高導電率の金属構造に変換され得るコロイド状金属ナノ粒子の印刷可能分散液から形成されることが可能である。
半導体層は、種々の材料から作られることができ、全ての適した材料は、本発明によって包含される。特に、半導体層は、ポリアリルアミン、ポリフルオレン、ポリチオフェンベースの半導体ポリマなどの有機半導体、または、ペンタセンもしくはルブレンなどの小分子半導体を含んでもよく、あるいは、半導体層は、真空蒸着アモルファスもしくは多結晶シリコンなどの無機半導体、または、コロイド状ナノ粒子もしくはナノワイヤなどの溶液堆積無機ナノ材料を含む。
基板は、種々の材料から作られることができ、全ての適した材料は、本発明によって包含される。特に、基板は、ガラスまたはシリコン基板などの剛性基板、あるいは、プラスチック基板または可撓性金属箔などの可撓性基板であってよく、任意選択で、適した平坦化層、パッシベーション層、またはカプセル化層を備える。
本発明の電子デバイスは、多くの使用法を見出す可能性がある。特に、電子デバイスは、ダイオードまたは薄膜トランジスタなどのトランジスタであってよい。電子デバイスは、ロジック回路、ゲートアレイ、メモリデバイス、インターコネクト、コンデンサ、抵抗器、モニタ、またはディスプレイデバイス内に組み込まれてもよく、こうしたデバイスは本発明によって包含される。
本発明は、また、電子デバイスの製造方法を提供し、デバイスは、光透過性基板、光透過性チャネルを組み込む前もって画定された第1電極構造、少なくとも1つの中間層、および少なくとも1つの中間層の上に配設される感光性誘電体層を備え、方法は、前もって画定された第1電極構造をマスクとして使用して、前記光透過性基板を通した背面光露光によってチャネルを覆う感光性誘電体層の領域内にトレンチ構造をパターニングすること、および、その後、前記露光領域から感光性誘電体層の少なくとも一部を除去することであって、それにより、別の電極が、トレンチ内に少なくとも部分的に形成されると、感光性誘電体層が、トレンチの外側に延びる別の電極のいずれの部分も感光性誘電体層によって少なくとも1つの中間層から分離されることを確実にする、除去することを含む。
デバイスは、任意選択で透過性領域を備える。光透過性という用語は、パターニングが起こることができるように、(可視光、UV光、またはIR光を含む任意の形態の)光の少なくとも一部が透過することを可能にする領域を包含することを意図される。方法は、背面光露光を使用する。これは、感光性誘電体層をパターニングするために、基板およびチャネルが、少なくとも十分な量の関連光が基板およびチャネルを透過することを可能にすべきことを意味する。
背面光露光は、デバイスの裏側を通して光を通過させることを意味する。本質的に、光は、基板およびチャネルを通過して感光性誘電体層に入る。
方法は、電子デバイスを形成するための簡単でかつ効率的な方法を証明する。好ましくは、第1電極構造は、前記チャネル領域によって分離されたソースおよびドレイン電極構造を備え、及び／又は、少なくとも1つの中間層は、第1誘電体層または第2半導体層を備え、及び／又は、別の電極はゲート電極である。特に好ましくは、デバイスは、前記中間層の前記感光性誘電体層から反対側に位置するさらなる半導体層を備える。
好ましくは、トレンチ構造をパターニングするのに使用される光は、UV光、可視光、または赤外光である。これは、トレンチの簡単でかつ効率的なパターニングを可能にする。
好ましくは、前記トレンチの少なくとも1つのエッジは、前記第1電極のエッジの5μm以内に位置し、特に好ましくは、前記トレンチの少なくとも1つのエッジは、前記第1電極のエッジの1μm以内に位置する。
好ましい実施形態によれば、光透過性領域と光遮断性領域を備える粗いシャドウマスクを使用して、それらがない場合には光にさらされることになるデバイスの第1電極から離れた感光性層の一定の領域を遮蔽する。電子デバイスは、さらに、別の電極と同じレベルまたはより高いレベルに上側インターコネクトを備えることが可能である。そうである場合、粗いシャドウマスクを使用して、こうしたインターコネクトが第1電極構造に交差するエリアあるいは第1電極と同じレベルまたは第1電極より低いレベルのインターコネクトを有するエリアを光露光から遮蔽することが好ましい。
1つの好ましい実施形態によれば、減算的パターニング技術を使用して、上側導電性層から別の電極が形成される。任意の適したパターニング技術は、本発明によって包含されるが、フォトリソグラフィ、選択的レーザアブレーションパターニング(SLAP)を含む。好ましい実施形態では、別の電極は、単一ショット選択的レーザアブレーションパターニングによって形成される。
好ましくは、収束走査ビームか、フォトマスクを通して基板上に投影されたビームのいずれかの形態の成形ビームを使用して、別の電極がパターニングされる。
電子デバイスについて上述したように、少なくとも1つの中間層および/または感光性誘電体層の接着特性が調整されることが可能である。好ましくは、中間層に対する別の電極層の接着力は、感光性誘電体層に対する別の電極層の接着力より高くなるように調整され、それにより、SLAPパターニング中に、別の電極層が、トレンチ内の領域以外の、感光性誘電体層の少なくとも一部分から除去される。感光性誘電体層に付着した別の電極の除去は、トレンチ内の中間層に付着した別の電極層より速く起こるであろう。したがって、除去が、両方の領域から起こる間、総合的な正味の作用は、非選択的除去ではなく、トレンチの外の領域からの選択的な除去である。好ましくは、少なくとも1つの中間層および/または感光性誘電体層との別の電極層の接着特性は、化学的処理、物理的処理、またはプラズマ処理を受けるなどの表面改質技法を使用して調整される。
種々の光源を使用して、別の電極が形成され得る。1つの光源は、好ましくは、248nm、308nm、351nm、または193nmなどの波長のエキシマレーザである。
特に好ましい実施形態によれば、加算的パターニング技術を使用して、別の電極が形成される。これは印刷技法であってよい。任意の適した印刷技法が、本発明によって包含されるが、インクジェット印刷、オフセット印刷、グラビア印刷、フレクソグラフィ印刷、またはスクリーン印刷を含む。好ましくは、ゲート電極導電性材料は、液相から層上に堆積され、乾燥される。
第1電極構造が形成される種々の方法が存在する。考えられる全ての方法は、本発明によって包含されるが、第1電極構造が、インクジェット印刷、グラビア印刷、オフセット印刷、フレクソグラフィ印刷、もしくはスクリーン印刷を含む直接印刷、または、シャドウマスク蒸着、レーザ転写パターニングなどのプロセスによって加算的に、あるいは、フォトリソグラフィ、レーザアブレーション、エンボシング、スタンピング、またはソフトリソグラフィなどのプロセスによって減算的に、基板上に形成される方法を含む。サブマイクロメートルのチャネル長が必要とされる用途の場合、第1電極構造を画定する特に好ましい技法は、自己整合印刷である(米国特許出願公開第20050151820号)。
好ましくは、第1電極構造の導電性材料は、前記感光性誘電体層内にトレンチをパターニングするのに使用される光について不透過性である。これは、第1電極構造がマスクとして有効に働くことを可能にする。
好ましくは、トレンチは、チャネルの上の感光性誘電体層を大幅に薄化する。あるいは、トレンチは、チャネルの上の感光性誘電体層を実質的に除去する。トレンチは、別の電極が第1電極構造から適した距離に設置され得るようなものであろう。
好ましくは、感光性誘電体層の表面は、別の電極の堆積の前に酸素プラズマ処理などの表面調整にさらされる。付加的に、または、別法として、接着層などのさらなる層は、別の電極の堆積の前に、パターニングされた感光性層の上部に堆積され得る。
トレンチの形成は、種々のパラメータによって制御可能であり、たとえば、トレンチの寸法は、露光条件、現像時間、使用されるレジスト材料の特性によって、及び／又は、層構造の光学特性によって制御される。トレンチの寸法は、第1電極構造の厚さプロファイルによって、特に、第1電極構造のエッジの近くのプロファイルによって制御されることも可能であってよい。この事例では、第1電極構造の厚いエッジを使用して、狭いトレンチを与え、第1電極構造の薄いエッジを使用して、広いトレンチを与えることが可能である。
方法は、上述した材料を使用した電子デバイスに適用可能である。しかし、任意の適した材料が、本発明によって包含される。特に、半導体層は、ポリアリルアミン、ポリフルオレン、ポリチオフェンベースの半導体ポリマなどの有機半導体、または、ペンタセンもしくはルブレンなどの小分子半導体を含んでもよく、あるいは、半導体層は、真空蒸着アモルファスもしくは多結晶シリコンなどの無機半導体、または、コロイド状ナノ粒子もしくはナノワイヤなどの溶液堆積無機ナノ材料を含む。
半導体層、第1誘電体層、および/または感光性誘電体層は、任意の適切な方法によって形成されてもよい。これらは、印刷、インクジェット印刷、ソフトリソグラフィ印刷、スクリーン印刷、オフセット印刷、ブレードコーティング、ディップコーティング、スピンコーティング、カーテンコーティング、メニスカスコーティング、スプレーコーティング、押出しコーティングを含む、あるいは、層は、連続薄膜として堆積され、フォトリソグラフィまたはレーザアブレーションなどの技法によって減算的にパターニングされる。
好ましくは、感光性誘電体層は500nm〜10μmの厚さを有し、及び／又は、中間層は1μm厚未満である。好ましくは、第1誘電体層は1nm〜500nmの厚さを有する。
より好ましくは、第1誘電体層は10nm〜500nmの厚さを有する。好ましくは、第1誘電体は、溶液堆積ポリマ誘電体である。本発明の好ましい実施形態によれば、第1誘電体層は、たとえば、Facchetti et al., Adv. Mat. 17, 1705(2005)に記載される架橋ポリマ誘電体層である。架橋ポリマ誘電体は、鎖の架橋ネットワークを形成しない状態で達成することが難しく、また、後続の溶液堆積および現像ステップのいずれのステップ中でも溶解に対して頑健である、50nm未満の厚さを有する非常に薄いピンホール無しの膜を可能にする。あるいは、第1ゲート誘電体は、自己組織化単分子膜誘電体であってもよい(Halik, Nature 431, 963(2004))。
本方法は、前記別の電極と前記第1電極との間で測定される静電容量が、感光性誘電体層が存在しなかった場合に、別の電極と第1電極との間で測定されることになる静電容量より小さい電子デバイスを提供してもよい。
本発明は、本明細書で述べる方法に従って作られた電子デバイスを包含する。特に、本発明は、本明細書で述べる方法に従って作られた自己整合ゲートを備える電子デバイスを包含する。本発明は、本明細書で述べる方法によって作られた電子デバイスを備える、トランジスタ、薄膜トランジスタ、ダイオード、ロジック回路、ゲートアレイ、メモリデバイス、インターコネクト、コンデンサ、抵抗器、モニタ、またはディスプレイデバイスを包含する。
こうして、特定の実施形態によれば、本発明は、さらに、第1ゲート誘電体層と感光性誘電体を備えるトランジスタ用の自己整合ゲートを作る方法を提供し、自己整合ゲートにおいて、トレンチ構造が感光性誘電体内に画定され、そのトレンチ構造の位置が、前もって画定されたソース-ドレイン電極のパターンを通した背面光露光によってトランジスタチャネルに自己整合し、また、ゲート電極が、選択的レーザアブレーションパターニングなどの減算的プロセスによって画定される。特に、ゲート電極は、トレンチの外側に延びるゲート電極のいずれの部分も、感光性誘電体層によってアクティブな第1ゲート誘電体から分離されるように画定される。
本発明は、さらに、本発明の態様による方法を使用して作製されたデバイスを提供する。
本発明の好ましい実施形態は、ここで、以下の図を参照して述べられるであろう。
本発明のデバイス作製方法は、種々のゲート形成方法に適用可能である。加算的に、または、減算的にトップゲートを形成することが可能である。減算的方法はレーザアブレーションを含み、加算的方法は印刷を含む。本明細書に開示される発明は、両方の技法を包含する。1つの好ましい実施形態では、加算的方法が使用される。代替の好ましい実施形態では、減算的方法が使用される。
トップゲート形成のための減算的技法を最初に考えると、本発明の実施形態による方法は、チャネル長Lを有するソース-ドレイン電極構造の上部に多層ゲート誘電体の使用に基づく。ソース-ドレイン構造のパターニングは、限定はしないが、フォトリソグラフィ、シャドウマスク蒸着、印刷、レーザアブレーション、レーザ転写パターニング、エンボシング、スタンピング、ソフトリソグラフィなどの任意の技法によって実施され得る。ソース-ドレイン電極2および半導体アクティブ層3のパターニング/堆積後に、第1誘電体材料12が、デバイスの半導体材料に接触して堆積される(図3A)。第1誘電体は、トランジスタの最適性能のために選択される、すなわち、その厚さは、誘電体を通した漏れ電流が十分に小さくなることを保証しながら、デバイスの必要とされるトランスコンダクタンスに達するように十分に薄い。半導体材料との適した界面構造を形成する材料が選択されるため、デバイスが、高い電界効果移動度を示す。第1誘電体は、たとえば、一連の低kおよび高k誘電体を備える多層の誘電体層を備えてもよい。
第1誘電体層の上部には、第2誘電体13が堆積される。この誘電体は、適した波長の光に対する露光によってパターニングされ得る感光性材料である。第2誘電体材料の堆積後に、基板は、基板の背面を通した光に露光されて、エッジがソース-ドレイン電極のエッジに整列した状態で、第2誘電体材料のパターンが画定される。ソース-ドレイン電極は、背面光露光中に、感光性誘電体材料が、チャネル領域内で、電極の上部ではないが、電極から離れて光に露光されるだけであるように、十分に厚くかつ光不透過性であるように選択される。光露光は、好ましくは、普通なら光に露光されることになる、トランジスタの電極から離れた感光性誘電体層の一定の領域を遮蔽するために、それぞれ、光透過性および光遮断性領域14および15を有する、適切に設計され、かつ、粗く整列したシャドウマスクを通して実施される。これにおいて、デバイスのチャネルを覆うトレンチ領域16を有する第2誘電体層内の自己整合パターンが作られ、トレンチ領域16において、第2誘電体層が、除去される、または、少なくとも大幅に薄化される。
その後、ゲート金属19は、限定はしないが、蒸着またはスパッタリングなどの技法によって、通常蒸気相から、基板上に連続膜として堆積される(図4)。あるいは、溶液ベース膜コーティング技法も使用され得る。金属膜は、後続ステップにおいてSLAPによる単一ショット露光でパターニングされ得るように十分に薄い。これは、光遮断性領域17および光透過性領域18を備えるシャドウマスクを通してレーザ照射に基板を露光することによって達成され得る。金属層は、マスクの光透過性領域の下でアブレーションされるだけである。あるいは、収束走査レーザビームを使用してもよい。デバイスのチャネル領域から光が遮断されるため、レーザ露光は、第2誘電体が厚い領域内だけで起こり、プロセスは、下地の薄いゲート誘電体、半導体層、および導電性層の放射による損傷に対して頑健であることが留意されたい。
本明細書で考えられる低コストSLAPベースパターニングプロセスの場合、ゲート電極パターン20の線幅はLの幅より大きく、ゲート電極金属配線パターンのエッジは、特に、可撓性基板上で、チャネルに対して容易に整列することができない。これは、大面積歪基板上の全てのデバイスについてゲート電極がTFTチャネルにオーバーラップすることを保証するために、下地チャネルの位置がたとえ歪んでも、ゲート電極がTFTの全体チャネルを制御することができることを保証するのに十分な幾何学的オーバーラップが依然として存在することになることを確保する、適切な安全オーバーラップで設計することが必要であるためである。
従来技術によるTFT構成では、この組み込みオーバーラップは、オーバーラップ静電容量の著しい増加をもたらすことになる。しかし、本発明の実施形態による方法において、第2感光性誘電体が自己整合パターニングされることにより、ゲート誘電体が、アクティブチャネルの上に比べて電極領域の上でかなり厚いため、このオーバーラップは、大幅な寄生静電容量をもたらさない。実際には、トランスコンダクタンスが第1誘電体層の厚さによって主に影響を受けるため、デバイスの寄生静電容量は、トランスコンダクタンスに悪い影響を及ぼすことなく、第2誘電体層の厚さを十分に大きくすることによって最小にされ得る。
本発明の実施形態による方法は、SLAPゲートパターンの線幅がチャネル長Lより著しく大きいことを必要とする、歪の大きな基板の場合でさえ、SLAPベースゲートパターニング技術について、関連する低寄生静電容量を有する自己整合ゲート電極を形成することができる。
トップゲート成形のために減算的技法を使用する本発明の実施形態は、ここで、以下の実施例において詳細に述べられるであろう。
［実施例１］
［実施例１］
選択的レーザアブレーションパターニングによるマスクベース自己整合ゲートパターニング
基板1上で、ソース-ドレイン電極2ならびにインターコネクトラインのパターンが画定される(図3)。基板は、限定はしないが、ガラスまたはシリコン基板などの剛性基板、あるいは、プラスチック基板または可撓性金属箔などの可撓性基板であることができる。基板は、適した平坦化層、パッシベーション層、またはカプセル化層を備えてもよい。基板および上部の層のうちの任意の層は、感光性誘電体層が露光される光の波長で透過性があるように選択される必要がある。標準的なUV光露光の場合、PET基板およびガラス基板などのプラスチック基板は、十分な透過性を示す。ソース-ドレイン電極は、無機金属、たとえば、金、銅、アルミニウム、パラジウム、ニッケルなどの導電性材料、または、ポリスチレンスルホン酸をドープされたポリエチレンジオキシチオフェン(PEDOT/PSS)などの有機導電性ポリマを含む。導電性材料は、真空相から、または、溶液から堆積され得る。導電性材料のパターニングは、たとえば、フォトリソグラフィパターニングによって減算的に、あるいは、限定はしないが、インクジェット印刷、グラビア印刷、オフセット印刷、またはスクリーン印刷などの直接印刷技法によって加算的に行われ得る。好ましくは、ソース-ドレインパターンは、フォトリソグラフィによって作製される。ソース-ドレイン電極の厚さは、感光性材料の後続の背面光露光について使用される光の波長において電極が十分に不透過性であるように選択される。金などの無機金属の場合、30〜100nmの通常の膜厚が適する。
基板1上で、ソース-ドレイン電極2ならびにインターコネクトラインのパターンが画定される(図3)。基板は、限定はしないが、ガラスまたはシリコン基板などの剛性基板、あるいは、プラスチック基板または可撓性金属箔などの可撓性基板であることができる。基板は、適した平坦化層、パッシベーション層、またはカプセル化層を備えてもよい。基板および上部の層のうちの任意の層は、感光性誘電体層が露光される光の波長で透過性があるように選択される必要がある。標準的なUV光露光の場合、PET基板およびガラス基板などのプラスチック基板は、十分な透過性を示す。ソース-ドレイン電極は、無機金属、たとえば、金、銅、アルミニウム、パラジウム、ニッケルなどの導電性材料、または、ポリスチレンスルホン酸をドープされたポリエチレンジオキシチオフェン(PEDOT/PSS)などの有機導電性ポリマを含む。導電性材料は、真空相から、または、溶液から堆積され得る。導電性材料のパターニングは、たとえば、フォトリソグラフィパターニングによって減算的に、あるいは、限定はしないが、インクジェット印刷、グラビア印刷、オフセット印刷、またはスクリーン印刷などの直接印刷技法によって加算的に行われ得る。好ましくは、ソース-ドレインパターンは、フォトリソグラフィによって作製される。ソース-ドレイン電極の厚さは、感光性材料の後続の背面光露光について使用される光の波長において電極が十分に不透過性であるように選択される。金などの無機金属の場合、30〜100nmの通常の膜厚が適する。
導電性層がパターニングされて、ソースおよびドレイン電極が形成されると、半導体材料層3が、その後、基板およびパターニングされた電極を覆って堆積される。半導体層は、限定はしないが、ポリアリルアミン、ポリフルオレン、またはポリチオフェンベースの半導体ポリマなどの有機半導体、あるいは、ペンタセンまたはルブレンなどの小分子半導体を含んでもよい。あるいは、真空蒸着アモルファスまたは多結晶シリコンなどの無機半導体、あるいは、コロイド状ナノ粒子またはナノワイヤなどの溶液堆積無機ナノ材料が使用され得る。
溶液処理半導体の場合、限定はしないが、インクジェット印刷、ソフトリソグラフィ印刷(J.A. Rogers et al., Appl. Phys. Lett. 75, 1010(1999);S. Brittain et al., Physics World May 1998, p.31)、スクリーン印刷(Z. Bao, et al., Chem. Mat. 9, 12999(1997))、オフセット印刷、ブレードコーティングまたはディップコーティング、カーテンコーティング、メニスカスコーティング、スプレーコーティング、または押出しコーティングを含む広い範囲の印刷技法を使用して、半導体材料が堆積されてもよい。あるいは、半導体層は、薄い連続膜として堆積され、フォトリソグラフィ(国際公開第99/10939号を参照されたい)またはレーザアブレーションなどの技法によって減算的にパターニングされてもよい。
第1ゲート誘電体材料層12は、その後、積層基板上に堆積される。第1ゲート誘電体層は、デバイスが、電界効果移動度、ゲート漏れ電流とトランジスタOFF電流、閾値電圧、およびサブ閾値傾斜、ならびに、環境安定性および動作安定性の点で最適デバイス性能を示すように選択される。第1誘電体の選択は、従来技術で知られている基準に従う(たとえば、H. Sirringhaus, Adv. Mat. 17, 1(2005))。ポリ-ジオクチルフルオレン-コ-ビチオフェン(F8T2)、ポリ-3-ヘキシルチオフェン(P3HT)、またはポリトリアリルアミン(PTAA)などのポリマ半導体と組み合わせた誘電体の適切な選択は、ポリイソブチレンまたはポリビニルフェノールであるが、好ましくは、ポリメチルメタクリレート(PMMA)およびポリスチレン(PS)が使用される。あるいは、第1誘電体層は、下地層の表面に堆積された自己組織化単分子膜であってよい(Klauk, Nature 431, 963(2004);Yoon, Proceedings of the National Academy of Sciences 102, 4678(2005))。有機半導体に適合する、考えられる誘電体層の全体的な概観は、Facchetti, Adv. Mat. 17, 1705(2005)に示される。好ましくは、第1誘電体材料は、溶液から堆積され、第1誘電体の堆積用の溶媒が、下にある半導体層の膨張および溶解を回避するように選択されることが配慮される(米国特許出願公開第20050274986号)。誘電体材料は、限定はしないが、スピンコーティング、スプレーコーティング、またはブレードコーティングなどの技法、あるいは、インクジェット印刷、グラビア印刷、オフセット印刷、またはスクリーン印刷などの直接印刷によって、連続層の形態で堆積されてもよい。あるいは、2つ以上の誘電体層が堆積されて、誘電体積層体、たとえば、高い電界効果移動度を達成する低k界面誘電体と、所与の厚さについて十分な誘電体静電容量を達成する高k誘電体との組合せが形成されてもよい。
第1ゲート誘電体層の厚さは、デバイスが基本的なデバイススケーリング要件を満たすために十分に薄く選択される。第1ゲート誘電体層の厚さは、好ましくは、トランジスタのチャネル長Lより小さくなるように選択される。より好ましくは、ゲート誘電体の厚さは、チャネル長の2分の1より小さくなるように選択される。最も好ましくは、ゲート誘電体の厚さは、チャネル長の4分の1より小さくなるように選択される。こうして、電流電圧特性を低下させ、また、たとえば、トランジスタの出力特性の飽和の欠如および回路利得の減少をもたらす、短チャネル効果が最小にされ得る。
その後、第2感光性誘電体材料13が、第1ゲート誘電体層を覆って連続膜として堆積される。第2感光性誘電体材料は、好ましくは、ポジ型フォトレジストであり、ポジ型フォトレジストは、適切な現像プロセスを使用して、材料が光に露光された領域において、基板から選択的に除去され得る。感光性誘電体材料は、好ましくは、スピンコーティング、スプレーコーティング、またはブレードコーティングなどの大面積コーティング技法によって溶液から堆積される。たとえば、標準的なShipley1813ポジティブUVフォトレジスト層が使用され得る。あるいは、従来技術で知られている他のポジ型フォトレジストを使用してもよい。考えられるポジ型フォトレジスト材料にわたる概観は、H. Ito, IBM J. Res. & Dev. 45, 683(2001)に示される。光露光によってその溶解度特性が変わり、それにより、基板の露光領域において選択的に除去され得る他の感光性誘電体を使用してもよい。
その後、基板は、前もって堆積されたソース-ドレイン電極構造が自己整合フォトマスクとして働くように、基板の背面を通して光に露光される(図3B)。こうして、感光性誘電体材料13は、チャネル領域内だけの光に露光するが、ソース-ドレイン電極の上部における光露光から保護される。好ましくは、UV波長の光は、従来のUVフォトレジストと組み合わせて露光に使用される。あるいは、可視または赤外光を、このスペクトル範囲において感度があるフォトレジストと組み合わせて使用してもよい。露光された感光性材料は、その後、適した現像溶液内で現像され、現像溶液は、基板の露光領域内の材料を除去する。現像溶液の溶媒組成は、下地の第2ゲート誘電体層が、このステップで溶解しない、または、除去されないように選択される。Shipley1813フォトレジストおよび架橋PMMAの第1ゲート誘電体層の場合、MF319現像溶液が使用され得る。こうして、トレンチ16のパターンは、第2誘電体層内に画定され、その位置は、下地チャネル領域のパターンに自己整合し、その底部において、下地の第1ゲート誘電体層が露光される。
トレンチ構造のトポグラフィックなプロファイルは、使用されるレジスト材料の特性、ソース-ドレイン電極のプロファイル、および層構造の光学特性によって決まる。ソース-ドレイン電極による、または、層のうちの任意の層内の光散乱は、トレンチの幅を広げる傾向がある。ソース-ドレイン電極の厚さが、チャネルのエッジに向かって減じる場合、電極が完全に不透過性でなく、光が電極の薄いエッジを通して透過する可能性がある、チャネルのエッジの近くの領域が存在するであろう。これが起こる程度は、ソース-ドレイン電極のエッジプロファイルを制御することによって制御され得る(以下のさらなる説明を参照されたい)。
誘電体層の堆積は、その後、ゲート電極19およびインターコネクトラインの堆積を伴う。ゲート電極は、金または銅などの安価な金属などの無機金属の薄膜を含んでもよい。ゲート電極層の厚さは、層が単一ショットレーザ露光(英国特許第0513915.9号に開示されるSLAP技法を参照して先に説明された)で除去可能であるように選択される。以下で述べる選択的アブレーションプロセスは、厚い層の場合より金属の薄い層の場合に容易に達成される。しかし、多くの場合、必要なコンダクタンスに達するために、最小層厚が必要とされる。金層の場合、50nmの厚さは、フラットパネルディスプレイ用のゲートインターコネクションを含むある範囲の用途について有効なコンダクタンスを提供する。ゲート電極は、スパッタリングまたは蒸着技法などの技法、あるいは、スピン、ディップ、ブレード、バー、スロット-ダイ、グラビア、オフセット、またはスクリーン印刷などの溶液処理技法を使用して堆積されてもよい。ゲート電極用の堆積条件は、第2感光性誘電体材料内のトレンチ構造を充填し、かつ、トレンチ内のゲート電極と、感光性誘電体材料の厚い領域にわたって延びる相互接続されるゲートとの間での高収量の電気的インターコネクションを確保するように選択される(図4A)。
金属層19は、その後、Lumonics PM800レーザ(300mJ、30W)などの248nmエキシマレーザを使用してアブレーションされるが、308nm、351nm、193nmなどの他の一般的なエキシマ波長を含む他の波長も使用され得る。露光パターンは、TFTチャネルの上の光を遮断する不透過性領域17および光透過性領域18を有するシャドウマスクによって画定される。好ましい金材料の上側層は、下地の金属層または誘電体層に損傷を与えることなく、レーザから単一ショットを発射することによって除去され、さらに、ほんのわずかの廃物が形成される。プロセス窓は、単一ショットだけが発射されるときに大きい。たとえば、28〜112mJcm-2の束範囲を使用して、下地層に対する明らかな損傷無しで、上側金層が除去されてもよい。これは、過剰の廃物を形成することなく、クリーンなプロセスをもたらす。この束の範囲は、上側金属層の吸収係数、厚さ、および接着力に関係する。
第2感光性誘電体材料の厚さは、第2誘電体材料内に画定されるトレンチの外にゲートラインが延びる領域による、ソース-ドレインとゲートとのオーバーラップ静電容量に対する寄与を最小にするように選択される。オーバーラップ静電容量は、チャネルの上部/トレンチの底部上における第1ゲート誘電体材料の薄い領域による第1の寄与、および、ゲート電極がそこで第2誘電体層の上部に位置する隣接領域による第2の寄与によって決まる。第2誘電体層が厚く作られることができればできるほど、寄生オーバーラップ静電容量に対する第2の寄与が減少する。一方、第2誘電体層の厚さは、機械的接着力ならびにトレンチ充填についての高い収量を達成する必要性によって制限される。好ましくは、第2誘電体材料の厚さは、約500nm〜10μmである。
本自己整合ゲートデバイス構造の場合、ソースおよびドレイン電極から半導体層への電荷注入について低い接触抵抗が必要とされる。かなりの接触抵抗が存在する半導体/金属の組合せの場合、ゲート電極がソース-ドレイン電極に関してオーバーラップし、蓄積層がチャネルから接点の上の領域まで延びるデバイスアーキテクチャにおいて、電流クラウディング効果が、通常起こる(Chiang, Jap. J. Appl. Phys. 37, 5914(1998))。こうした構造において、電流の一部は、ソース-ドレイン金属電極のエッジから離れて注入でき、チャネルの有効な伸張、および、電流のほとんどが接点のちょうどエッジで注入される必要がある状況と比較した場合の接触抵抗の低下をもたらす。本明細書に開示される自己整合ゲートアーキテクチャにおいて、電流クラウディング効果は、トレンチ構造に隣接する厚い誘電体領域内の低密度の蓄積電荷によって制限され、したがって、低接触抵抗を示すソース-ドレイン接点を選択することがより重要である。有機半導体の場合、接触抵抗効果は、半導体の、それぞれ、イオン化電位および電子親和性によく一致する仕事関数を有する金属電極を選択することによって、または、適切な物理的または化学的な接点改質によって減少する可能性がある。
トレンチと、ソースおよびドレイン電極との間の幾何学的オーバーラップの程度は、第1電極構造の厚さプロファイルによって制御され得る。第1電極がチャネルのちょうどエッジに対して不透過性のまままである場合、オーバーラップは最小である。大きなオーバーラップは、チャネルのエッジに向かって薄化し、かつ、チャネルのエッジからある距離で効果的に半透過性になる第1電極構造を作ることによって実現され得る。後者の構造は、電流クラウディング効果を使用して接触抵抗が減少される必要がある半導体材料にとって望ましいであろう(以下の説明を参照されたい)。
本発明の実施形態による方法は、SLAPゲートパターンの線幅がチャネル長Lより著しく大きいことを必要とする、歪の大きな基板の場合でさえ、SLAPベースゲートパターニング技術について、関連する低寄生静電容量を有する自己整合ゲート電極を形成することができる。
［実施例２］
［実施例２］
選択的レーザアブレーションパターニングを使用するマスク無し自己整合ゲートパターニング
基板1上で、ソース-ドレイン電極2ならびにインターコネクトラインのパターンが画定される(図5)。基板は、限定はしないが、ガラスまたはシリコン基板などの剛性基板、あるいは、プラスチック基板または可撓性金属箔などの可撓性基板であることができる。基板は、適した平坦化層、パッシベーション層、またはカプセル化層を備えてもよい。基板および上部の層のうちの任意の層は、感光性誘電体層が露光される光の波長で透過性があるように選択される必要がある。標準的なUV光露光の場合、PET基板およびガラス基板などのプラスチック基板は、十分な透過性を示す。ソース-ドレイン電極は、無機金属、たとえば、金、銅、アルミニウム、パラジウム、ニッケルなどの導電性材料、または、ポリスチレンスルホン酸をドープされたポリエチレンジオキシチオフェン(PEDOT/PSS)などの有機導電性ポリマを含む。導電性材料は、真空相から、または、溶液から堆積され得る。導電性材料のパターニングは、たとえば、フォトリソグラフィパターニングによって減算的に、あるいは、限定はしないが、インクジェット印刷、グラビア印刷、オフセット印刷、またはスクリーン印刷などの直接印刷技法によって加算的に行われ得る。好ましくは、ソース-ドレインパターンは、フォトリソグラフィによって作製される。ソース-ドレイン電極の厚さは、感光性材料の後続の背面光露光について使用される光の波長において電極が十分に不透過性であるように選択される。金などの無機金属の場合、30〜100nmの通常の膜厚が適する。
基板1上で、ソース-ドレイン電極2ならびにインターコネクトラインのパターンが画定される(図5)。基板は、限定はしないが、ガラスまたはシリコン基板などの剛性基板、あるいは、プラスチック基板または可撓性金属箔などの可撓性基板であることができる。基板は、適した平坦化層、パッシベーション層、またはカプセル化層を備えてもよい。基板および上部の層のうちの任意の層は、感光性誘電体層が露光される光の波長で透過性があるように選択される必要がある。標準的なUV光露光の場合、PET基板およびガラス基板などのプラスチック基板は、十分な透過性を示す。ソース-ドレイン電極は、無機金属、たとえば、金、銅、アルミニウム、パラジウム、ニッケルなどの導電性材料、または、ポリスチレンスルホン酸をドープされたポリエチレンジオキシチオフェン(PEDOT/PSS)などの有機導電性ポリマを含む。導電性材料は、真空相から、または、溶液から堆積され得る。導電性材料のパターニングは、たとえば、フォトリソグラフィパターニングによって減算的に、あるいは、限定はしないが、インクジェット印刷、グラビア印刷、オフセット印刷、またはスクリーン印刷などの直接印刷技法によって加算的に行われ得る。好ましくは、ソース-ドレインパターンは、フォトリソグラフィによって作製される。ソース-ドレイン電極の厚さは、感光性材料の後続の背面光露光について使用される光の波長において電極が十分に不透過性であるように選択される。金などの無機金属の場合、30〜100nmの通常の膜厚が適する。
導電性層がパターニングされて、ソースおよびドレイン電極が形成されると、半導体材料層3が、その後、基板およびパターニングされた電極を覆って堆積される。半導体層は、限定はしないが、ポリアリルアミン、ポリフルオレン、またはポリチオフェンベースの半導体ポリマなどの有機半導体、あるいは、ペンタセンまたはルブレンなどの小分子半導体を含んでもよい。あるいは、真空蒸着アモルファスまたは多結晶シリコンなどの無機半導体、あるいは、コロイド状ナノ粒子またはナノワイヤなどの溶液堆積無機ナノ材料が使用され得る。
溶液処理半導体の場合、限定はしないが、インクジェット印刷、ソフトリソグラフィ印刷(J.A. Rogers et al., Appl. Phys. Lett. 75, 1010(1999);S. Brittain et al., Physics World May 1998, p.31)、スクリーン印刷(Z. Bao, et al., Chem. Mat. 9, 12999(1997))、オフセット印刷、ブレードコーティングまたはディップコーティング、カーテンコーティング、メニスカスコーティング、スプレーコーティング、または押出しコーティングを含む広い範囲の印刷技法を使用して、半導体材料が堆積されてもよい。あるいは、半導体層は、薄い連続膜として堆積され、フォトリソグラフィ(国際公開第99/10939号を参照されたい)またはレーザアブレーションなどの技法によって減算的にパターニングされてもよい。
第1ゲート誘電体材料層12は、その後、積層基板上に堆積される。第1ゲート誘電体層は、デバイスが、電界効果移動度、ゲート漏れ電流とトランジスタOFF電流、閾値電圧、およびサブ閾値傾斜、ならびに、環境安定性および動作安定性の点で最適デバイス性能を示すように選択される。第1誘電体の選択は、従来技術で知られている基準に従う(たとえば、H. Sirringhaus, Adv. Mat. 17, 1(2005))。ポリ-ジオクチルフルオレン-コ-ビチオフェン(F8T2)、ポリ-3-ヘキシルチオフェン(P3HT)、またはポリトリアリルアミン(PTAA)などのポリマ半導体と組み合わせた誘電体の適切な選択は、ポリイソブチレンまたはポリビニルフェノールであるが、好ましくは、ポリメチルメタクリレート(PMMA)およびポリスチレン(PS)が使用される。好ましくは、第1誘電体材料は、溶液から堆積され、第1誘電体の堆積用の溶媒が、下にある半導体層の膨張および溶解を回避するように選択されることが配慮される(米国特許出願公開第20050274986号)。誘電体材料は、限定はしないが、スピンコーティング、スプレーコーティング、またはブレードコーティングなどの技法、あるいは、インクジェット印刷、グラビア印刷、オフセット印刷、またはスクリーン印刷などの直接印刷によって、連続層の形態で堆積されてもよい。あるいは、2つ以上の誘電体層が堆積されて、誘電体積層体、たとえば、高い電界効果移動度を達成する低k界面誘電体と、所与の厚さについて十分な誘電体静電容量を達成する高k誘電体との組合せが形成されてもよい。
第1ゲート誘電体層の厚さは、デバイスが基本的なデバイススケーリング要件を満たすために十分に薄く選択される。第1ゲート誘電体層の厚さは、好ましくは、トランジスタのチャネル長Lより小さくなるように選択される。より好ましくは、ゲート誘電体の厚さは、チャネル長の2分の1より小さくなるように選択される。最も好ましくは、ゲート誘電体の厚さは、チャネル長の4分の1より小さくなるように選択される。こうして、電流電圧特性を低下させ、また、たとえば、トランジスタの出力特性の飽和の欠如および回路利得の減少をもたらす、短チャネル効果が最小にされ得る。
その後、第2感光性誘電体材料13が、第1ゲート誘電体層を覆って連続膜として堆積される。第2感光性誘電体材料は、好ましくは、ポジ型フォトレジストであり、ポジ型フォトレジストは、適切な現像プロセスを使用して、材料が光に露光された領域において、基板から選択的に除去され得る。感光性誘電体材料は、好ましくは、スピンコーティング、スプレーコーティング、またはブレードコーティングなどの大面積コーティング技法によって溶液から堆積される。たとえば、標準的なShipley1813ポジティブUVフォトレジスト層が使用され得る。あるいは、従来技術で知られている他のポジ型フォトレジストを使用してもよい。考えられるポジ型フォトレジスト材料にわたる概観は、H. Ito, IBM J. Res. & Dev. 45, 683(2001)に示される。光露光によってその溶解度特性が変わり、それにより、基板の露光領域において選択的に除去され得る他のフォトレジスト誘電体を使用してもよい。
その後、基板は、前もって堆積されたソース-ドレイン電極構造が自己整合フォトマスクとして働くように、基板の背面を通して光に露光される。こうして、感光性誘電体材料13は、チャネル領域内だけの光に露光するが、ソース-ドレイン電極の上部における光露光から保護される。好ましくは、UV波長の光は、従来のUVフォトレジストと組み合わせて露光に使用される。あるいは、可視または赤外光を、このスペクトル範囲において感度があるフォトレジストと組み合わせて使用してもよい。露光された感光性材料は、その後、適した現像溶液内で現像され、現像溶液は、基板の露光領域内の材料を除去する。現像溶液の溶媒組成は、下地の第2ゲート誘電体層が、このステップで溶解しない、または、除去されないように選択される。Shipley1813フォトレジストおよびPMMAの第1ゲート誘電体層の場合、MF319現像溶液が使用され得る。こうして、トレンチ16のパターンは、第2誘電体層内に画定され、その位置は、下地チャネル領域のパターンに自己整合し、その底部において、下地の第1ゲート誘電体層が露光される。
トレンチ構造のトポグラフィックなプロファイルは、使用されるレジスト材料の特性、ソース-ドレイン電極のプロファイル、および層構造の光学特性によって決まる。ソース-ドレイン電極による、または、層のうちの任意の層内の光散乱は、トレンチの幅を広げる傾向がある。ソース-ドレイン電極の厚さが、チャネルのエッジに向かって減じる場合、電極が完全に不透過性でなく、光が電極の薄いエッジを通して透過する可能性がある、チャネルのエッジの近くの領域が存在するであろう。これが起こる程度は、ソース-ドレイン電極のエッジプロファイルを制御することによって制御され得る。
誘電体層の堆積は、その後、ゲート電極19およびインターコネクトラインの堆積を伴う。ゲート電極は、金または銅などの安価な金属などの無機金属の薄膜を含んでもよい。ゲート電極層の厚さは、層が単一ショットレーザ露光(英国特許第0513915.9号に開示されるSLAP技法を参照して先に説明された)で除去可能であるように選択される。以下で述べる選択的アブレーションプロセスは、厚い層の場合より金属の薄い層の場合に容易に達成される。しかし、多くの場合、必要なコンダクタンスに達するために、最小層厚が必要とされる。金層の場合、50nmの厚さは、フラットパネルディスプレイ用のゲートインターコネクションを含むある範囲の用途について有効なコンダクタンスを提供する。ゲート電極は、スパッタリングまたは蒸着技法などの技法、あるいは、スピン、ディップ、ブレード、バー、スロット-ダイ、グラビア、オフセット、またはスクリーン印刷などの溶液処理技法を使用して堆積されてもよい。ゲート電極用の堆積条件は、第2感光性誘電体材料内のトレンチ構造を充填するように選択される(図4A)。
金属層19は、その後、Lumonics PM800レーザ(300mJ、30W)などの248nmエキシマレーザを使用してアブレーションされるが、308nm、351nm、193nmなどの他の一般的なエキシマ波長を含む他の波長も使用され得る。本発明のこの第2の実施形態では、第1の実施形態と対照的に、光は、TFTのチャネル領域から遮断されない。金属層19がそれに弱く付着している感光性誘電体13の表面上で、金属層19がアブレーションし、一方、ゲート誘電体層の底部に対する金属層のより強い接着力が、金属層24がトレンチの底部でアブレーションしないことを保証するように、下地誘電体層に対する金属の接着特性が調整され得ることを、本発明者等は見出した。
所望の接着力コントラストを達成するために、第1ゲート誘電体層と感光性誘電体層の両方を多層構造として構築することが可能であり、多層構造は、先に概説した他の要求される特性から接着力特性を最適化することを可能にする。同様に、化学的処理、物理的処理、またはプラズマ処理を受けるなどの表面改質プロセスを使用してもよい。
500nmパリレンC膜上での50nmCuのアブレーション閾値は、>200mJ/cm2であることが測定され、一方、50nmPVP膜上、または、500nmS1813フォトレジスト膜上での50nmCuのアブレーション閾値は≒80mJ/cm2である。これらの材料を使用した選択的アブレーションプロセスは、以下の通りである。パリレンCの第1誘電体層が、基板に塗布され、それに続き、S1813フォトレジストの500nm感光性層が塗布され、感光性層は、露光されて関連パターンになり、標準として現像される。薄い(50nm)銅層が、その後、パリレン/フォトレジスト層上にスパッタリングされる。約100mJ/cm2の束を有する、248nmエキシマレーザの単一パルス(パルス長≒30ns)が、その後、画像エリアごとに使用される。フォトレジストに接触する銅のエリアは、表面から剥離し(アブレーションし)、除去され、一方、パリレンに接触する銅のエリアは除去されない。
弱く付着する領域において、金属層は、下地の金属層または誘電体層に損傷を与えることなく、レーザから単一ショットを発射することによって除去され、さらに、ほんのわずかの廃物が形成される。
この実施形態では、ゲート電極は、チャネルに関して自己整合した狭いトレンチに限定され、寄生静電容量は、感光性誘電体層の厚さによらず最小である。
狭いトレンチの内部のゲート電極をインターコネクトに接続するために、また、厚い感光性誘電体層の上部に位置するインターコネクト25および他のフィーチャを画定するために、SLAPパターニングについて光遮断性領域22を有するフォトマスクを使用することが可能である。トレンチ内の金属層24に対する電気接続は、たとえば、自己整合トレンチの一部分にオーバーラップする、フォトマスク内の光遮断性接触エリアを設計することによって行われ得る。あるいは、トレンチ内の金属層24に対する電気接続を、後続のプロセスステップにおいて、金属インクまたは導電性ポリマのインクジェット印刷など、トレンチ構造の一部分を導電性材料で充填することによって形成してもよい。
代替の方法において、チャネルに関して自己整合した差動接着力コントラストを始動することが可能である。厚い感光性誘電体層を使用することによって達成される、インターコネクト用の静電容量低減が必要とされない場合、感光性誘電体層は、たとえば、自己組織化単分子膜(SAM)に置き換えられ、自己組織化単分子膜は、第1ゲート誘電体層に付着し、第1ゲート誘電体層に対する金属層の接着力を弱める。SAMは、適した光露光、たとえば、分子と基板との間の結合を破壊するUV光露光によって、基板から除去されるように選択される。
本自己整合ゲートデバイス構造の場合、ソースおよびドレイン電極から半導体層への電荷注入について低い接触抵抗が必要とされる。かなりの接触抵抗が存在する半導体/金属の組合せの場合、ゲート電極がソース-ドレイン電極に関してオーバーラップし、蓄積層がチャネルから接点の上の領域まで延びるデバイスアーキテクチャにおいて、電流クラウディング効果が、通常起こる(Chiang, Jap. J. Appl. Phys. 37, 5914(1998))。こうした構造において、電流の一部は、ソース-ドレイン金属電極のエッジから離れて注入でき、チャネルの有効な伸張、および、電流のほとんどが接点のちょうどエッジで注入される必要がある状況と比較した場合の接触抵抗の低下をもたらす。本明細書に開示される自己整合ゲートアーキテクチャにおいて、電流クラウディング効果は、トレンチ構造に隣接する厚い誘電体領域内の低密度の蓄積電荷によって制限され、したがって、低接触抵抗を示すソース-ドレイン接点を選択することがより重要である。有機半導体の場合、接触抵抗効果は、半導体の、それぞれ、イオン化電位および電子親和性によく一致する仕事関数を有する金属電極を選択することによって、または、適切な物理的または化学的な接点改質によって減少する可能性がある。
トレンチと、ソースおよびドレイン電極との間の幾何学的オーバーラップの程度は、第1電極構造の厚さプロファイルによって制御され得る。第1電極がチャネルのちょうどエッジに対して不透過性のまままである場合、オーバーラップは最小である。大きなオーバーラップは、チャネルのエッジに向かって薄化し、かつ、チャネルのエッジからある距離で効果的に半透過性になる第1電極構造を作ることによって実現され得る。後者の構造は、電流クラウディング効果を使用して接触抵抗が減少される必要がある半導体材料にとって望ましいであろう(以下の説明を参照されたい)。
本発明の実施形態による方法は、SLAPゲートパターンの線幅がチャネル長Lより著しく大きいことを必要とする、歪の大きな基板の場合でさえ、SLAPベースゲートパターニング技術について、関連する低寄生静電容量を有する自己整合ゲート電極を形成することができる。
［実施例３］
［実施例３］
低静電容量インターコネクトオーバーラップ領域を用いSLAPを使用した自己整合ゲートパターニング
本発明の実施形態による方法を使用して、同様に、ゲートレベルに位置するインターコネクトラインと、ソース-ドレイン電極のレベルに位置するインターコネクトとの間のオーバーラップによる寄生静電容量が最小にされ得る。これは図6に示される。ソース-ドレイン電極のレベルには、データまたはインターコネクトライン26が画定される。このデータラインを使用して、回路のTFTの1つまたは複数に電圧または電流信号を印加してもよい。ゲートレベルには、TFTのいくつかを相互接続するか、または、TFTゲートの1つまたは複数に電圧信号を印加するのに使用されるであろう類似のインターコネクトライン28が存在する。2つのインターコネクトライン26および28がオーバーラップする領域では、寄生静電容量が生じ、寄生静電容量は、特に、広いインターコネクトライン(低コストパターニング技術によって画定されるインターコネクトラインの場合に通常そうである)の場合に、TFT回路のスイッチング性能を制限する重要な因子となり得る。TFTに対するインターコネクトおよびゲート電極が、同じレベルに位置する標準的なTFT構成において、インターコネクトラインの寄生オーバーラップ静電容量を規定する誘電体層は、ゲート誘電体層と同じであり、したがって、寄生オーバーラップ静電容量は大きい。
本発明の実施形態による方法を使用して、同様に、ゲートレベルに位置するインターコネクトラインと、ソース-ドレイン電極のレベルに位置するインターコネクトとの間のオーバーラップによる寄生静電容量が最小にされ得る。これは図6に示される。ソース-ドレイン電極のレベルには、データまたはインターコネクトライン26が画定される。このデータラインを使用して、回路のTFTの1つまたは複数に電圧または電流信号を印加してもよい。ゲートレベルには、TFTのいくつかを相互接続するか、または、TFTゲートの1つまたは複数に電圧信号を印加するのに使用されるであろう類似のインターコネクトライン28が存在する。2つのインターコネクトライン26および28がオーバーラップする領域では、寄生静電容量が生じ、寄生静電容量は、特に、広いインターコネクトライン(低コストパターニング技術によって画定されるインターコネクトラインの場合に通常そうである)の場合に、TFT回路のスイッチング性能を制限する重要な因子となり得る。TFTに対するインターコネクトおよびゲート電極が、同じレベルに位置する標準的なTFT構成において、インターコネクトラインの寄生オーバーラップ静電容量を規定する誘電体層は、ゲート誘電体層と同じであり、したがって、寄生オーバーラップ静電容量は大きい。
本発明のさらなる実施形態によれば、感光性誘電体層内にトレンチを画定する、光露光のマスクパターン27は、インターコネクト26および28がオーバーラップする領域内で光が遮断されるように選択される。こうして、厚い誘電体がオーバーラップ領域内に存在し、オーバーラップ静電容量を最小にする。これは、インターコネクト間のオーバーラップ領域が、TFTのゲート誘電体よりかなり厚い誘電体を有することを保証し、低寄生静電容量および最適回路スイッチング速度が確保される。
本明細書に述べるプロセスおよびデバイスは、溶液処理ポリマによって作製されたデバイスに限定されない。TFTの導電性電極および/または回路またはディスプレイデバイス(以下を参照されたい)内のインターコネクトの一部は、コロイド状懸濁液の印刷または予めパターニングされた基板上への電気メッキによって堆積させることができる無機導体から形成されてもよい。層が全て溶液から堆積されるわけではないデバイスにおいて、デバイスの1つまたは複数のPEDOT/PSS部分は、真空蒸着導体などの不溶性導電性材料と置き換えられてもよい。
半導体層のために使用されてもよい考えられる材料は、10-3cm2/Vsを越える、好ましくは、10-2cm2/Vsを越える適切な電界効果移動度を示す、任意の溶液処理可能な共役ポリマ材料または共役オリゴマ材料を含む。適している材料は、たとえば、H.E. Katz, J. Mater. Chem. 7, 369(1997)、または、Z. Bao, Advanced Materials 12, 227(2000)において過去に再検討された。他の可能性は、可溶性側鎖を有する小共役分子(J.G. Laquindanum, et al., J. Am. Chem. Soc. 120, 664(1998))、溶液から自己組織化した半導体有機-無機ハイブリッド材料(C.R. Kagan, et al., Science 286, 946(1999))、あるいは、たとえば、コロイド状ナノ粒子(B.A. Ridley, et al., Science 286, 746(1999))または無機半導体ナノワイヤ(X. Duan, Nature 425, 274(2003))に基づく溶液堆積無機半導体を含む。あるいは、薄膜、アモルファス、または多結晶シリコンを含む真空蒸着半導体が使用され得る。
好ましくは、デバイスおよび回路の全ての層およびコンポーネントが、溶液処理および印刷技法によって堆積され、パターニングされるが、1つまたは複数のコンポーネントは、真空蒸着技法によって堆積され、及び／又は、フォトリソグラフィプロセスによってパターニングされてもよい。
上述したように作製されたTFTなどのデバイスは、1つまたは複数のこうしたデバイスが互いに、及び／又は、他のデバイスと集積化され得る、より複雑な回路またはデバイスの一部であってよい。用途の実施例は、ディスプレイまたはメモリデバイス用のロジック回路およびアクティブマトリクス回路要素、あるいは、ユーザ定義ゲートアレイ回路を含む。
上述したパターニングプロセスを使用して、同様に、限定はしないが、インターコネクト、抵抗器、およびコンデンサなどの他の回路要素コンポーネントがパターニングされてもよい。
本発明の実施形態による方法は、TFT以外の電子デバイスに適用可能である。方法は、基板上で、先に堆積された光不透過性構造に対する上側電極のアライメントを必要とするいずれの電子デバイスにも適用され得る。実施例は、たとえば、アノードインターコネクトとカソードインターコネクトとの間の寄生静電容量が最小になる必要がある、発光ダイオードなどのダイオードデバイスを含む。考えられるデバイス構造は図7に示される。基板29上に、光不透過性電極構造30が画定される。デバイスのアクティブ領域内には、酸化インジウムスズなどの光透過性金属が画定され、たとえば、有機発光ダイオードまたは光検知ダイオード用のアノードとして働くであろう。その後、発光ポリマなどのアクティブ半導体層31が堆積される。この後には、感光性誘電体層32が堆積され、感光性誘電体層32は、上述したように背面光露光によってパターニングされる。SLAPなどの上述した技法のうちの任意の技法によってパターニングされたトップゲート電極の堆積によって、アノードインターコネクト30との低寄生オーバーラップ静電容量を有する、発光ダイオード用の自己整合カソードが画定され得る。
本発明は、SLAPによるゲートパターニングに限定されない。フォトリソグラフィパターニングなど、ゲート電極用の任意の他の減算的パターニング技術が使用され得る。フォトリソグラフィの場合、ゲート電極パターンは、連続ゲート金属配線19の上部にさらなるフォトレジストパターンを堆積させることによって画定される。フォトレジストは、第1誘電体層の上に生成されたトレンチの幅より全体が大きいゲート線幅を有する状態で、チャネルの上にフォトレジスト保護層が画定されるように、フォトマスクを通した露光によってパターニングされる。後続のエッチングによってゲートパターンが画定され、図4Bに示すのと類似の構造が得られ、トレンチの外に延びるゲート線が厚い感光性誘電体層の厚い領域に位置し、オーバーラップ静電容量に対する影響が最小になる。
あるいは、リフトオフプロセスが使用され得る。この場合、ゲート金属19の堆積前に、さらなるフォトレジスト層が、パターニングされた感光性誘電体層の上部で堆積され、パターニングされる。やはり、さらなるフォトレジスト内に画定されるゲート線幅は、第1誘電体層の上に生成されたトレンチの幅より大きく選択されて、基板歪の存在下でも、チャネルの適切な被覆量を保証する。ゲート金属の堆積後、リフトオフプロセスを使用して、ゲート金属がパターニングされ、図4Bに示すのと類似の構造が得られる。
ゲート誘電体層は、アクティブ半導体層と誘電体層との界面において電荷閉じ込めを提供する任意の層であるであろう。したがって、ゲート誘電体層は、それ自体、アクティブ半導体層に比べて高いイオン化電位および/または低い電子親和性を有する半導体層であるであろう。
トップゲート形成について減算的技法を考えてきたが、トップゲートを形成する第2の加算的技法についての方法および実施例がここで示される。
この事例では、本発明者等が述べる方法は、チャネル長Lを有するソース-ドレイン電極構造の上部における多層ゲート誘電体の使用に基づく。ソース-ドレイン構造のパターニングは、限定はしないが、フォトリソグラフィ、シャドウマスク蒸着、印刷、レーザアブレーション、レーザ転写パターニング、エンボシング、スタンピング、ソフトリソグラフィなどの任意の技法によって実施され得る。ソース-ドレイン電極47、49および半導体アクティブ層50のパターニング/堆積後に、第1誘電体材料55が、デバイスの半導体材料に接触して堆積される(図9)。第1誘電体は、トランジスタの最適性能のために選択される、すなわち、誘電体を通る漏れ電流が十分に小さいことを確保しながら、必要とされるデバイスのトランスコンダクタンスに達するように、第1誘電体の厚さが十分に薄い。半導体材料との適した界面構造を形成する材料が選択されるため、デバイスは、高い電界効果移動度を示す。第1誘電体は、たとえば、一連の低kおよび高k誘電体を備える多層の誘電体層を備えてもよい。
第1誘電体層の上部には、第2誘電体56が堆積される。この誘電体は、適した波長の光に対する露光によってパターニングされ得る感光性材料である。第2誘電体材料の堆積後に、基板は、基板の背面を通した光に露光されて、エッジがソース-ドレイン電極のエッジに整列した状態で、第2誘電体材料のパターンが画定される。ソース-ドレイン電極は、背面光露光中に、感光性誘電体材料が、チャネル領域内で、電極の上部ではないが、電極から離れて光に露光されるだけであるように、十分に厚くかつ光不透過性であるように選択される。光露光は、好ましくは、普通なら光に露光されることになる、トランジスタの電極から離れた感光性誘電体層の一定の領域を遮蔽するために、それぞれ、光透過性および光遮断性領域58および57を有する、適切に設計され、かつ、粗く整列したシャドウマスクを通して実施される。これにおいて、デバイスのチャネルを覆うトレンチ領域59を有する第2誘電体層内の自己整合パターンが作られ、トレンチ領域59において、第2誘電体層が、除去される、または、少なくとも大幅に薄化される。第2誘電体層のパターニング後に、ゲート金属配線が、適したパターニング技術によって堆積され、粗くパターニングされる。ここで低コストのパターニングプロセスが考えられる場合、ゲート電極パターン64の線幅はLの線幅より大きく、ゲート電極金属配線パターンのエッジは、チャネルに容易に整列することができない。しかし、ゲート誘電体の第2層の自己整合パターニングのために、ゲート誘電体が、アクティブチャネルの上に比べて電極領域の上でかなり厚いため、これは、著しい寄生静電容量をもたらさない。実際に、デバイスの寄生静電容量は、トランスコンダクタンスに悪い影響を与えることなく、第2誘電体層の厚さを十分に大きくすることによって最小にされ得る。それは、トランスコンダクタンスが第1誘電体層の厚さによって主に影響を受けるからである。
本発明による方法の実施形態は、チャネル長Lに匹敵するゲート線幅を画定することができないゲートパターニング技術について、関連する低寄生静電容量を有する自己整合ゲート電極を形成することができる。
ゲートパターニングは、限定はしないが、フォトリソグラフィパターニング、シャドウマスク蒸着、印刷、レーザアブレーション、レーザ転写パターニング、エンボシング、スタンピング、ソフトリソグラフィなどを含む任意のパターニング技術によって実施され得る。
本発明の1つの好ましい実施形態によれば、ゲートパターニングは、限定はしないが、インクジェット印刷、オフセット印刷、グラビア印刷、フレクソグラフィ印刷、またはスクリーン印刷などの印刷技法によって実施される。この場合、ゲート電極導電性材料は、液相から基板上に堆積され、基板上で乾燥される。
本発明の特に好ましい実施形態によれば、ソース-ドレイン電極構造は、自己整合印刷によってサブマイクロメートルチャネル長を有するように作製される。
本発明の異なる実施形態は、ここで、以下の実施例において詳細に述べられるであろう。
［実施例４］
［実施例４］
印刷による自己整合ゲートパターニング
基板11上で、ソース-ドレイン電極ならびにインターコネクトラインのパターンが画定される。基板は、限定はしないが、ガラスまたはシリコン基板などの剛性基板、あるいは、プラスチック基板または可撓性金属箔などの可撓性基板であることができる。基板は、適した平坦化層、パッシベーション層、またはカプセル化層を備えてもよい。基板および上部の層のうちの任意の層は、感光性誘電体層が露光される光の波長で透過性があるように選択される必要がある。標準的なUV光露光の場合、PET基板およびガラス基板などのプラスチック基板は、十分な透過性を示す。ソース-ドレイン電極は、無機金属、たとえば、金、銅、アルミニウム、パラジウム、ニッケルなどの導電性材料、または、ポリスチレンスルホン酸をドープされたポリエチレンジオキシチオフェン(PEDOT/PSS)などの有機導電性ポリマを含む。導電性材料は、真空相から、または、溶液から堆積され得る。導電性材料のパターニングは、たとえば、フォトリソグラフィパターニングによって減算的に、あるいは、限定はしないが、インクジェット印刷、グラビア印刷、オフセット印刷、またはスクリーン印刷などの直接印刷技法によって加算的に行われ得る。ソース-ドレイン電極の厚さは、感光性材料の後続の背面光露光について使用される光の波長において電極が十分に不透過性であるように選択される。金などの無機金属の場合、20〜100nmの通常の膜厚が適する。
基板11上で、ソース-ドレイン電極ならびにインターコネクトラインのパターンが画定される。基板は、限定はしないが、ガラスまたはシリコン基板などの剛性基板、あるいは、プラスチック基板または可撓性金属箔などの可撓性基板であることができる。基板は、適した平坦化層、パッシベーション層、またはカプセル化層を備えてもよい。基板および上部の層のうちの任意の層は、感光性誘電体層が露光される光の波長で透過性があるように選択される必要がある。標準的なUV光露光の場合、PET基板およびガラス基板などのプラスチック基板は、十分な透過性を示す。ソース-ドレイン電極は、無機金属、たとえば、金、銅、アルミニウム、パラジウム、ニッケルなどの導電性材料、または、ポリスチレンスルホン酸をドープされたポリエチレンジオキシチオフェン(PEDOT/PSS)などの有機導電性ポリマを含む。導電性材料は、真空相から、または、溶液から堆積され得る。導電性材料のパターニングは、たとえば、フォトリソグラフィパターニングによって減算的に、あるいは、限定はしないが、インクジェット印刷、グラビア印刷、オフセット印刷、またはスクリーン印刷などの直接印刷技法によって加算的に行われ得る。ソース-ドレイン電極の厚さは、感光性材料の後続の背面光露光について使用される光の波長において電極が十分に不透過性であるように選択される。金などの無機金属の場合、20〜100nmの通常の膜厚が適する。
本発明の好ましい実施形態によれば、ソース-ドレイン電極は、導電性材料の直接印刷によって画定される。導電性材料は、好ましくは、熱またはレーザアニーリングなどの技法によって基板上で高導電率の金属構造に変換され得るコロイド状金属ナノ粒子の印刷可能分散液である。印刷された電極の線幅およびチャネル長を一貫して画定するために、米国特許出願公開第20050274986号に記載される表面エネルギー支援印刷などの技法が使用され得る。
導電性層がパターニングされて、ソースおよびドレイン電極が形成されると、半導体材料層50が、その後、基板およびパターニングされた電極を覆って堆積される。半導体層は、限定はしないが、ポリアリルアミン、ポリフルオレン、またはポリチオフェンベースの半導体ポリマなどの有機半導体、あるいは、ペンタセンまたはルブレンなどの小分子半導体を含んでもよい。あるいは、真空蒸着アモルファスまたは多結晶シリコンなどの無機半導体、あるいは、コロイド状ナノ粒子またはナノワイヤなどの溶液堆積無機ナノ材料が使用され得る。
溶液処理半導体の場合、限定はしないが、インクジェット印刷、ソフトリソグラフィ印刷(J.A. Rogers et al., Appl. Phys. Lett. 75, 1010(1999);S. Brittain et al., Physics World May 1998, p.31)、スクリーン印刷(Z. Bao, et al., Chem. Mat. 9, 12999(1997))、オフセット印刷、ブレードコーティングまたはディップコーティング、カーテンコーティング、メニスカスコーティング、スプレーコーティング、または押出しコーティングを含む広い範囲の印刷技法を使用して、半導体材料が堆積されてもよい。あるいは、半導体層は、薄い連続膜として堆積され、フォトリソグラフィ(国際公開第99/10939号を参照されたい)またはレーザアブレーションなどの技法によって減算的にパターニングされてもよい。
第1ゲート誘電体材料層55は、その後、積層基板上に堆積される。第1ゲート誘電体層は、デバイスが、電界効果移動度、ゲート漏れ電流とトランジスタOFF電流、閾値電圧、およびサブ閾値傾斜、ならびに、環境安定性および動作安定性の点で最適デバイス性能を示すように選択される。第1誘電体の選択は、従来技術で知られている基準に従う(たとえば、H. Sirringhaus, Adv. Mat. 17, 1(2005))。ポリ-ジオクチルフルオレン-コ-ビチオフェン(F8T2)、ポリ-3-ヘキシルチオフェン(P3HT)、またはポリトリアリルアミン(PTAA)などのポリマ半導体と組み合わせた誘電体の適切な選択は、ポリイソブチレンまたはポリビニルフェノールであるが、好ましくは、ポリメチルメタクリレート(PMMA)およびポリスチレン(PS)が使用される。あるいは、第1誘電体層は、下地層の表面に堆積された自己組織化単分子膜であってよい(Klauk, Nature 431, 963(2004);Yoon, Proceedings of the National Academy of Sciences 102, 4678(2005))。有機半導体に適合する、考えられる誘電体層の全体的な概観は、Facchetti, Adv. Mat. 17, 1705(2005)に示される。好ましくは、第1誘電体材料は、溶液から堆積され、第1誘電体の堆積用の溶媒が、下にある半導体層の膨張および溶解を回避するように選択されることが配慮される(米国特許出願公開第20050274986号)。誘電体材料は、限定はしないが、スピンコーティング、スプレーコーティング、またはブレードコーティングなどの技法、あるいは、インクジェット印刷、グラビア印刷、オフセット印刷、またはスクリーン印刷などの直接印刷によって、連続層の形態で堆積されてもよい。あるいは、2つ以上の誘電体層が堆積されて、誘電体積層体、たとえば、高い電界効果移動度を達成する低k界面誘電体と、所与の厚さについて十分な誘電体静電容量を達成する高k誘電体との組合せが形成されてもよい。
第1ゲート誘電体層の厚さは、デバイスが基本的なデバイススケーリング要件を満たすために十分に薄く選択される。第1ゲート誘電体層の厚さは、好ましくは、トランジスタのチャネル長Lより小さくなるように選択される。より好ましくは、ゲート誘電体の厚さは、チャネル長の2分の1より小さくなるように選択される。最も好ましくは、ゲート誘電体の厚さは、チャネル長の4分の1より小さくなるように選択される。こうして、電流電圧特性を低下させ、また、たとえば、トランジスタの出力特性の飽和の欠如および回路利得の減少をもたらす、短チャネル効果が最小にされ得る。
好ましくは、第1誘電体層は、10〜500nmの厚さを有する。好ましくは、第1誘電体は、溶液堆積ポリマ誘電体である。本発明の好ましい実施形態によれば、第1誘電体層は、たとえば、Facchetti et al., Adv. Mat. 17, 1705(2005)に記載される架橋ポリマ誘電体層である。架橋ポリマ誘電体は、鎖の架橋ネットワークを形成しない状態で達成することが難しく、また、後続の溶液堆積および現像ステップのいずれのステップ中でも溶解に対して頑健である、50nm未満の厚さを有する非常に薄いピンホール無しの膜を可能にする。あるいは、第1ゲート誘電体は、自己組織化単分子膜誘電体であるであろう(Halik, Nature 431, 963(2004))。
その後、第2感光性誘電体材料56が、第1ゲート誘電体層を覆って連続膜として堆積される。第2感光性誘電体材料は、好ましくは、ポジ型フォトレジストであり、ポジ型フォトレジストは、適切な現像プロセスを使用して、材料が光に露光された領域において、基板から選択的に除去され得る。感光性誘電体材料は、好ましくは、スピンコーティング、スプレーコーティング、またはブレードコーティングなどの大面積コーティング技法によって溶液から堆積される。たとえば、標準的なShipley1813ポジティブUVフォトレジスト層が使用され得る。あるいは、従来技術で知られている他のポジ型フォトレジストも使用されるであろう。考えられるポジ型フォトレジスト材料にわたる概観は、H. Ito, IBM J. Res. & Dev. 45, 683(2001)に示される。光露光によってその溶解度特性が変わり、それにより、基板の露光領域において選択的に除去され得る他のフォトレジスト誘電体も使用されるであろう。
その後、基板は、前もって堆積されたソース-ドレイン電極構造が自己整合フォトマスクとして働くように、基板の背面を通して光に露光される(図10A)。こうして、感光性誘電体材料56は、チャネル領域内だけの光に露光するが、ソース-ドレイン電極の上部における光露光から保護される。好ましくは、UV波長の光は、従来のUVフォトレジストと組み合わせて露光に使用される。あるいは、可視または赤外光は、このスペクトル範囲において感度があるフォトレジストと組み合わせて使用されるであろう。露光された感光性材料は、その後、適した現像溶液内で現像され、現像溶液は、基板の露光領域内の材料を除去する。現像溶液の溶媒組成は、下地の第2ゲート誘電体層が、このステップで溶解しない、または、除去されないように選択される。Shipley1813フォトレジストおよびPMMAの第1ゲート誘電体層の場合、MF319現像溶液が使用され得る。こうして、トレンチのパターンは、第2誘電体層内に画定され、その位置は、下地チャネル領域のパターンに自己整合し、その底部において、下地の第1ゲート誘電体層が露光される。トレンチの開放エリアは、現像時間の選択によって制御可能であり、現像時間は、ゲートからソースとドレインとの間の小さなオーバーラップを得るためにできる限り短く選択されるべきである。
トレンチ構造のトポグラフィックなプロファイルは、使用されるレジスト材料の特性、ソース-ドレイン電極のプロファイル、および層構造の光学特性によって決まる。ソース-ドレイン電極による、または、層のうちの任意の層内の光散乱は、トレンチの幅を広げる傾向がある。溶液から堆積される印刷電極の場合にしばしばそうであるが、ソース-ドレイン電極の厚さが、チャネルのエッジに向かって減じる場合、電極が完全に不透過性でなく、光が電極の薄いエッジを通して透過する可能性がある、チャネルのエッジの近くの領域が存在するであろう。これが起こる程度は、ソース-ドレイン電極のエッジプロファイルを制御することによって制御され得る(以下のさらなる説明を参照されたい)。
最後に、ゲート電極60が上部に堆積される。ゲート電極パターンは、第2感光性誘電体材料内のトレンチ構造を充填するように画定される(図10A)。好ましくは、ゲート電極は、ナノ粒子金属または導電性ポリマ溶液/分散液のインクジェット印刷などの導電性材料の印刷によって堆積される。限定はしないが、オフセット印刷、スクリーン印刷、グラビア印刷、およびフレクソグラフィ印刷などの他の印刷技法も使用されるであろう。溶液堆積、印刷、および表面湿潤性条件が、トレンチの良好な充填を保証するために選択される。表面湿潤性を改善するために、基板の表面は、ゲート電極の堆積の前に酸素プラズマ処理などの表面調整にさらされるであろう。
ほとんどの印刷技法は、数ミクロンまたはさらにサブマイクロメートル寸法の線幅を有するパターンを画定することができない。したがって、ゲートラインパターンの線幅は、一般に、トレンチの幅より広く、ゲートラインは、第2感光性誘電体層によって覆われる、トレンチの周りの領域内に延びることになる(図10A)。
第2感光性誘電体材料の厚さは、第2誘電体材料内に画定されるトレンチの外にゲートラインが延びる領域による、ソース-ドレインとゲートとのオーバーラップ静電容量に対する寄与を最小にするように選択される。オーバーラップ静電容量は、チャネルの上部/トレンチの底部における第1ゲート誘電体材料の薄い領域による第1の寄与、および、ゲート電極がそこで第2誘電体層の上部に位置する隣接領域による第2の寄与によって決まる。第2誘電体層が厚く作られることができればできるほど、寄生オーバーラップ静電容量に対する第2の寄与が減少する。一方、第2誘電体層の厚さは、機械的接着力ならびにトレンチ充填についての高い収量を達成する必要性によって制限される。好ましくは、第2誘電体材料の厚さは、約500nm〜10μmである。
本発明の実施形態による方法は、自己整合ゲート電極および低オーバーラップ静電容量を有する短チャネルトランジスタを画定することができ、チャネル長より著しく広い線幅を有するゲート電極が印刷技法によって画定される。
オーバーラップ静電容量のさらなる低減が必要とされる場合、感光性誘電体層内のトレンチの外に延びる印刷ゲート電極の部分は、また、感光性誘電体層用の溶媒における後続のリフトオフ現像ステップにおいて基板から除去され得る。現像ステップ中、感光性誘電体層は、溶媒に溶解し、感光性誘電体層と共に感光性ゲート電極の上部に位置する印刷ゲート電極の部分がリフトオフされる。そして、最終的な構造は、第1誘電体層の上部でトレンチの内部のゲート電極の部分のみを備える。この構造において、感光性誘電体の上部のゲート電極の部分による、オーバーラップ静電容量に対する寄与はなくなる。
本自己整合ゲートデバイス構造の場合、ソースおよびドレイン電極から半導体層への電荷注入について低い接触抵抗が必要とされる。かなりの接触抵抗が存在する半導体/金属の組合せの場合、ゲート電極がソース-ドレイン電極に関してオーバーラップし、蓄積層がチャネルから接点の上の領域まで延びるデバイスアーキテクチャにおいて、電流クラウディング効果が、通常起こる(Chiang, Jap. J. Appl. Phys. 37, 5914(1998))。こうした構造において、電流の一部は、ソース-ドレイン金属電極のエッジから離れて注入でき、チャネルの有効な伸張、および、電流のほとんどが接点のちょうどエッジで注入される必要がある状況と比較した場合の接触抵抗の低下をもたらす。本明細書に開示される自己整合ゲートアーキテクチャにおいて、電流クラウディング効果は、トレンチ構造に隣接する厚い誘電体領域内の低密度の蓄積電荷によって制限され、したがって、低接触抵抗を示すソース-ドレイン接点を選択することがより重要である。有機半導体の場合、接触抵抗効果は、半導体の、それぞれ、イオン化電位および電子親和性によく一致する仕事関数を有する金属電極を選択することによって、または、適切な物理的または化学的な接点改質によって減少する可能性がある。
トレンチと、ソースおよびドレイン電極との間の幾何学的オーバーラップの程度は、第1電極構造の厚さプロファイルによって制御され得る。第1電極がチャネルのちょうどエッジに対して不透過性のまままである場合、オーバーラップは最小である。大きなオーバーラップは、チャネルのエッジに向かって薄化し、かつ、チャネルのエッジからある距離で効果的に半透過性になる第1電極構造を作ることによって実現され得る。後者の構造は、電流クラウディング効果を使用して接触抵抗が減少される必要がある半導体材料にとって望ましいであろう(以下の説明を参照されたい)。
［実施例５］
［実施例５］
自己整合印刷によって作製されたソース-ドレイン電極構造用の自己整合ゲートパターニング
本発明の特に好ましい実施形態によれば、ソース-ドレイン電極は、自己整合印刷方法米国特許出願公開第20050151820号によって画定される。この方法(図9)では、2つの電極47の一方は、第1の金属堆積およびパターニングステップで最初に画定され、そのステップは、連続金属膜の堆積とそれに続くフォトリソグラフィパターニングによって、または、インクジェット印刷などの直接書き込み印刷によって達成されるであろう。限定はしないが、金、銀、銅、アルミニウム、またはPEDOT/PSSなどの導電性ポリマなどの材料が使用され得る。その後、第1電極の表面は、第2電極の堆積に使用される液体インクに対して反発するように調製される。表面調整ステップは、疎脂性の自己組織化単分子膜の第1電極の表面上への選択的堆積、プラズマ処理に対する暴露、または、第1電極がそこから画定されるインク内への表面分離種(surface segregating species)(界面活性剤など)の混合を含んでもよい。ナノ粒子分散液からの印刷によって、または、真空蒸着によって堆積された金の第1電極の場合、チオールベースのフッ素化自己組織化単分子膜8を使用して、第1電極の表面が乾燥され得る。
本発明の特に好ましい実施形態によれば、ソース-ドレイン電極は、自己整合印刷方法米国特許出願公開第20050151820号によって画定される。この方法(図9)では、2つの電極47の一方は、第1の金属堆積およびパターニングステップで最初に画定され、そのステップは、連続金属膜の堆積とそれに続くフォトリソグラフィパターニングによって、または、インクジェット印刷などの直接書き込み印刷によって達成されるであろう。限定はしないが、金、銀、銅、アルミニウム、またはPEDOT/PSSなどの導電性ポリマなどの材料が使用され得る。その後、第1電極の表面は、第2電極の堆積に使用される液体インクに対して反発するように調製される。表面調整ステップは、疎脂性の自己組織化単分子膜の第1電極の表面上への選択的堆積、プラズマ処理に対する暴露、または、第1電極がそこから画定されるインク内への表面分離種(surface segregating species)(界面活性剤など)の混合を含んでもよい。ナノ粒子分散液からの印刷によって、または、真空蒸着によって堆積された金の第1電極の場合、チオールベースのフッ素化自己組織化単分子膜8を使用して、第1電極の表面が乾燥され得る。
その後、第2電極49は、液体インクが少なくとも部分的に第1電極に接触するような、導電性インクの液体堆積によって画定される。好ましい堆積方法は、インクジェット印刷である。第1電極の表面上の表面皮膜に反発性があるため、液体インクは、第1電極を外れて流れ、第1電極に電気接触していないが、その接点ラインエッジが非常に接近した状態で乾燥する。こうして、第1電極と第2電極との間に、通常1μm未満の寸法を有する非常に小さなギャップが形成され、トランジスタのチャネル長Lが画定される(図9A)。
第1電極は、また、2つの電極の中間に明確な分離を持った状態で、2つの別個の部分53および53'内に画定され得る(図10Bを参照されたい)。第1電極は、たとえば、金または他の無機金属の金属膜の堆積と、それに続く、フォトリソグラフィによって、または、他の減算的パターニングによって画定され得る。あるいは、第1電極は、ナノ粒子または前駆体金属溶液の、あるいは、導電性ポリマの直接印刷によって画定されるであろう。この構成では、第2電極54は、第1電極によって両側を限定される、すなわち、液体インクは、第1電極の2つの部分間のギャップ内に「詰め込まれる(squeeze)」。こうして、第1電極と第2電極との間に形成されるギャップのサイズが、第1電極に対して液体インク滴が堆積される位置の変動にあまり敏感でなく、より一貫性のあるギャップ形成が達成され得ることを、本発明者等は見出した。この場合、チャネルは、第2電極の2つの対向するエッジ上に形成され、第2電極ラインの単位長についてチャネル幅のほぼ倍増がもたらされる。
自己整合印刷技法を使用してソース-ドレイン電極を画定する他の技法が、使用されると共に、参照によりその全体の内容が本特許文書に含まれる米国特許出願公開第20050151820号に開示される。
導電性層がパターニングされて、ソースおよびドレイン電極が形成されると、半導体材料層50が、その後、基板およびパターニングされた電極を覆って堆積される。半導体層は、限定はしないが、ポリアリルアミン、ポリフルオレン、またはポリチオフェンベースの半導体ポリマなどの有機半導体、あるいは、ペンタセンまたはルブレンなどの小分子半導体を含んでもよい。あるいは、真空蒸着アモルファスまたは多結晶シリコンなどの無機半導体、あるいは、コロイド状ナノ粒子またはナノワイヤなどの溶液堆積無機ナノ材料が使用され得る。
溶液処理半導体の場合、限定はしないが、インクジェット印刷、ソフトリソグラフィ印刷(J.A. Rogers et al., Appl. Phys. Lett. 75, 1010(1999);S. Brittain et al., Physics World May 1998, p.31)、スクリーン印刷(Z. Bao, et al., Chem. Mat. 9, 12999(1997))、オフセット印刷、ブレードコーティングまたはディップコーティング、カーテンコーティング、メニスカスコーティング、スプレーコーティング、または押出しコーティングを含む広い範囲の印刷技法を使用して、半導体材料が堆積されてもよい。あるいは、半導体層は、薄い連続膜として堆積され、フォトリソグラフィ(国際公開第99/10939号を参照されたい)またはレーザアブレーションなどの技法によって減算的にパターニングされてもよい。
第1ゲート誘電体材料層55は、その後、積層基板上に堆積される。第1ゲート誘電体層は、デバイスが、電界効果移動度、ゲート漏れ電流とトランジスタOFF電流、閾値電圧、およびサブ閾値傾斜、ならびに、環境安定性および動作安定性の点で最適デバイス性能を示すように選択される。第1誘電体の選択は、従来技術で知られている基準に従う(たとえば、H. Sirringhaus, Adv. Mat. 17, 1(2005))。ポリ-ジオクチルフルオレン-コ-ビチオフェン(F8T2)、ポリ-3-ヘキシルチオフェン(P3HT)、またはポリトリアリルアミン(PTAA)などのポリマ半導体と組み合わせた誘電体の適切な選択は、ポリイソブチレンまたはポリビニルフェノールであるが、好ましくは、ポリメチルメタクリレート(PMMA)およびポリスチレン(PS)が使用される。好ましくは、第1誘電体材料は、溶液から堆積され、第1誘電体の堆積用の溶媒が、下にある半導体層の膨張および溶解を回避するように選択されることが配慮される(米国特許出願公開第20050274986号)。誘電体材料は、限定はしないが、スピンコーティング、スプレーコーティング、またはブレードコーティングなどの技法、あるいは、インクジェット印刷、グラビア印刷、オフセット印刷、またはスクリーン印刷などの直接印刷によって、連続層の形態で堆積されてもよい。あるいは、2つ以上の誘電体層が堆積されて、誘電体積層体、たとえば、高い電界効果移動度を達成する低k界面誘電体と、所与の厚さについて十分な誘電体静電容量を達成する高k誘電体との組合せが形成されてもよい。
第1ゲート誘電体層の厚さは、デバイスが基本的なデバイススケーリング要件を満たすために十分に薄く選択される。第1ゲート誘電体層の厚さは、好ましくは、トランジスタのチャネル長Lより小さくなるように選択される。より好ましくは、ゲート誘電体の厚さは、チャネル長の2分の1より小さくなるように選択される。最も好ましくは、ゲート誘電体の厚さは、チャネル長の4分の1より小さくなるように選択される。こうして、電流電圧特性を低下させ、また、たとえば、トランジスタの出力特性の飽和の欠如および回路利得の減少をもたらす、短チャネル効果が最小にされ得る。
好ましくは、第1誘電体層は10nm〜500nmの厚さを有する。好ましくは、第1誘電体は、容積堆積ポリマ誘電体である。本発明の好ましい実施形態によれば、第1誘電体層は、たとえば、Facchetti et al., Adv. Mat. 17, 1705(2005)に記載される架橋ポリマ誘電体層である。架橋ポリマ誘電体は、鎖の架橋ネットワークを形成しない状態で達成することが難しく、また、後続の溶液堆積および現像ステップのいずれのステップ中でも溶解に対して頑健である、50nm未満の厚さを有する非常に薄いピンホール無しの膜を可能にする。あるいは、第1ゲート誘電体は、自己組織化単分子膜誘電体であるであろう(Halik, Nature 431, 963(2004))。
その後、第2感光性誘電体材料56が、第1ゲート誘電体層を覆って連続膜として堆積される。第2感光性誘電体材料は、好ましくは、ポジ型フォトレジストであり、ポジ型フォトレジストは、適切な現像プロセスを使用して、材料が光に露光された領域において、基板から選択的に除去され得る。感光性誘電体材料は、好ましくは、スピンコーティング、スプレーコーティング、またはブレードコーティングなどの大面積コーティング技法によって溶液から堆積される。たとえば、標準的なShipley1813ポジティブUVフォトレジスト層が使用され得る。あるいは、従来技術で知られている他のポジ型フォトレジストも使用されるであろう。考えられるポジ型フォトレジスト材料にわたる概観は、H. Ito, IBM J. Res. & Dev. 45, 683(2001)に示される。光露光によってその溶解度特性が変わり、それにより、基板の露光領域において選択的に除去され得る他のフォトレジスト誘電体も使用されるであろう。
その後、基板は、前もって堆積されたソース-ドレイン電極構造が自己整合フォトマスクとして働くように、基板の背面を通して光に露光される(図10A)。こうして、感光性誘電体材料56は、チャネル領域内だけの光に露光するが、ソース-ドレイン電極の上部における光露光から保護される。好ましくは、UV波長の光は、従来のUVフォトレジストと組み合わせて露光に使用される。あるいは、可視または赤外光は、このスペクトル範囲において感度があるフォトレジストと組み合わせて使用されるであろう。露光された感光性材料は、その後、適した現像溶液内で現像され、現像溶液は、基板の露光領域内の材料を除去する。現像溶液の溶媒組成は、下地の第2ゲート誘電体層が、このステップで溶解しない、または、除去されないように選択される。Shipley1813フォトレジストおよびPMMAの第1ゲート誘電体層の場合、MF319現像溶液が使用され得る。こうして、トレンチのパターンは、第2誘電体層内に画定され、その位置は、下地チャネル領域のパターンに自己整合し、その底部において、下地の第1ゲート誘電体層が露光される。
最後に、ゲート電極60が上部に堆積される。ゲート電極パターンは、第2感光性誘電体材料内のトレンチ構造を充填するように画定される(図10A)。好ましくは、ゲート電極は、ナノ粒子金属または導電性ポリマ溶液/分散液のインクジェット印刷などの導電性材料の印刷によって堆積される。限定はしないが、オフセット印刷、スクリーン印刷、グラビア印刷、およびフレクソグラフィ印刷などの他の印刷技法も使用されるであろう。溶液堆積、印刷、および表面湿潤性条件が、トレンチの良好な充填を保証するために選択される。表面湿潤性を改善するために、基板の表面は、ゲート電極の堆積の前に酸素プラズマ処理などの表面調整にさらされるであろう。
ほとんどの印刷技法は、数ミクロンまたはさらにサブマイクロメートル寸法の線幅を有するパターンを画定することができない。したがって、ゲートラインパターンの線幅は、一般に、トレンチの幅より広く、ゲートラインは、第2感光性誘電体層によって覆われる、トレンチの周りの領域内に延びることになる(図10A)。
第2感光性誘電体材料の厚さは、第2誘電体材料内に画定されるトレンチの外にゲートラインが延びる領域による、ソース-ドレインとゲートとのオーバーラップ静電容量に対する寄与を最小にするように選択される。オーバーラップ静電容量は、チャネルの上部/トレンチの底部における第1ゲート誘電体材料の薄い領域による第1の寄与、および、ゲート電極がそこで第2誘電体層の上部に位置する隣接領域による第2の寄与によって決まる。第2誘電体層が厚く作られることができればできるほど、寄生オーバーラップ静電容量に対する第2の寄与が減少する。一方、第2誘電体層の厚さは、機械的接着力ならびにトレンチ充填についての高い収量を達成する必要性によって制限される。好ましくは、第2誘電体材料の厚さは、約500nm〜10μmである。
本自己整合ゲートデバイス構造の場合、ソースおよびドレイン電極から半導体層への電荷注入について低い接触抵抗が必要とされる。かなりの接触抵抗が存在する半導体/金属の組合せの場合、ゲート電極がソース-ドレイン電極に関してオーバーラップし、蓄積層がチャネルから接点の上の領域まで延びるデバイスアーキテクチャにおいて、電流クラウディング効果が、通常起こる(Chiang, Jap. J. Appl. Phys. 37, 5914(1998))。こうした構造において、電流の一部は、ソース-ドレイン金属電極のエッジから離れて注入でき、チャネルの有効な伸張、および、電流のほとんどが接点のちょうどエッジで注入される必要がある状況と比較した場合の接触抵抗の低下をもたらす。本明細書に開示される自己整合ゲートアーキテクチャにおいて、電流クラウディング効果は、トレンチ構造に隣接する厚い誘電体領域内の低密度の蓄積電荷によって制限され、したがって、低接触抵抗を示すソース-ドレイン接点を選択することがより重要である。有機半導体の場合、接触抵抗効果は、半導体の、それぞれ、イオン化電位および電子親和性によく一致する仕事関数を有する金属電極を選択することによって、または、適切な物理的または化学的な接点改質によって減少する可能性がある。
図11は、自己整合印刷によって画定されたソース-ドレイン電極構造(1つの電極はフォトリソグラフィによって画定される)の背面を通した光露光によって画定された感光性誘電体層(1813レジスト)内に画定されたトレンチ構造の略図と走査型電子顕微鏡(SEM)画像を示す。約1μmの幅の狭いトレンチが、下地TFTチャネルの位置に自己整合した位置に形成されていることがはっきり見てわかる。トレンチの幅は、後続のゲート印刷ステップ中に達成され得るゲート電極の線幅(50〜100μm)より著しく小さい。トレンチ構造は、図12に示す完全なデバイスの断面の収束イオンビーム(FIB)2次電子画像によって確認される。これは、トレンチのプロファイルが、下地ソース-ドレイン電極のプロファイルによって制御され得ることを示す。エッジの近くでソース-ドレイン電極が厚くなればなるほど、トレンチが狭くなる。より広いトレンチは、ソース-ドレイン電極の薄いエッジを使用することによって達成され得る。
トレンチ構造のトポグラフィックなプロファイルは、使用されるレジスト材料の特性、ソース-ドレイン電極のプロファイル、および層構造の光学特性によって決まる。ソース-ドレイン電極による、または、層のうちの任意の層内の光散乱は、トレンチの幅を広げる傾向がある。溶液から堆積される印刷電極の場合にしばしばそうであるが、ソース-ドレイン電極の厚さが、チャネルのエッジに向かって減じる場合、電極が完全に不透過性でなく、光が電極の薄いエッジを通して透過する可能性がある、チャネルのエッジの近くの領域が存在するであろう。これが起こる程度は、ソース-ドレイン電極のエッジプロファイルを制御することによって制御され得る。印刷された第2電極の上のトレンチの側壁は、エッジがフォトリソグラフィによって画定された第1電極の上のトレンチの側壁に比べて若干急峻さが小さいことが図11Bおよび図12に示すプロファイルを見てわかる(図11Aを参照されたい)。さらに、現像後の、印刷された第2電極の上部のフォトレジストの除去エリアは、第1電極の上部のフォトレジストの除去エリアより大きく、それは、印刷された第2電極のエッジが、マスクとして光を遮断するのに十分に不透過性がないことを意味する(図12Bを参照されたい)。これは、上述した電流クラウディングによって接触抵抗効果を最小にするのに役立つ、小さくかつ制御されたオーバーラップ領域を作る。
図13Aおよび13Bは、感光性誘電体の背面露光を使用して画定された自己整合トレンチ/ゲート電極が有る場合(A)と、無い場合(B)の、同じゲート誘電体に関して形成されたTFTデバイスの伝達特性を示す。2つのデバイスの静的DC特性が非常に類似することが見てわかり、有機TFTの性能が、UV光露光および感光性誘電体層の処理/現像によって低下しないことを明示する。
図13Cは、自己整合トレンチ/ゲート電極が有る場合と、無い場合の、デバイスの容量性電圧測定を示す。自己整合ゲートが有るデバイスは、自己整合ゲート電極が無いデバイスと比較して、著しく減少した静電容量を示すことがはっきり見てわかる。これは、本発明の実施形態による方法によって達成される利益をはっきりと明示する。
本発明の実施形態による方法は、自己整合ゲート電極および低オーバーラップ静電容量を有する、自己整合印刷技法によって画定されたサブマイクロメートルチャネル長を有する短チャネルトランジスタを画定することができ、チャネル長より著しく広い線幅を有するゲート電極が印刷技法によって画定される。
オーバーラップ静電容量のさらなる低減が必要とされる場合、感光性誘電体層内のトレンチの外に延びる印刷ゲート電極の部分は、また、感光性誘電体層用の溶媒における後続のリフトオフ現像ステップにおいて基板から除去され得る。現像ステップ中、感光性誘電体層は、溶媒に溶解し、感光性誘電体層と共に感光性ゲート電極の上部に位置する印刷ゲート電極の部分がリフトオフされる。そして、最終的な構造は、第1誘電体層の上部でトレンチの内部のゲート電極の部分のみを備える。この構造において、感光性誘電体の上部のゲート電極の部分による、オーバーラップ静電容量に対する寄与はなくなる。
［実施例６］
［実施例６］
低静電容量インターコネクトオーバーラップ領域を有する自己整合ゲートパターニング
本発明の実施形態による方法を使用して、同様に、ゲートレベルに位置するインターコネクトラインとソース-ドレイン電極のレベルに位置するインターコネクトとの間のオーバーラップによる寄生静電容量が最小にされ得る。これは図14に示される。ソース-ドレイン電極のレベルには、データまたはインターコネクトライン63が画定される。このデータラインを使用して、回路のTFTの1つまたは複数に電圧または電流信号を印加してもよい。ゲートレベルには、TFTのいくつかを相互接続するか、または、TFTゲートの1つまたは複数に電圧信号を印加するのに使用されるであろう類似のインターコネクトライン62が存在する。2つのインターコネクトライン62および63がオーバーラップする領域では、寄生静電容量が生じ、寄生静電容量は、特に、広いインターコネクトライン(印刷によって画定されるインターコネクトラインの場合に通常そうである)の場合に、TFT回路のスイッチング性能を制限する重要な因子となり得る。TFTに対するインターコネクトおよびゲート電極が、同じレベルに位置する標準的なTFT構成において、インターコネクトラインの寄生オーバーラップ静電容量を規定する誘電体層は、ゲート誘電体層と同じであり、したがって、寄生オーバーラップ静電容量は大きい。
本発明の実施形態による方法を使用して、同様に、ゲートレベルに位置するインターコネクトラインとソース-ドレイン電極のレベルに位置するインターコネクトとの間のオーバーラップによる寄生静電容量が最小にされ得る。これは図14に示される。ソース-ドレイン電極のレベルには、データまたはインターコネクトライン63が画定される。このデータラインを使用して、回路のTFTの1つまたは複数に電圧または電流信号を印加してもよい。ゲートレベルには、TFTのいくつかを相互接続するか、または、TFTゲートの1つまたは複数に電圧信号を印加するのに使用されるであろう類似のインターコネクトライン62が存在する。2つのインターコネクトライン62および63がオーバーラップする領域では、寄生静電容量が生じ、寄生静電容量は、特に、広いインターコネクトライン(印刷によって画定されるインターコネクトラインの場合に通常そうである)の場合に、TFT回路のスイッチング性能を制限する重要な因子となり得る。TFTに対するインターコネクトおよびゲート電極が、同じレベルに位置する標準的なTFT構成において、インターコネクトラインの寄生オーバーラップ静電容量を規定する誘電体層は、ゲート誘電体層と同じであり、したがって、寄生オーバーラップ静電容量は大きい。
本発明のさらなる実施形態によれば、感光性誘電体層内にトレンチを画定する、光露光のマスクパターン64は、インターコネクト262および63がオーバーラップする領域内で光が遮断されるように選択される。こうして、厚い誘電体がオーバーラップ領域内に存在する。これは、インターコネクト間のオーバーラップ領域が、TFTのゲート誘電体よりかなり厚い誘電体を有することを保証し、低寄生静電容量および最適回路スイッチング速度が確保される。
［実施例７］
図16は、トランジスタチャネルを覆って自己整合トレンチを画定するのと同時に、ソース-ドレインレベルとゲートレベルとの間のビアホールインターコネクションを画定することを可能にするプロセスを示す。このプロセスでは、中心開口を備える導電性構造74が画定される。中心開口は、光に対して透過性があり、これは、UV露光および後続の現像ステップ中に、厚い感光性誘電体層内にビアホール開口75を画定することを可能にする。本発明のこの実施形態では、アクティブ半導体層77および薄いゲート誘電体層78が、パターニングされ、また、ビアホール構造の領域内に存在しない場合が好ましい。ビアホールは、トランジスタチャネルの上のトレンチが充填されると同時に導電性材料を充填される。導電性構造74内の中心開口内には、導電性材料が存在しなくてもよく、その場合、ビアホール接続は、導電性構造のエッジの周りで行われる。あるいは、中心開口は、導電性ポリマ層などの透明導体、たとえば、PEDOT/PSSを充填されるであろう。透明導体は、厚い感光性誘電体層の堆積の前に、インクジェット印刷などの技法または他の堆積/パターニング技術によって中心開口内部に堆積されるであろう。この実施形態による方法は、自己整合ゲートトレンチ構造と同時にビアホールインターコネクションを画定することを可能にするため、プロセス簡略化を実現する。
本明細書に述べるプロセスおよびデバイスは、溶液処理ポリマによって作製されたデバイスに限定されない。TFTの導電性電極および/または回路またはディスプレイデバイス(以下を参照されたい)内のインターコネクトの一部は、コロイド状懸濁液の印刷または予めパターニングされた基板上への電気メッキによって堆積させることができる無機導体から形成されてもよい。層が全て溶液から堆積されるわけではないデバイスにおいて、デバイスの1つまたは複数のPEDOT/PSS部分は、真空蒸着導体などの不溶性導電性材料と置き換えられてもよい。
本発明の実施形態による方法は、TFT以外の電子デバイスに適用可能である。方法は、基板上で、先に堆積された光不透過性構造に対する上側電極のアライメントを必要とするいずれの電子デバイスにも適用され得る。実施例は、たとえば、アノードインターコネクトとカソードインターコネクトとの間の寄生静電容量が最小になる必要がある、発光ダイオードなどのダイオードデバイスを含む。考えられるデバイス構造は図15に示される。基板69上に、光不透過性電極構造70が画定される。デバイスのアクティブ領域内には、酸化インジウムスズなどの光透過性金属が画定され、たとえば、有機発光ダイオードまたは光検知ダイオード用のアノードとして働くであろう。その後、発光ポリマなどのアクティブ半導体層71が堆積される。この後には、感光性誘電体層72が堆積され、感光性誘電体層72は、上述したように背面光露光によってパターニングされる。SAPなどの上述した技法のうちの任意の技法によってパターニングされたトップゲート電極73の堆積によって、アノードインターコネクト70との低寄生オーバーラップ静電容量を有する、発光ダイオード用の自己整合カソードが画定され得る。
半導体層のために使用されてもよい考えられる材料は、10-3cm2/Vsを越える、好ましくは、10-2cm2/Vsを越える適切な電界効果移動度を示す、任意の溶液処理可能な共役ポリマ材料または共役オリゴマ材料を含む。適している材料は、たとえば、H.E. Katz, J. Mater. Chem. 7, 369(1997)、または、Z. Bao, Advanced Materials 12, 227(2000)において過去に再検討された。他の可能性は、可溶側鎖(solubilising side chains)を有する小共役分子 (J.G. Laquindanum, et al., J. Am. Chem. Soc. 120, 664(1998))、溶液から自己組織化した半導体有機-無機ハイブリッド材料(C.R. Kagan, et al., Science 286, 946(1999))、あるいは、たとえば、コロイド状ナノ粒子(B.A. Ridley, et al., Science 286, 746(1999))または無機半導体ナノワイヤ(X. Duan, Nature 425, 274(2003))に基づく溶液堆積無機半導体を含む。あるいは、薄膜、アモルファス、または多結晶シリコンを含む真空蒸着半導体が使用され得る。
ゲート電極は、インクジェット印刷以外の他の加算的パターニング技術によって画定されてもよい。適した技法は、ソフトリソグラフィ印刷(J.A. Rogers et al., Appl. Phys. Lett. 75, 1010(1999);S. Brittain et al., Physics World May 1998, p.31)、スクリーン印刷(Z. Boa, et al., Chem. Mat. 9, 12999(1997))、フォトリソグラフィパターニング(国際公開第99/10939号を参照されたい)、オフセット印刷、フレクソグラフィ印刷、または他のグラフィックアーツ印刷技法を含む。しかし、インクジェット印刷は、良好なレジストレーションを有する大面積パターニングに、特に、可撓性プラスチック基板に特に適すると考えられる。
好ましくは、デバイスおよび回路の全ての層およびコンポーネントが、溶液処理および印刷技法によって堆積され、パターニングされるが、1つまたは複数のコンポーネントが、真空蒸着技法によって堆積されてもよく、及び／又は、フォトリソグラフィプロセスによってパターニングされてもよい。
上述したように作製されたTFTなどのデバイスは、1つまたは複数のこうしたデバイスが互いに、及び／又は、他のデバイスと集積化され得る、より複雑な回路またはデバイスの一部であってよい。用途の実施例は、ディスプレイまたはメモリデバイス用のロジック回路およびアクティブマトリクス回路要素、あるいは、ユーザ定義ゲートアレイ回路を含む。
上述したパターニングプロセスを使用して、同様に、限定はしないが、インターコネクト、抵抗器、およびコンデンサなどの他の回路要素コンポーネントがパターニングされてもよい。
本発明は、先の実施例に限定されない。本発明の態様は、本明細書に述べる概念の全ての新規でかつ創造的な態様ならびに本明細書に述べる特徴の全ての新規でかつ創造的な組合せを含む。
出願人は、この結果、本明細書に述べるそれぞれの個々の特徴および2つ以上のこうした特徴の任意の組合せを、こうした特徴または特徴の組合せが本明細書に開示される任意の問題を解決するかどうかにかかわらず、また、特許請求項の範囲を制限することなく、当業者の共通の一般的な知識に照らして、こうした特徴または組合せが、全体として本明細書に基づいて実施される程度に、単独で開示する。本発明の態様が任意のこうした個々の特徴または特徴の組合せからなってもよいことを出願人は示す。先の説明を考慮すると、本発明の範囲内で種々の変更が行われてもよいことが当業者には明らかであるであろう。
1、11、29、69 基板
2、47、49 ソース-ドレイン電極
3、31、50、71、77 半導体アクティブ層
4、51 ゲート誘電体層
5、19、24、52、60 ゲート電極
6、20 ゲートパターン
8 薄い金属層(上側導電性層)
9、15、17、22、57 光遮断性領域
10、14、18、58 光透過性領域
12、55、78 第1ゲート誘電体材料層
13、32、56、72 第2感光性誘電体材料
16、59 トレンチ
25 インターコネクト
26、28、62、63 インターコネクトライン
27 マスクパターン
30、70 光不透過性電極構造
31、70 アノードインターコネクト
47 第1電極
48 表面
49、54 第2電極
53、53' 部分
74 導電性構造
75 ビアホール開口
73 トップゲート電極
2、47、49 ソース-ドレイン電極
3、31、50、71、77 半導体アクティブ層
4、51 ゲート誘電体層
5、19、24、52、60 ゲート電極
6、20 ゲートパターン
8 薄い金属層(上側導電性層)
9、15、17、22、57 光遮断性領域
10、14、18、58 光透過性領域
12、55、78 第1ゲート誘電体材料層
13、32、56、72 第2感光性誘電体材料
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25 インターコネクト
26、28、62、63 インターコネクトライン
27 マスクパターン
30、70 光不透過性電極構造
31、70 アノードインターコネクト
47 第1電極
48 表面
49、54 第2電極
53、53' 部分
74 導電性構造
75 ビアホール開口
73 トップゲート電極
Claims (19)
- 光学的に透過性の基板と、
チャネルを組み込む第１電極構造であって、前記チャネル領域によって分離されたソースおよびドレイン電極構造を備え、前記ソース電極は前記チャネルの第１端部に隣接するソース電極エッジを有し、前記ドレイン電極は前記チャネルの第２端部に隣接するドレイン電極エッジを有し、前記ソース電極は、前記ソース電極エッジにおいて不透過性であることを含んで、前記ソース電極の全横断面にわたって実質的に不透過性の厚さを有し、前記ドレイン電極は、前記ドレイン電極エッジにおいて不透過性であることを含んで、前記ドレイン電極の全横断面にわたって実質的に不透過性の厚さを有する、第１電極構造と、
前記チャネルの真上及び前記第１電極構造の上の少なくとも１つの中間層と、
前記少なくとも１つの中間層の上に配設され、前記チャネルの上の実質的に均一な距離にある上面を有する感光性誘電体層であって、前記チャネルを覆う領域内に第１のサイドエッジと第２のサイドエッジと底面とを有するトレンチを組み込み、前記トレンチの第１のサイドエッジは実質的に前記ソース電極エッジの直上にあってかつそれに整列され、前記トレンチの第２のサイドエッジは実質的に前記ドレイン電極エッジの直上にあってかつそれに整列された、感光性誘電体層と、
部分的に前記トレンチ内に位置し、また部分的に前記トレンチの外側に位置する別の電極であって、それにより、前記トレンチ内の前記別の電極の部分が実質的に前記チャネル上にあるが、実質的に前記ソース電極の上になく、かつ実質的に前記ドレイン電極の上になく、さらに前記トレンチの外側に延びる前記別の電極の部分が、前記感光性誘電体層の少なくとも実質的に均一な距離にある上面の距離によって前記少なくとも１つの中間層から分離されている、別の電極と、
を備える電子デバイス。 - 前記少なくとも１つの中間層は、第１誘電体層または半導体層を備える、請求項１に記載の電子デバイス。
- 前記別の電極はゲート電極である請求項１に記載の電子デバイス。
- 前記トレンチの外側に延び、かつ、前記第１電極構造の上にある前記別の電極の部分は、前記チャネルの面積より５％以上大きい面積を備える請求項１から３のいずれか一項に記載の電子デバイス。
- 前記感光性誘電体層の厚さは、前記中間層の厚さより大きい請求項１から４のいずれか一項に記載の電子デバイス。
- 前記感光性誘電体層は５００ｎｍ〜１０μｍの厚さを有する、請求項１から５のいずれか一項に記載の電子デバイス。
- 前記中間層は１μｍ厚未満である請求項１から６のいずれか一項に記載の電子デバイス。
- 前記中間層は、１ｎｍ〜５００ｎｍの厚さを有する請求項７に記載の電子デバイス。
- 前記中間層は、１０〜５００ｎｍの厚さを有する請求項８に記載の電子デバイス。
- 前記トレンチは、前記チャネルの上の前記感光性誘電体層を大幅に薄化する請求項１から９のいずれか一項に記載の電子デバイス。
- 前記トレンチは、前記チャネルの上の前記感光性誘電体層を実質的に除去する請求項１から１０のいずれか一項に記載の電子デバイス。
- 前記中間層は、自己組織化単分子膜から形成される請求項１から１１のいずれか一項に記載の電子デバイス。
- 前記中間層は、多層積層体を備える請求項１から９のいずれか一項に記載の電子デバイス。
- 前記中間層の厚さは、前記第１電極構造の中間で、前記チャネル長より小さい請求項１から１３のいずれか一項に記載の電子デバイス。
- 前記中間層の厚さは、前記第１電極構造の中間で前記チャネル長の２分の１より小さい請求項１４に記載の電子デバイス。
- 前記中間層の厚さは、前記第１電極構造の中間で前記チャネル長の４分の１より小さい請求項１５に記載の電子デバイス。
- 前記少なくとも１つの中間層に対する前記別の電極の粘着特性は、前記感光性誘電体層に対する前記別の電極の粘着特性と異なる請求項１から１６のいずれか一項に記載の電子デバイス。
- 前記別の電極の厚さは、選択的レーザアブレーションパターニング（ＳＬＡＰ）による単一ショット露光でパターニングできるように選択される請求項１から１７のいずれか一項に記載の電子デバイス。
- 前記別の電極は、導電性材料の印刷によって形成される請求項１から１８のいずれか一項に記載の電子デバイス。
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