JP5438273B2 - 電子デバイスアレイ - Google Patents
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Description
本発明は、電子デバイスのアレイを製造する技術に関し、特に、ただしもっぱら排他的にではないが、半導体ポリマ薄膜トランジスタ（ＴＦＴ）等の電子デバイスのアレイの製造において半導体層をパターンニングする方法に関する。
半導体共役ポリマ薄膜トランジスタ（ＴＦＴ）は、近年、プラスチック基板に集積化される安価な論理回路（C. Druryら、APL 73, 108 (1998)）ならびに光電子集積デバイスおよび高解像度アクティブマトリックスディスプレイの画素トランジスタスイッチ（H. Sirringhausら、Science 280, 1741 (1998), A. Dodabalapurら、Appl. Phys. Lett. 73, 142 (1998)）への用途として関心の的となりつつある。ポリマ半導体、無機金属電極およびゲート誘電体層を備えた試験装置構造では、高性能なＴＦＴが実演されてきた。０．１ｃｍ２／Ｖｓまでの電荷キャリア移動度および１０６−１０８のオンオフ電流比が達成されており、この値は、アモルファスシリコンＴＦＴの性能に匹敵するものである（H. Sirringhausら、Advances in Solid State Physics 39, 101 (1999)）。
共役ポリマ半導体の薄くデバイス品位の膜は、有機溶媒のポリマの溶液を基板上にコーティングすることによって形成できる。この技術は、したがって、フレキシブルプラスチック基板と親和性のある安価で大面積な溶液加工に理想的に適している。
有機ＴＦＴ用途では、充電された画素や論理ゲート素子等、デバイス内の素子間で電流リークが起き易い。したがって、多くのＴＦＴ用途では、アクティブ半導体層は、デバイス同士が隔離されている必要がある。これは、隣接し合うデバイス間で電気的なクロストークを緩和し寄生リーク電流を排除するために必要である。たとえ半導体材料がドープされていなくとも、半導体層を通るリーク電流は、特に、高解像度アクティブマトリックスディスプレイ等の高パッキング密度のトランジスタを備えた回路の場合、大きくなり得る。
アクティブマトリックスディスプレイでは、画素をアドレス指定するための金属相互接続は、ディスプレイ全体に亘って配置されるように付着される。もし半導体金属がかかる相互接続ラインの下に存在すれば、寄生ＴＦＴチャネルが相互接続ラインの下にある層の内部にできて、画素間に無視できないリーク電流を引き起こす。かかるリークは、デバイス性能の劣化につながる可能性がある。したがって、もし半導体のブランケット非パターンニング層がパネル全体に亘ってコーティングされる場合は、層のパターンニングが必要である。
半導体は、Ｆ８Ｔ２等の溶液加工可能な半導体のスピンコーティング、またはペンタセン等の他の半導体の蒸発蒸着によってこのような形態に付着できる。しかしながら、上述の両方の場合におけるドープされていない半導体層でさえ、ゲートがアクティブとされると、デバイス内の素子とゲート相互接続の下にある領域との間で半導体材料が電気的にアクティブとなることになる。
理想的には、半導体のパターンニング方法は、デジタル化して、例えば、大規模フレキシブルディスプレイを作成するにあたり、大面積パネル全体に亘って歪み補正ができるようにすべきである。その結果、ペンタセン等の半導体の用途向けのシャドウマスキングといったプロセスは、大面積半導体パターンニングには不向きである、なぜなら所定のマスクに対して歪み補正が不可能だからである。
溶液加工可能な半導体をパターンニングする１つの方法として、例えば、トランジスタのチャネル領域全体に亘って直接、必要な部分だけ半導体をインクジェット印刷することが挙げられる。これは、ディジタルプロセスの一例であり、半導体材料を効率的に利用できるというさらなる利点を持っている。かかるプロセスによって実現できる最高の解像度は、基板表面上に堆積された半導体の液滴が拡散することにより限界がある場合がある。かかるプロセスの他の問題点は、液滴の拡散が、それが上に印刷される表面によって決められるため、半導体パターンニング工程への影響を考慮せずに基板材料を簡単に変えることができないということである。このことは、利用可能な基板の選択肢を狭める。オフセットまたはスクリーン印刷等、溶液から半導体層をパターンニングするための他の直接描画印刷技術も同様の問題点を伴っている。
アクティブ半導体層のパターンニングには、フォトリソグラフィもまた使用できる（Gerwin. H. Gelinckら、Nature Materials 3, 106-110 (2004)）。しかしながら、フォトリソグラフィは、いくつかのプロセス工程を必要とするため、半導体とレジスト化学薬品／溶媒との間における化学的相互作用により有機半導体材料の劣化を招く可能性があり、また寸法的に不安定なフレキシブル基板上で行うことが困難であり、特に、このことは、特に予め堆積されたパターンとの高いレジストレーション精度が大規模な基板面積全体に亘って要求される場合に言える。例えば、米国特許第６８０３２６７号は、有機半導体材料をパターンニングするための複数工程技術をともなう、有機メモリデバイスの製造方法を記載している。この複数工程技術は、有機半導体全体に亘ってシリコン系レジストを堆積する工程、シリコン系レジストの一部を照射する工程、シリコン系レジストの照射された部分を取り除いてシリコン系レジストをパターンニングする工程、露出された有機半導体をパターンニングする工程、および、照射されていないシリコン系レジストを剥離する工程を伴う。
本発明の目的は、電子デバイスのアレイの製造においてチャネル材料をパターンニングするための他の方法を提供することであり、上述の問題点を少なくとも部分的に解決するものである。
本発明の第１の態様によると、電子デバイスアレイを製造する方法が提供され、前記方法は、基板上に第１電子デバイスの１つ以上の第１導電性要素部、および、前記基板上に第２電子デバイスの１つ以上の第２導電性要素部を形成する工程と、使用の際に前記第１電子デバイスの導電性要素部間における電荷キャリアの移動のための第１チャネル、および、使用の際に前記第２電子デバイスの導電性要素部間における電荷キャリアの移動のための第２チャネルを設けるように、前記基板および前記第１および第２導電性要素部全体に亘ってチャネル材料の層を形成する工程とを含み、（ａ）前記第１および第２導電性要素部間における１つ以上の領域のチャネル材料の層の１つ以上の選択された部分の導電性を、単一の工程で低減するための照射技術を使う工程をさらに含む。
１つの実施態様では、工程（ａ）は、前記第１および第２導電性要素部の上に存在する前記チャネル材料の層のいずれの部分も照射せずして、前記１つ以上の選択された部分の導電性を低減するために、前記チャネル材料の層の前記１つ以上の選択された部分を単一の工程で除去するための照射技術を使う工程を含む。
１つの実施態様では、前記チャネル材料は、半導体材料である。
１つの実施態様では、工程（ａ）は、前記第１および第２導電性要素部間で前記チャネル材料の層の前記１以上の選択された部分、および／または、前記チャネル材料の層の前記１つ以上の選択された部分の下に存在する前記基板のそれぞれの部分で、局所的に熱を生成するための照射技術を使う工程を含み、前記熱は、前記チャネル材料の光熱的および／または光化学的変性プロセスを含むと共に、前記チャネル材料の層の前記１つ以上の選択された部分の導電性を低くするように作用する。
１つの実施態様では、前記工程（ａ）は、紫外線レーザ照射を使って前記チャネル材料の前記部分を除去する工程を含む。
１つの実施態様では、前記工程（ａ）の前記１つ以上の選択された部分は、前記第１および第２導電性要素部間の方向に実質的に垂直に延びる１つ以上のラインを備える。
１つの実施態様では、一対の第１導電性要素部および一対の第２導電性要素部を前記基板上に形成する工程を含み、前記チャネル材料の層は、前記一対の第１の導電性要素部間に前記第１チャネルおよび前記一対の第２導電性要素部間に前記第２チャネルを提供する。
１つの実施態様では、前記チャネル材料の層の前記選択された部分は、前記第１および第２チャネルから１０μｍより広く、特に５０μｍより広く隔てられている。
１つの実施態様では、前記チャネル材料の層の前記選択された部分は、前記第１および第２導電性要素部から１０μｍより広く、特に５０μｍより広く隔てられている。
１つの実施態様では、前記第１の一対の導電性要素部は、第１電界効果トランジスタデバイスのソースおよびドレイン電極を形成しており、前記第２の一対の導電性要素部は、第２電界効果トランジスタデバイスのソースおよびドレイン電極を形成している。
１つの実施態様では、前記工程（ａ）の前記１つ以上の選択された部分は、ゲートライン下に連続的に延びる一連の少なくとも２本のラインを含む。
１つの実施態様では、前記方法は、（ｂ）前記基板、前記第１および第２導電性要素部ならびに前記チャネル材料の層の全体に亘って誘電体層を形成する工程と、（ｃ）前記第１および第２チャネルのそれぞれに亘って延びるゲートラインを形成する工程とをさらに含む。
１つの実施態様では、電界効果トランジスタは、ノーマリィオフの電界効果トランジスタデバイスであり、前記工程（ａ）の前記１つ以上の選択された部分は、前記ゲートラインの下に存在する部分を含む。
１つの実施態様では、前記工程（ａ）の前記１つ以上の選択された部分は、ゲートライン下に連続的に延びる一連の少なくとも２本のラインを含む。
１つの実施態様では、前記ゲートラインは、幅を持っており、前記工程（ａ）の前記１つ以上の選択された部分は、少なくとも前記ゲートラインの幅に延びる１つ以上のラインを含む。
１つの実施態様では、前記第１および第２電子デバイスは、ノーマリィオンの電界効果トランジスタデバイスであり、前記工程（ａ）の前記１つ以上の選択された部分は、（ｉ）前記ゲートラインの下に存在する部分および（ｉｉ）前記ゲートラインの下に存在していない部分を含む。
１つの実施態様では、前記１つ以上の第１導電性要素部は、複数の側面を持っている画素電極を含んでおり、前記工程（ａ）の前記１つ以上の選択された部分は、前記画素電極の前記側面のそれぞれに沿って延びる１つ以上のラインを含む。
１つの実施態様では、前記工程（ａ）は、前記チャネル材料の層の前記１つ以上の選択された部分に位置する１つ以上の地点、または、前記１つ以上の選択された部分の下に存在する前記基板のそれぞれの部分に、１つ以上のレーザ光線を集束させる工程を含む。
１つの実施態様では、前記チャネル材料の前記層の選択された部分は、前記第１および／または第２電子デバイスのまわりに閉経路を形成していない。
１つの実施態様では、前記チャネル材料を除去する工程はまた前記基板の材料の一部も除去する。
本発明の他の態様によると、基板上に少なくとも１つの第１および１つの第２電子デバイスを備える電子デバイスアレイが提供され、前記第１および第２電子デバイスのそれぞれは、チャネル材料のパターンニングされた層を備え、前記チャネル材料のパターンニングされた層はまた、使用の際に、第１および第２電子デバイス間に１つ以上の伝導経路を作るが、前記チャネル材料の前記層のパターンは、前記第１および第２電子デバイス間の最短の伝導経路が、前記第１および第２電子デバイス間の最短の物理的距離の少なくとも５０％分だけ長くなるように形成されている。
本発明の他の態様によると、基板上に少なくとも１つの第１および１つの第２電子デバイスを備え、前記第１および第２電子デバイスのそれぞれがチャネル材料のパターンニングされた層を備える電子デバイスアレイが提供され、前記第１電子デバイスは、前記チャネル材料の前記パターンニングされた層の少なくとも一部の上に存在しかつ前記第２電子デバイスの一部の全体に亘って延びるゲート電極を備え、前記チャネル材料のパターンニングされた層は、使用の際に、前記第１および第２電子デバイス間に１つ以上の伝導経路を作るが、前記１つ以上の伝導経路のそれぞれの少なくとも一部は、前記ゲート電極が存在していない前記チャネル材料のパターンニングされた層の領域を通る。
１つの実施態様では、前記チャネル材料のパターンは、チャネル材料のレーザ除去によって作られ、前記レーザ除去の工程は、前記基板上に予め定義された前記第１および第２電子デバイスの導電性要素部の上に存在する前記チャネル材料の層のいずれの部分も除去せずして行われる。
本発明の他の態様によると、上述のような電子デバイスアレイを備えるディスプレイまたはメモリデバイスが提供される。
電子デバイスアレイは、たった２つという少ないデバイスを備えてよく、しかし一方では、数百または数千ものデバイスの整列したアレイを備えてよい。
１つの実施態様では、レーザ除去は、半導体層の内部および半導体層が上に形成されている基板表面の内部にさえもトレンチを形成するのに使われる。
多くの場合、半導体層が上に堆積されている基板は、例えば電極または相互接続のアレイ等の金属電極のパターンをすでに含んでいる。導電性材料の層と直接接触している半導体材料をレーザパターンニングするプロセスは、挑戦となる場合がある、なぜならプロセスウィンドウは、導電性材料と半導体材料との間の除去閾値の差によって定義されるからである。導電性材料の除去閾値は、所定のレーザ波長（紫外線）では半導体材料の閾値と似通う場合がある。したがって、プロセスウィンドウがほとんどないかまったくないという状況が起こる場合がある。このことは、基板もまた除去される場合がありまた基板に対する導電性材料の接着があまり強くない場合があるフレキシブル基板の場合に、特に重大事である。このような場合、除去工程の最中に半導体層とともに導電層が基板から除去されるが、このことで導電ラインが破壊されることになる。本発明の１つの実施態様では、半導体が導電層と接触している領域とは対照的に、半導体が絶縁基板材料と直接接触している場所でのみ半導体は除去される。パターンニングされていない半導体の臨界ギャップは、下に存在する導電層の部品の付近に残されたままとなる。電気的には、部分隔離方法は、どのような隔離問題も提起する必要はない、なぜなら半導体材料が導電層と直接接触している領域は、導電性材料のラインに沿って電気的に短絡しているからである。
本発明の実施態様は、半導体アクティブ層の隔離がほんの部分的にもかかわらずリーク電流を非常に効率的に抑制でき、導電性電極の付近の半導体のパターニングされていない領域を流れるリーク電流を最小限にできる技術および設計を伴う。
本発明の実施態様により、除去後に基板に残っている半導体材料をアクティブ層として使用するデバイスの電気的特性の、レーザにより誘発される劣化を回避できる。
本発明の実施態様は、デバイス内の要素部間のリーク電流の良好な抑制が可能であり、その結果、高い解像度および高いスループットディジタルプロセスをもたらす。加えて、歪み補正技術を適用してよく、この場合、大面積を加工することができる。さらに別のプロセス工程を必要とせずして半導体層の直接描画パターンニングが可能となる。
本発明の実施態様は、デバイスを隔離し、隣接し合うデバイス同士の電気的クロストークおよび寄生リーク電流を排除するために、レーザ除去のプロセスにより半導体デバイスをパターンニングすることを含む。
本発明の１つの実施態様は、隣接し合うデバイス同士を隔離するために、半導体層の材料をレーザ除去することを含む。
本発明の１つの実施態様は、半導体材料およびもし必要であれば基板材料も除去することを含むが、どの下に存在する導電層からも最小限の距離を維持する。
本発明の他の実施態様は、半導体材料およびもし必要であれば基板材料も除去することを含むが、どのようなアクティブデバイス領域からも最小限の距離を維持する。
本発明のさらに他の実施態様は、引き続き堆積された電極の下にある基板の領域にある半導体材料だけを除去することを含む。
１つの実施態様は、有機半導体材料をパターンニングすることを含む。半導体材料の層は、半導体材料を除去するのに望ましいレーザ波長で吸収する基板を選択することによってパターンニングされてよい。レーザ光線に露光すると、基板材料は、露光された領域で除去される。これによって、照射された基板材料および覆う層のすぐ上の領域の半導体材料が除去される。この場合、選択してよい半導体材料の種類は、特に制限されない。
本発明の理解を手助けするために、その具体的な実施態様を実施例だけにより添付の図面を参照してここで説明する。
図面を参照すると、アクティブマトリックスディスプレイといった用途のためのトップゲートＴＦＴのアレイに関連して本発明の第１の実施態様が図１に図示されている。ＴＦＴに有機半導体材料を使って最適なディスプレイフロントオブスクリーン性能を備えた電子デバイスを製造するために、半導体層の材料をパターンニングし、隣接するデバイスから隔離することが必要である。このことは、レーザパターンニングのプロセスによって達成される。このプロセスは、下に存在する導電性ソース−ドレイン層がない場所においてのみ半導体材料、そしてもし必要であれば基板材料を除去するために使われる。このようにすれば、デバイスを隔離すると同時に寄生ＴＦＴを除去できる。
基板１は、薄膜導電層２でコートされる。基板は、ガラス等の堅い基板、またはこれに制限されるわけではないがポリエチレンテレフタレート（polyethyleneterephtalate）（ＰＥＴ）を始めとするプラスチックフィルム等のフレキシブル基板のいずれかであってよい。好ましくは金または銀等の無機金属層である第１の導電層２が積層される。あるいは、ポリスチレンスルホン酸（polystyrene sulfonic acid）でドープされたポリエチレンジオキシチオフェン（polyethylenedioxythiophene）（ＰＥＤＯＴ／ＰＳＳ）等の有機導電性ポリマを使用してもよい。導電層は、スピン、ディップ、ブレード、バー、スロットダイ等の溶液加工技術、またはスプレイコーティング、インクジェット、グラビア、オフセットまたはスクリーン印刷を使って、または蒸発または好ましくはスパッタリング技術などの真空蒸着によって堆積する。これに制限されるわけではないが光学リソグラフィまたはレーザ除去によって好ましい導電層がソースおよびドレイン電極を形成するようにパターンニングされる。導電層は、またインクジェット印刷等の直接描画印刷技術によってもパターンニングできる。ディスプレイ用途の場合では、金属層は、ＴＦＴソース−ドレイン電極の周期的なアレイ、およびディスプレイ解像度によって決定される２方向のピッチを持つデータ相互接続を形成するように、パターニングされる。
いったん金属層をパターンニングしてソースおよびドレイン電極を形成すれば、その後半導体材料３の層を基板上に堆積してよい。半導体材料は、ポリアリルアミン（polyarylamine）、ポリフルオレン（polyfluorene）、またはポリ−ジオクチルフルオレン−コ−ビチオフェン（poly-dioctylfluorene-co-bithiophene）（Ｆ８Ｔ２）または（ポリ（９，９’−ジオクチルフルオレン−コ−ビス−Ｎ，Ｎ’−（４−ブチルフェニル）ジフェニルアミン）（poly(9,9’-dioctylfluorene-co-bis-N,N’-(4-butylphenyl)diphenylamine）（ＴＦＢ））などのポリチオフェン誘導体であってよい。これらに限定されるわけではないが、インクジェット印刷、ソフトリソグラフィック印刷（J. A. Rogersら、Appl. Phys. Lett. 75, 1010 (1999); S. Brittainら、Physics World 1998年５月、３１頁）、スクリーン印刷（Z. Baoら、Chem. Mat. 9, 12999 (1997)）、オフセット印刷、ブレードコーティングまたはディップコーティング、カーテンコーティング、メニスカスコーティング、スプレイコーティング、または押出しコーティングを始めとする広い範囲の堆積技術を使って半導体材料を堆積してよい。半導体は、溶媒の蒸発後に５０ｎｍまでの厚さのコーティングとなるように基板に好ましくはスピンコーティングされる。加えて、蒸発プロセスを使ってもよい。本発明のための他の好ましい技術としてはインクジェット印刷の技術がある。もし層がインクジェット印刷される場合では、半導体材料は、最小限の量でよく、このことは、環境的にも経済的にも有利である。
次に、アクティブ半導体層がデバイス同士を隔離するようにパターンニングされる。このことは、隣接し合うデバイス間における電気的なクロストークを緩和し寄生リーク電流を排除するために必要である。半導体層は、半導体材料の層によって吸収される波長であって、またさらなる除去が必要であれば基板によっても吸収され得る波長であるパルスレーザ光線４を使ってパターニングされる。半導体材料は、金属層が存在しない領域のみレーザ光線に露光される。これは、下に存在する金属材料を含む領域をレーザ光線に露光すると必ず金属材料の除去を招くという事実による。
除去は、ステップアンドリピートプロセスで、必要な半導体パターンを作るために、マスクパターンを介して基板に２４８ｎｍのＫｒＦエキシマレーザ（輝度ＰＭ８００）を集束することによって起こる。故意に過量にする方法では、ツーショットプロセスが用いられ、それぞれのショットを６５０ｍＪ／ｃｍ２のフルエンスで行う。加えて、３０８ｎｍレーザ光線または半導体材料の吸収特性に従った他の適切な波長が用いられてもよい。半導体材料３への除去は、局所化されたフォトンフラックスからの熱および応力閉じ込め効果を介して生じる。基板１の領域は、また、必要であればこのプロセス中に除去されてもよい。ソースおよびドレイン電極は、ここで隣接するソースおよびドレイン電極に対して電気的に隔離される。このプロセスは、生成される破片の量が制限された状態で進行する。
半導体は、２つの異なる理由により画素の全周辺にわたってパターンニングされる必要がない。
・半導体材料を全周辺にわたってパターンニングするためには、画素とその下に存在する櫛型ＴＦＴ領域とを接続している細い金のライン全体にわたって半導体をパターンニングする必要がある。しかしながら、このようなことは不必要である、なぜなら金材料に加えて半導体材料のすべてが金によって短絡されると思われるからである。加えて、半導体を、下に存在する金材料にわたってパターンニングしようとすると金を取り除いて接続性を破壊してしまう場合がある。
・パターニングを最小限にすると破片が最小限になる。このことは、櫛型ＴＦＴ領域付近では特に重要である。
その後、ゲート誘電体層５ならびにゲート電極および相互接続６が堆積される。単一または複数層の誘電体材料５がパターンニングされた半導体層全体に亘り基板上に堆積される。誘電体層には、ポリイソブチレン（polyisobutylene）またはポリビニルフェノール（polyvinylphenol）等の材料を使ってよいが、ポリメチルメタクリレート（polymethylmethacrylate）（ＰＭＭＡ）およびポリスチレン（polystyrene）を使うのが好ましい。誘電体材料は、これに限られるわけではないがスプレイまたはブレードコーティング等の技術によって、連続的な層の形状に堆積されてよい。しかしながら、好ましくはスプレイコーティングの技術が使用される。
誘電体材料層の堆積に引き続き、ゲート電極６および相互接続ラインが堆積される。ゲート電極は、銀または金の印刷可能な無機ナノ粒子やＰＥＤＯＴ／ＰＳＳ等の導電性ポリマであってよい。ゲート電極は、スパッタリングまたは蒸発技術等の技術、またはスピン、ディップ、ブレード、バー、スロットダイ、グラビア、オフセットまたはスクリーン印刷等の溶液加工技術を使って堆積する。好ましくは、ゲート電極は、インクジェット印刷によって蒸着する。
半導体デバイスがドープされていない、またはノーマリィオフであれば（ｐ型ＴＦＴの場合はネガティブターンオン電圧）、すなわち、構造体のどの非ゲート領域でも電気を導通しなければ、ゲートおよびゲート相互接続の下にある半導体を先ず最初に除去する必要がある。なぜならゲートがアクティブになるとゲート相互接続領域の下にあるすべての半導体が導通し、充電された画素と他の画素に関連している他のソースまたはドレイン領域との間で望ましくない寄生リーク経路を作り出すと思われるからである。
図２は、ゲートがアクティブとなった場合にゲート領域の下に存在すると思われる望ましくないリーク経路の場所を示している。１つのＴＦＴのドレイン電極８と隣接する画素の画素電極９との間の主なリークは、ゲート相互接続１０の下にあると思われる。画素間リークを防止するのにトレンチパターンニング（１１）が最も効果的なのはこれらの領域にある半導体に対してである。ノーマリィオフの半導体の場合は、半導体材料の残りをパターンニングしてもほとんど恩恵はない、なぜならこの半導体は、決して活性化されないからである。
ノーマリィオン（ｐ型ＴＦＴの場合はポジティブターンオン電圧）の半導体デバイスの場合では、画素とＴＦＴとの間の相互接続を破壊することなく周辺部分をできるだけ多くパターンニングするのがより良い。画素とＴＦＴとの間の相互接続を破壊しないように配慮することによって、画素電極から他の隣接するＴＦＴへといくらかのリーク経路が残る場合があるが、このリーク経路の長さは、大幅に長くできるため、経路のコンダクタンスを低減し、そして画素クロストークを小さくできる。
図３は、半導体デバイスがノーマリィオンであるため画素の非ゲート領域においてさえも電流リークが生じる場合の、画素構造のまわりで実行され得るパターンニング方法の概略図である。金属ソース−ドレイン／画素電極構造１２が、他の場合であればブランケット半導体層が除去されている領域１３とともに示されている。もし半導体パターンニングがなされていなければ大量の画素間リークがあるであろうことは明らかである。しかしながら、図示するように半導体をパターンニングすることによって、１つの画素２３からいずれかの他の画素電極またはソースライン２２へと電荷を移転させるリーク経路１４は、たった１つしか残っていない。しかしながら、このリーク経路のアスペクト比は、経路のコンダクタンスがパターンニングされていない半導体材料の場合よりも１から２桁小さいようにされている。それでもやはりいくらかの電流が（以前よりは少ないが）画素電極からソースラインへと失われることになるが、このことが画素クロストークの一因となることはない。
半導体材料は、電荷の伝導経路を作って、画素電極２３を隣接する画素電極や隣接するソースライン２２へとリークさせる。図３に示すやり方で半導体材料をパターンニングすることによって、（何らかのデバイスを取り囲んでいる閉ループ領域から半導体材料を取り除くことによって行われるように）特定のトランジスタのチャネルにあるアクティブ半導体材料が周辺の装置から完全に隔離されることはない、すなわち、隣接し合うデバイス間には伝導経路がまだある。これは、レーザ除去の工程中に下に存在する金属パターンの劣化を回避するためには、レーザ除去された領域の下に存在するあらゆる電極構造体に対して最小限の距離を維持する必要があるためである。フォトリソグラフィパターンニングの場合、半導体アクティブ層を完全に隔離することが可能であるが、レーザ除去の場合、これを行うと下に存在する層に予め作られている金属層および相互接続が著しく破損される場合がある。しかしながら、どのような２つのトランジスタ間のかかる伝導経路の長さもこれらのトランジスタ間の直接距離よりも大幅に長い。好ましくは、半導体パターンニングの工程により伝導経路が少なくとも５０パーセント分長くなる。
好ましくは、半導体層をパターンニングする工程によりどのようなかかる伝導経路も、ゲート電極またはゲートレベル相互接続が通っていない基板の領域に通すことができる。すなわち、伝導経路のかかる領域には積層がまったく形成されないためかかる導電／リーク経路の抵抗が大幅に高くなる。
この第１の実施態様では、半導体層およびレーザ波長は、半導体材料がレーザ照射を強力に吸収するように選択される。好ましくは、レーザは、エキシマレーザ等の紫外線レーザであり、有機半導体材料の個々の官能基によって吸収される。あるいは、可視または赤外線レーザも使ってよい。これらは、π−πバンドギャップトランジスタによってまたは有機半導体の特定の振動モードによって吸収される。
また、第２の実施態様では、半導体材料の層は、半導体を除去するために使用されるレーザ波長で吸収する基板を選択することによってパターニングされてもよい。レーザ光線に露光すると、基板材料は、露光領域で除去され、これらの領域の上にある、上に存在する半導体層の材料もまた取り除かれる。この場合、選択してよい半導体材料の種類に制限はない。
このような第２の実施態様によると、基板１は、薄膜導電層２によってコーティングされる。基板は、半導体材料の層を除去するために使用されるレーザ光線がその基板によって吸収されるように選択される。特に、除去中に使用される波長で吸収を行うプラスチック基板を使用してよい。基板は、また、レーザ照射を吸収するように堆積される絶縁性の誘電体上塗り層でコーティングされてもよい。かかる上塗り層は、また、レーザの波長で強力な吸収を行うように選択された染料を含んでいてもよい。好ましくは金または銀等の無機金属層の第１の導電層２が堆積される。あるいは、ポリスチレンスルホン酸でドープされたポリエチレンジオキシチオフェン（ＰＥＤＯＴ／ＰＳＳ）等の有機導電性ポリマを使ってもよい。導電層は、スピン、ディップ、ブレード、バー、スロットダイ、またはスプレイコーティング、インクジェット、グラビア、オフセットまたはスクリーン印刷等の溶液加工技術を使って、または蒸気または好ましくはスパッタリング技術等の真空蒸着によって堆積する。これらに限られるわけではないが光学リソグラフィまたはレーザ除去等のプロセスによって、好ましい導電層は、ソースおよびドレイン電極２を形成するようにパターンニングされる。導電層は、また、インクジェット印刷等の直接描画印刷技術によってパターンニングされてもよい。ディスプレイ用途の場合、金属層は、ＴＦＴソース−ドレイン電極の周期アレイおよびディスプレイ解像度によって決定された２方向のピッチのデータ相互接続を形成するようにパターンニングされる。
いったん金属層をパターンニングしてソースおよびドレイン電極を形成すれば、次いで半導体材料３の層は、前で詳細に説明したように基板全体に亘って堆積される。しかしながら、ここでは除去方法は、使用される基板に依存されるのであって半導体材料に依存されるのではないため、堆積される半導体の種類は、制限されない。上述のように、選択された半導体材料を堆積するのに使ってよい印刷技術は、広範囲であり、これらに制限されるわけではないが、インクジェット印刷、ソフトリソグラフィック印刷（J. A. Rogersら、Appl. Phys. Lett. 75, 1010 (1999); S. Brittainら、Physics World 1998年５月、３１頁）、スクリーン印刷（Z. Baoら、Chem. Mat. 9, 12999 (1997)）、オフセット印刷、ブレードコーティングまたはディップコーティング、カーテンコーティング、メニスカスコーティング、スプレイコーティング、または押出しコーティングが挙げられる。好ましくは、基板上にスピンコーティングして溶媒の蒸発後に５０ｎｍまでの厚さのコーティングにする。加えて、また蒸発プロセスを使ってもよい。本発明に好ましい他の技術としてはインクジェット印刷技術が挙げられる。もし層がインクジェット印刷される場合、最小限の量の半導体材料を使えばよく、環境上および経済上の両方に有利である。
次いで、半導体層が基板材料の層によって吸収される波長でパルスレーザ４によってパターンニングされる。基板材料は、第１の導電性材料の層が存在していない領域のみでレーザ光線に露光される。これは、下に存在する導電材料を含む領域ではレーザ光線へのどのような露光も金属除去を引き起こすという事実による。
除去は、ステップアンドリピートプロセスで、必要な半導体パターンを作るために、マスクパターンを介して基板に２４８ｎｍのＫｒＦエキシマレーザ（輝度ＰＭ８００）または３０８ｎｍのＸｅＣｌエキシマレーザを集束することによって起こる。半導体材料に比べて基板材料を除去するにはより広い範囲の波長を使用できる。故意に過量にする方法では、ツーショットプロセスが用いられ、それぞれのショットを６５０ｍＪ／ｃｍ２のフルエンスで行う。レーザ光線は、基板表面に集束させてよい。この方法は、基板材料および上に存在する半導体材料を同じ工程で除去する。ソースおよびドレイン領域は、ここで隣接するソースおよびドレイン電極に対して隔離される。このプロセスは、除去のプロセスパラメータを調整しなくても半導体材料を簡単に交換できるという利点がある。
その後、ゲート誘電体層５ならびにゲート電極および相互接続６が堆積される。誘電体材料５の単一の層または複数の層が、パターンニングされた半導体層全体に亘って基板上に堆積される。ポリイソブチレンまたはポリビニルフェノール等の材料を誘電体層に使ってよいが、好ましくはポリメチルメタクリレート（ＰＭＭＡ）およびポリスチレンを使用する。誘電体材料は、それらに限られるわけではないがスプレイまたはブレードコーティング等の技術によって連続的な層の形態で堆積されてよい。しかしながら、好ましくは、スプレイコーティングの技術を使用する。
誘電体材料層の堆積に引き続き、ゲート電極６および相互接続線が堆積される。ゲート電極は、銀または金の印刷可能な無機ナノ粒子やＰＥＤＯＴ／ＰＳＳ等の導電性ポリマであってよい。ゲート電極は、スパッタリングまたは蒸発技術等の技術、またはスピン、ディップ、ブレード、バー、スロットダイ、グラビア、オフセットまたはスクリーン印刷等の溶液加工技術を使って堆積する。好ましくは、ゲート電極は、インクジェット印刷によって蒸着する。
図４は、半導体除去プロセス直後に原子間力顕微鏡で測定したデバイスにおける表面プロファイルの光学マイクロ写真である。光学マイクロ写真は、デバイス画素のまわりに生成されたレーザで除去したトレンチ１５を示している。ゲートラインが通過している領域で半導体を除去すると特に効果的である。ゲートラインが通過していない基板の領域を除去してもあまり効果的ではなく、そうしないことで破片の形成を少なくできる。
タッピングモードＡＦＭの高さ画像を図５に示す。この画像は、図４の除去されたトレンチ領域１５に沿ったものである。この画像は、この実験の場合、２０μｍのサイドトレンチが約３００ｎｍの深さを持っていることを示している。この値は、この場合５０ｎｍであった半導体層の厚みよりも大きい。この過量方法は、確実に半導体を隔離できる。しかしながら、大幅に低いフルエンスでプロセスが使用されてもよく、その結果、トレンチがより浅くなり、破片が少なく、プロセススループットがより高くなり得る。これは、レーザ光線の面積が大幅に大きくなり得るという事実によるものである。実験は、半導体層だけを除去するためには１００ｍＪ／ｃｍ２のフルエンスで充分であると示唆している。
図６は、ゲート電極の堆積直後に原子間力顕微鏡で測定したさらなる光学マイクロ写真を示している。光学マイクロ写真は、わずかに異なる半導体パターンが形成されたデバイス画素のまわりに生成されたレーザで除去したトレンチ１６を示している。光学マイクロ写真は、ゲート電極１７、および、半導体をパターンニングすることで除去される２つの寄生ＴＦＴ１８の位置を示している。
ＴＦＴ特性は、半導体パターンニング工程によって損傷されていないものとして測定され、図示された。しかしながら、これらの実験で使用した高いフルエンスをもってしても、「破片で影響された区域」（ＤＡＺ）および熱で影響された区域（ＨＡＺ）は、５０μｍより小さい面積であり、その結果、破片の形成が制限される。最適なプロセスでは、上述の区域は、かなり小さくなると期待され、より低いフルエンスを使えばおそらく１０μｍの領域となると期待される。
図７は、図４に示す半導体パターンニング工程の典型的なＴＦＴ特性を示している。パターンニングされていない半導体デバイスと比較してＴＦＴ性能が劣化していないことが観察される。
図８は、どのようにして半導体をパターンニングできるかについての２つの異なる実施例を示している。図８ａでは、半導体は、ＴＦＴと非常に近接してパターンニングされる。この図面において半導体トレンチとＴＦＴのソースまたはドレインとの最小限の側方向の分離は、２０μｍである（点線の円形で図示されるように）。半導体パターンニングの全面積は、約３７０００（μｍ）２である。パターンニングの第２の実施例では、（図８ｂ）、半導体トレンチとソースまたはドレインとの間における最小限の側方向の分離は、６０μｍであり、除去された材料の全面積は、１７０００（μｍ）２であり、これは、図８ａの半分未満である。両方の設計が製造され、半導体が前述と同じ過量（６５０ｍＪ／ｃｍ２）でパターンニングされた。図８ａの設計の場合における半導体オン電流は、図８ｂの設計に較べて１０倍だけ劣化した。図８ｂの設計は、パターンニングされていない半導体サンプルと較べて劣化を示さなかった。
図９は、２つの異なる設計（図９ａおよび図９ｂ）を使ってパターンニングされたデバイスの３つのトランスファ曲線を、半導体パターンニングをしていないサンプル（図９ｃ）と比較して示している。もっとも近接したパターンニングを持つＴＦＴの「オン」電流は、１０倍だけ低下し、トランスコンダクタンスもこれに対応してより低くなっている。
このことは、この特定の（高い）フルエンスの場合、劣化区域は、半径が２０μｍより大きく６０μｍ未満のパターンニングされた半導体のまわりに存在することを示している。この劣化区域は、除去された部分のまわりで生じる破片および熱的損傷によるものと思われる。もしＴＦＴと半導体トレンチとの間の適切な分離が維持されれば、たとえ６５０ｍＪ／ｃｍ２という高いフルエンスの場合でさえもデバイスの劣化は、なくなると思われる。フルエンスがより低くなると劣化区域の大きさは、デバイス分離のレベルを損なうことなくずっと小さくなると期待される。
本願で説明するプロセスおよびデバイスは、溶液加工ポリマで製造されるデバイスに限られるわけではない。例えば、回路またはディスプレイ装置におけるＴＦＴの導電性電極および／または相互接続（以下を参照のこと）は、無機コンダクタから形成してよく、これらは、例えば予めパターンニングした基板にコロイド懸濁液の印刷によってまたは電気めっきによって堆積できる。すべての層が溶液から堆積されているわけではないデバイスでは、装置の１つ以上のＰＥＤＯＴ／ＰＳＳ部分を真空蒸着コンダクタ等の不溶性導電材料と置き換えてよい。
半導体層に使用できる材料の例としては、適切な電界効果移動度が１０−３ｃｍ２／Ｖｓを越えるそして好ましくは１０−２ｃｍ２／Ｖｓを超える何らかの溶液加工可能な共役ポリマまたはオリゴマの材料も挙げられる。適切な材料は、すでに、例えば、H. E. Katz, J. Mater. Chem. 7, 369 (1997)またはZ. Bao, Advanced Materials 12, 227 (2000)で検討されている。他の可能な材料としては、可溶性側鎖を持つ小型共役分子（J. G. Laquindanumら、J. Am. Chem. Soc. 120, 664 (1998)）、溶液から自己組織化する半導体有機−無機複合材料（C. R. Kaganら、Science 286, 946 (1999)）、またはＣｄＳｅナノ粒子（B. A. Ridleyら、Science 286, 746 (1999)）や無機半導体ナノワイヤ等の溶液堆積無機半導体が挙げられる。
電極は、これらに制限されるわけではないがフォトリソグラフィ、レーザ除去、または直接描写印刷等の何らかの技術によってパターンニングされてよい。適切な技術としては、ソフトリソグラフィ印刷（J. A. Rogersら、Appl. Phys. Lett. 75, 1010 (1999); S. Brittainら、Physics World 1998年５月、３１頁）、スクリーン印刷（Z. Baoら、Chem. Mat. 9, 12999 (1997)）、およびフォトリソグラフィックパターンニング（ＷＯ９９／１０９３９を参照）、オフセット印刷、フレクソグラフィック印刷または他のグラフィックアート印刷技術、型押しまたは刻印技術が挙げられる。
また、好ましくはデバイスおよび回路におけるすべての層および構成要素が溶液加工および印刷技術によって堆積され、パターンニングされるが、１つ以上の構成要素が真空蒸着技術によって蒸着され、および／または、フォトリソグラフィックプロセスによってパターンニングされてもよい。
上述のように製造されたＴＦＴ等のデバイスは、より複雑な回路または装置の一部としてよく、この場合、１つ以上のかかるデバイスが互いにおよび／または他のデバイスと集積化できる。用途の例としては、ディスプレイまたはメモリ装置における論理回路およびアクティブマトリックス回路、またはユーザ定義ゲートアレイ回路が挙げられる。
これらに制限されるわけではないが相互接続、抵抗およびコンデンサ等の他の回路構成素子をパターンニングするのに上述のようなパターンニングプロセスもまた使ってよい。
本発明は、上述の実施例に制限されるわけではない。本発明の態様は、本願で説明する概念のすべての新規で進歩性のある概念、および、本願で説明する特徴のすべての新規で進歩性のある組み合わせを含んでいる。
出願人は、本願で説明したそれぞれの個々の特徴およびかかる特徴の２つ以上のどのような組み合わせも、かかる特徴または特徴の組み合わせが本願で開示したどの問題点を解決するかにかかわらず、また特許請求の範囲に制限することなく、かかる特徴または組み合わせが当業者の共通の一般的な知識と照らし合わせて全体として本明細書に基づいて実施できる範囲で別々に本願で開示する。出願人は、本発明の態様がどのようなかかる個々の特徴または特徴の組み合わせからも構成され得ると指摘する。上述の説明を考慮すれば、発明の範囲内でさまざまな改変をなし得ることは当業者にとって明らかであろう。
Claims (15)
- トランジスタデバイスアレイを製造する方法であって、前記方法は、
基板上に第１トランジスタデバイスの第１導電性要素部、および、前記基板上に第２トランジスタデバイスの第２導電性要素部を形成する工程と、
使用の際に前記第１トランジスタデバイスの前記第１導電性要素部間における電荷キャリアの移動のための第１チャネル、および、使用の際に前記第２トランジスタデバイスの前記第２導電性要素部間における電荷キャリアの移動のための第２チャネルを設けるように、前記基板および前記第１および第２導電性要素部全体に亘って有機半導体チャネル材料の層を形成する工程とを含み、
前記第１および第２導電性要素部間における１つ以上の領域の有機半導体チャネル材料の層の１つ以上の選択された部分を除去するために、前記有機半導体チャネル材料の層に紫外線レーザを照射する工程（ａ）をさらに含み、
前記第１導電性要素部は、第１トランジスタデバイスのソースおよびドレイン電極を形成しており、前記第２導電性要素部は、第２トランジスタデバイスのソースおよびドレイン電極を形成しており、
前記基板、前記第１および第２導電性要素部ならびに前記１つ以上の選択された部分が除去された前記有機半導体チャネル材料の層の全体に亘って誘電体層を形成する工程（ｂ）と、前記第１および第２チャネルそれぞれの上に延びるゲートラインを形成する工程（ｃ）とをさらに含み、
前記紫外線レーザ照射は、前記有機半導体チャネル材料の個々の官能基によって吸収されることを特徴とする方法。 - トランジスタデバイスアレイを製造する方法であって、前記方法は、
基板上に第１トランジスタデバイスの第１導電性要素部、および、前記基板上に第２トランジスタデバイスの第２導電性要素部を形成する工程と、
使用の際に前記第１トランジスタデバイスの前記第１導電性要素部間における電荷キャリアの移動のための第１チャネル、および、使用の際に前記第２トランジスタデバイスの前記第２導電性要素部間における電荷キャリアの移動のための第２チャネルを設けるように、前記基板および前記第１および第２導電性要素部全体に亘って有機半導体チャネル材料の層を形成する工程とを含み、
前記第１および第２導電性要素部間における１つ以上の領域の有機半導体チャネル材料の層の１つ以上の選択された部分を除去するために、前記有機半導体チャネル材料の層に紫外線レーザを照射する工程（ａ）をさらに含み、
前記第１導電性要素部は、第１トランジスタデバイスのソースおよびドレイン電極を形成しており、前記第２導電性要素部は、第２トランジスタデバイスのソースおよびドレイン電極を形成しており、
前記基板、前記第１および第２導電性要素部ならびに前記１つ以上の選択された部分が除去された前記有機半導体チャネル材料の層の全体に亘って誘電体層を形成する工程（ｂ）と、前記第１および第２チャネルそれぞれの上に延びるゲートラインを形成する工程（ｃ）とをさらに含み、
前記紫外線レーザ照射は、前記基板によって吸収され、前記基板は、前記１つ以上の照射領域の前記有機半導体チャネル材料とともに除去されることを特徴とする方法。 - 前記工程（ａ）は、前記第１および第２導電性要素部の上に存在する前記チャネル材料の層のいずれの部分も照射せずして行われることを特徴とする請求項１または２に記載の方法。
- 前記工程（ａ）の前記１つ以上の選択された部分は、前記第１および第２導電性要素部間の方向に実質的に垂直に延びる１つ以上のラインを備えることを特徴とする請求項１または２に記載の方法。
- 前記チャネル材料の層の前記選択された部分は、前記第１および第２チャネルから１０μｍより広く隔てられていることを特徴とする請求項１または２に記載の方法。
- 前記チャネル材料の層の前記選択された部分は、前記第１および第２チャネルから５０μｍより広く隔てられていることを特徴とする請求項１または２に記載の方法。
- 前記チャネル材料の層の前記選択された部分は、前記第１および第２導電性要素部から１０μｍより広く隔てられていることを特徴とする請求項１または２に記載の方法。
- 前記チャネル材料の前記選択された部分の領域は、前記第１および第２導電性要素部から５０μｍより広く隔てられていることを特徴とする請求項１または２に記載の方法。
- 前記工程（ａ）の前記１つ以上の選択された部分は、前記ゲートライン下に連続的に延びる一連の少なくとも２本のラインを含むことを特徴とする請求項１または２に記載の方法。
- 前記第１および第２トランジスタデバイスは、ノーマリィオフの電界効果トランジスタデバイスであり、前記工程（ａ）の前記１つ以上の選択された部分は、前記ゲートラインの下に存在する部分を含むことを特徴とする請求項１または２に記載の方法。
- 前記ゲートラインは、幅を持っており、前記工程（ａ）の前記１つ以上の選択された部分は、少なくとも前記ゲートラインの幅に延びる１つ以上のラインを含むことを特徴とする請求項１または２に記載の方法。
- 前記第１および第２トランジスタデバイスは、ノーマリィオンの電界効果トランジスタデバイスであり、そして、前記工程（ａ）の前記１つ以上の選択された部分は、前記ゲートラインの下に存在する部分および前記ゲートラインの下に存在していない部分を含むことを特徴とする請求項１または２に記載の方法。
- 前記第１導電性要素部は、複数の側面を持っている画素電極を含んでおり、前記工程（ａ）の前記１つ以上の選択された部分は、前記画素電極の前記側面のそれぞれに沿って延びる１つ以上のラインを含むことを特徴とする請求項１２に記載の方法。
- 前記工程（ａ）は、前記チャネル材料の層の前記１つ以上の選択された部分に位置する１つ以上の地点、または、前記１つ以上の選択された部分の下に存在する前記基板のそれぞれの部分に、１つ以上のレーザ光線を集束させる工程を含むことを特徴とする請求項１乃至１３のいずれか１項に記載の方法。
- 前記有機半導体チャネル材料が照射される前記基板の領域は、前記第１および／または第２トランジスタデバイスのまわりに閉経路を形成していないことを特徴とする請求項１乃至１４のいずれか１項に記載の方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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| US20080264682A1 (en) * | 2007-04-24 | 2008-10-30 | John Catron | Substrate and negative imaging method for providing transparent conducting patterns |
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| WO2012102183A1 (en) * | 2011-01-26 | 2012-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| JP6059968B2 (ja) * | 2011-11-25 | 2017-01-11 | 株式会社半導体エネルギー研究所 | 半導体装置、及び液晶表示装置 |
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| WO2019138855A1 (ja) * | 2018-01-15 | 2019-07-18 | パイクリスタル株式会社 | フレキシブル基板、電子デバイス、電子デバイスの製造方法 |
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| CN114001692B (zh) * | 2020-07-27 | 2023-04-07 | 长鑫存储技术有限公司 | 测量电容之间最短距离的方法及评价电容制程的方法 |
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|---|---|---|---|---|
| JP2845303B2 (ja) * | 1991-08-23 | 1999-01-13 | 株式会社 半導体エネルギー研究所 | 半導体装置とその作製方法 |
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| US6069370A (en) * | 1997-03-26 | 2000-05-30 | Nec Corporation | Field-effect transistor and fabrication method thereof and image display apparatus |
| US5824374A (en) * | 1996-07-22 | 1998-10-20 | Optical Coating Laboratory, Inc. | In-situ laser patterning of thin film layers during sequential depositing |
| JPH11243209A (ja) * | 1998-02-25 | 1999-09-07 | Seiko Epson Corp | 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置、アクティブマトリクス基板、液晶表示装置および電子機器 |
| JP4246298B2 (ja) * | 1998-09-30 | 2009-04-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 液晶ディスプレイパネルの製造方法 |
| JP2003508797A (ja) * | 1999-08-24 | 2003-03-04 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 表示装置 |
| WO2001027998A1 (en) | 1999-10-11 | 2001-04-19 | Koninklijke Philips Electronics N.V. | Integrated circuit |
| EP1393389B1 (en) * | 2001-05-23 | 2018-12-05 | Flexenable Limited | Laser patterning of devices |
| US6897164B2 (en) * | 2002-02-14 | 2005-05-24 | 3M Innovative Properties Company | Aperture masks for circuit fabrication |
| US6740900B2 (en) * | 2002-02-27 | 2004-05-25 | Konica Corporation | Organic thin-film transistor and manufacturing method for the same |
| JP2003264071A (ja) * | 2002-03-08 | 2003-09-19 | Ulvac Japan Ltd | 有機ｅｌ素子の製造方法及びその装置 |
| DE50306538D1 (de) | 2002-11-19 | 2007-03-29 | Polyic Gmbh & Co Kg | Organische elektronische schaltung mit stukturierter halbleitender funktionsschicht und herstellungsverfahren dazu |
| JP4419383B2 (ja) * | 2002-11-28 | 2010-02-24 | コニカミノルタホールディングス株式会社 | 薄膜トランジスタ用シートの製造方法 |
| GB0229191D0 (en) * | 2002-12-14 | 2003-01-22 | Plastic Logic Ltd | Embossing of polymer devices |
| ATE358895T1 (de) | 2003-03-07 | 2007-04-15 | Koninkl Philips Electronics Nv | Verfahren zur herstellung einer elektronischen anordung |
| US7087452B2 (en) | 2003-04-22 | 2006-08-08 | Intel Corporation | Edge arrangements for integrated circuit chips |
| US6927108B2 (en) * | 2003-07-09 | 2005-08-09 | Hewlett-Packard Development Company, L.P. | Solution-processed thin film transistor formation method |
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| KR100544144B1 (ko) * | 2004-05-22 | 2006-01-23 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 구비한 평판표시장치 |
| KR100603393B1 (ko) * | 2004-11-10 | 2006-07-20 | 삼성에스디아이 주식회사 | 유기박막 트랜지스터 및 그의 제조방법과 유기 박막트랜지스터를 구비한 유기전계 발광표시장치 |
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