KR20070093078A - 전자 디바이스 어레이 - Google Patents
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- 238000000034 method Methods 0.000 claims abstract description 130
- 239000000463 material Substances 0.000 claims abstract description 124
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 239000002800 charge carrier Substances 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims description 125
- 238000005530 etching Methods 0.000 claims description 24
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 238000010329 laser etching Methods 0.000 claims description 11
- 230000005855 radiation Effects 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 230000001419 dependent effect Effects 0.000 claims 1
- 238000000059 patterning Methods 0.000 description 41
- 230000008569 process Effects 0.000 description 31
- 239000002184 metal Substances 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 15
- 238000007639 printing Methods 0.000 description 13
- 239000004020 conductor Substances 0.000 description 11
- 238000007641 inkjet printing Methods 0.000 description 10
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 9
- 229910052737 gold Inorganic materials 0.000 description 9
- 239000010931 gold Substances 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 239000011248 coating agent Substances 0.000 description 8
- 238000000576 coating method Methods 0.000 description 8
- 238000006731 degradation reaction Methods 0.000 description 8
- 238000007650 screen-printing Methods 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 238000013461 design Methods 0.000 description 7
- 238000007645 offset printing Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 229920000642 polymer Polymers 0.000 description 7
- 229920001609 Poly(3,4-ethylenedioxythiophene) Polymers 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000005507 spraying Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 229920001940 conductive polymer Polymers 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 4
- 239000004926 polymethyl methacrylate Substances 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 238000010129 solution processing Methods 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 238000001704 evaporation Methods 0.000 description 3
- 230000008020 evaporation Effects 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 239000002105 nanoparticle Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000001771 vacuum deposition Methods 0.000 description 3
- 229920001665 Poly-4-vinylphenol Polymers 0.000 description 2
- 239000004793 Polystyrene Substances 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 238000007766 curtain coating Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000003618 dip coating Methods 0.000 description 2
- DMBHHRLKUKUOEG-UHFFFAOYSA-N diphenylamine Chemical compound C=1C=CC=CC=1NC1=CC=CC=C1 DMBHHRLKUKUOEG-UHFFFAOYSA-N 0.000 description 2
- 238000001473 dynamic force microscopy Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007765 extrusion coating Methods 0.000 description 2
- 238000007646 gravure printing Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000005499 meniscus Effects 0.000 description 2
- SLIUAWYAILUBJU-UHFFFAOYSA-N pentacene Chemical compound C1=CC=CC2=CC3=CC4=CC5=CC=CC=C5C=C4C=C3C=C21 SLIUAWYAILUBJU-UHFFFAOYSA-N 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 239000011295 pitch Substances 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 229920002223 polystyrene Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000007764 slot die coating Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000000935 solvent evaporation Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000007921 spray Substances 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229920002367 Polyisobutene Polymers 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000004049 embossing Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229920002457 flexible plastic Polymers 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 125000000524 functional group Chemical group 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 238000000879 optical micrograph Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 239000002985 plastic film Substances 0.000 description 1
- 229920006255 plastic film Polymers 0.000 description 1
- 229920000172 poly(styrenesulfonic acid) Polymers 0.000 description 1
- 229920002098 polyfluorene Polymers 0.000 description 1
- 229940005642 polystyrene sulfonic acid Drugs 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- KUAZQDVKQLNFPE-UHFFFAOYSA-N thiram Chemical compound CN(C)C(=S)SSC(=S)N(C)C KUAZQDVKQLNFPE-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
- H10K19/10—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00 comprising field-effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
- H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
- H10K71/231—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
- H10K10/40—Organic transistors
- H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
- H10K10/462—Insulated gate field-effect transistors [IGFETs]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
- H10K10/40—Organic transistors
- H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
- H10K10/462—Insulated gate field-effect transistors [IGFETs]
- H10K10/464—Lateral top-gate IGFETs comprising only a single gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
- H10K10/40—Organic transistors
- H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
- H10K10/462—Insulated gate field-effect transistors [IGFETs]
- H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
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- Thin Film Transistor (AREA)
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- Bipolar Transistors (AREA)
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Abstract
전자 디바이스 어레이 생산 방법으로서,
기판상의 제 1 전자 디바이스의 적어도 하나의 제 1 전도성 소자 및 상기 기판상의 제 2 전자 디바이스의 적어도 하나의 제 2 전도성 소자를 형성하는 단계;
상기 제1 전자 디바이스의 전도성 소자들 간에 전하 캐리어들의 이동을 위한 제 1 채널 및 상기 제2 전자 디바이스의 전도성 소자들 간에 전하 캐리어들의 이동을 위한 제 2 채널을 제공하도록, 상기 제1 및 제2 전도성 소자들 및 상기 기판상에 채널물질 층을 형성하는 단계;
상기 제1 및 제2 전도성 소자들 간의 적어도 하나의 영역들에 상기 채널물질 층의 적어도 하나의 선택 부분들의 전도성을 한 단계 감소시키기 위하여 방사선조사(irradiative) 기술을 사용하는 단계를 포함하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
Description
본 발명은 전자 디바이스 어레이를 생산하는 기술에 관련된 것이지만, 특별히 반도전성 폴리머(semiconducting polymer) 박막트랜지스터(TFT:thin-film transistors)와 같은 전자 디바이스 어레이의 생산에 있어서의 반도체 층을 패턴화하는 방법에만 한정되는 것은 아니다.
반도전성 복합 폴리머 TFT는 플라스틱 기판에 집적된 저렴한 논리 회로(C. Drury, et al., APL 73, 108 (1998)) 및 고해상도 능동 매트릭스 디스플레이에서의 픽셀 트랜지스터 스위치 및 광전자 집적 디바이스(H. Sirringhaus, et al., Advances in Solid State Physics 39, 101 (1.999))에 응용함에 있어 최근 관심사가 되고 있다. 폴리머 반도체, 무기 금속 전극들 및 게이트 유전 층들로 구성된 테스트 디바이스들에서, 고성능 TFT들이 사용되어왔다. 전하 캐리어 이동도는 0.1 cm2/Vs 그리고 온/오프 전류비는 106-108에 이르며, 이는 비정질 실리콘의 성능과 유사하다(TFTH. Sirringhaus, et al., Advances in Solid State Physics 39, 101 (1.999)).
복합 폴리머 반도체들의 얇은 디바이스 품질 막들(device-quality films)은 유기 용매상의 상기 폴리머 용액을 기판상에 코팅함으로써 형성될 수 있다. 상기 기술은 그 결과 유연한 플라스틱 기판들과 호환가능한 저렴하고, 광범위한 용액 공정에 이상적으로 적합하게 된다.
유기 TFT 응용들은 충전된 픽셀들 및 논리 게이트 요소들과 같은 디바이스 내의 요소들 사이에 전류가 누설되기 쉽다. 많은 TFT 응용들에 대해서 능동 반도전층은 그 결과 디바이스들 사이에서 절연될(isolated) 필요가 있다. 이것은 전기적 혼선(crosstalk)을 줄이고 인접 디바이스들 간의 기생 누설 전류(parasitic leakage currents)를 제거하기 위해 필수적이다. 심지어 반도전성 물질이 도핑되어 있지 않더라도, 반도전층을 통한 누설 전류는 심각할 수 있는데, 특히 고 해상도 능동 매트릭스 디스플레이들과 같이, 높은 충진 밀도(packing density)의 트랜지스터들로 이루어진 회로들에 대해서 그러하다.
능동 매트릭스 디스플레이에서, 픽셀 어드레싱을 위한 금속 상호연결들이 증착되어 그것들이 상기 디스플레이에 걸쳐 위치되도록 한다. 만약 반도전성 물질이 그러한 상호연결 선들 아래에 존재하게 되면, 기생 TFT 채널들이 픽셀들 간에 무시할 수 없는 누설 전류를 발생시키면서, 상기 상호연결 선들 아래의 상기 층들 내에 형성할 수 있다. 이 누설은 디바이스 성능을 떨어뜨릴 수 있다. 그 결과, 만약 반도체의 블랭킷(blanket) 비패턴화된 층이 상기 전체 판넬에 걸쳐 코팅된다면, 상기 층의 패턴화가 요구된다.
상기 반도체는 F8T2와 같은 용액 공정 가능한 반도체의 스핀코팅(spin-coating), 또는 펜타센과 같은 다른 반도체들의 증착(evaporative deposition)에 의해 이러한 형태로 증착될 수 있다. 그러나, 상기 언급한 두 경우 모두의 도핑되 지 않은 반도전성 층들, 상기 디바이스 내의 요소들 사이의 상기 반도체 재료 및 게이트 상호연결들 하의 영역들은 상기 게이트가 활성화될 때 전기적으로 활성화될 것이다.
이상적으로, 상기 반도체에 대한 패턴화 방법은 에컨데 대형의 유연한 디스플레이들을 만드는데 있어, 광역 판넬에 걸친 왜곡 수정(distortion correction)을 위해, 디지털(digital)이어야 한다. 결과적으로, 반도체들의 응용을 위한 섀도우 마스킹(shadow masking), 펜타센과 같은 프로세스들은, 주어진 마스크에 대한 어떤 왜곡 수정도 가능하지 않기 때문에 광역 반도체 패턴화에 부적절하다.
용액 공정가능한 반도체들을 패턴화하는 하나의 방법은, 예컨데 트랜지스터의 채널영역에 직접 상기 반도체를 잉크젯 프린트하는 것처럼 오직 필요한 곳에만 하는것이다. 이것은 디지털 프로세스의 한 예이며 반도체 재료의 효과적인 사용의 이점을 더한다. 그러한 프로세스로 달성가능한 최종 해상도는 상기 기판 표면상에 증착 반도체의 드롭 스프레딩(spreading of a drop)으로 인해 제한될 수 있다. 그러한 프로세스의 또 다른 문제점은 드롭 스프레딩이 그것이 프린트되는 표면에 의해 정해지고, 그래서 상기 기판 물질은 상기 반도체 패턴화 단계에의 영향을 고려함이 없이 쉽게 바뀔 수 없다. 이것으로 인해 이용가능한 기판의 선택범위가 줄어든다. 오프셋 또는 스크린 프린팅과 같은, 용액으로부터 반도전성 층들을 패턴화하기 위한 직접쓰기(direct-write) 프린팅 기술이 유사한 이슈들이다.
포토리소그래피(Photolithography)는 상기 활성 반도체 층의 패턴화에 역시 사용될 수 있다(Gerwin. H. Gelinck ei a/., Nature Materials 3, 106-110 (2004)). 그러나, 포토리소그래피는 상기 반도체 사이의 화학적 상호작용 및 저항 물질/용매 때문에 유기 반도체 재료의 감퇴를 일으킬 수 있는 여러 처리 단계들을 요구한다. 그리고 미리 증착된 패턴들을 가진 높은 레지스트레이션(registration) 정확성이 넓은 기판 영역에 걸쳐 요구될 때에, 크기면에서 불안정한 유연한 기판상에서 수행하기가 어렵다. 예를 들어, US6803267은 유기 반도체 재료를 패턴화하기 위한 다단계 기술과 관련된 유기 메모리 디바이스를 만드는 방법을 설명하고 있다. 상기 다단계 기술은 상기 유기 반도체에 실리콘기반 레지스트를 증착하고, 상기 실리콘 기반 레지스트의 부분들을 방사하고(irradiating), 상기 실리콘 기반 레지스트의 방사된 부분들을 제거하기 위해 상기 실리콘 기반 레지스트를 패턴화하고, 사기 노출된 유기 반도체를 패턴화하고, 그리고 상기 비 방사된 실리콘 기반 레지스트를 벗겨내는(stripping) 것과 관련된다.
전자 디바이스들의 어레이의 생산에 있어 적어도 부분적으로는 상기 언급된 문제들을 해결하는 상기 패널 재료를 패턴화하는 대안적인 방법을 제공하는 데에 본 발명의 목적이 있다.
본 발명의 제 1 양상에 따르면, 전자 디바이스 어레이 생산 방법으로서, 적어도 하나의 기판상의 제 1 전자 디바이스의 제 1 전도성 소자들 및 적어도 하나의 상기 기판상의 제 2 전자 디바이스의 제 2 전도성 소자들을 형성하는 단계; 상기 제 1 전자 디바이스의 전도성 소자들 간에 전하 캐리어들의 이동을 위한 제 1 채널 및 상기 제2 전자 디바이스의 전도성 소자들 간에 전하 캐리어들의 이동을 위한 제 2 채널을 제공하도록, 상기 기판에 채널물질 층 및 상기 제 1 및 제 2 전도성 소자들을 형성하는 단계; 상기 제 1 및 제 2 전도성 소자들 간의 적어도 하나의 영역들에 상기 채널물질 층의 적어도 하나의 선택 부분들의 전도성을 한 단계 감소시키기 위하여 방사선조사(irradiative) 기술을 사용하는 단계를 포함하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법이 제공된다.
일 실시예로서, 상기 방사선조사 기술을 사용하는 단계는 제 1 및 제 2 전도성 소자들을 위에 있는 채널 물질 층의 어떤 부분도 방사하지 않고 상기 채널물질 층의 상기 적어도 하나의 선택부분들을 한 단계 제거하여 상기 적어도 하나의 선택부분들의 전도성을 감소시키도록 방사선조사 기술을 사용하는 단계를 포함하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법이 제공된다.
일 실시예로서, 상기 채널물질은 반도체 물질이다.
일 실시예로서, 상기 방사선조사 기술을 사용하는 단계는 제 1 및 제 2 전도성 소자들 간의 상기 채널물질 층의 적어도 하나의 선택 부분들 및/또는 상기 채널물질 층의 적어도 하나의 선택 부분들 밑에 있는 상기 기판의 각 부분들에 국부적으로 열을 발생하도록 상기 방사선조사 기술을 사용하는 단계를 포함하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법에 제공된다.
일 실시예로서, 상기 방사선조사 기술을 사용하는 단계는 자외선 레이저 방사를 사용하여 상기 채널물질의 상기 부분들을 식각하는 것과 관련된다.
일 실시예로서, 상기 방사선조사 기술을 사용하는 단계에서 상기 적어도 하나의 선택 부분들은, 상기 제1 및 제2 전도성 소자들 간의 방향에 대체로 수직으로 향하는 적어도 하나의 라인들을 포함하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법을 제공된다.
일 실시예로서, 상기 기판상의 제1 전도성 소자의 쌍 및 제2 전도성 소자들의 쌍을 형성하는 단계를 포함하고, 상기 채널물질 층은 상기 제1 전도성 소자들의 쌍 간의 상기 제1 채널, 그리고 상기 제2 전도성 소자들의 쌍 간의 상기 제2 채널을 제공하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법이 제공된다.
일 실시예에서, 상기 채널물질 층의 상기 선택 부분들은 상기 제1 및 제2 요소들로부터 10 마이크로미터이상, 특정하게는 50 마이크로미터이상 간격을 둔다.
일 실시예에서, 상기 채널물질 층의 상기 선택 부분들은 상기 제1 및 제2 전도성 소자들로부터 10 마이크로미터이상, 특정하게는 50 마이크로미터이상 간격을 둔다.
일 실시예에서, 상기 제 1 전도성 소자 쌍은 제 1 FET 디바이스의 상기 소스 및 드레인 전극들을 형성하고, 그리고 제 2 전도성 소자 쌍은 제 2 FET 디바이스의 상기 소스 및 드레인 전극을 형성한다.
일 실시예에서, 상기 방사선조사 기술을 사용하는 단계에서 상기 적어도 하나의 선택 부분들은, 게이트 라인 아래에서 연속적으로 향하는 일련의 적어도 두 개의 라인들을 포함한다.
일 실시예에서, 상기 방법은 상기 기판, 상기 제1 및 제2 전도성 소자들 및 채널물질 층에 유전 층을 형성하는 단계;그리고 상기 제1 및 제2 채널들의 각각에 향하는 게이트 라인을 형성하는 단계를 더 포함한다.
일 실시예에서, 상기 FET는 정상적인 오프 FET 디바이스이고, 그리고 상기 방사선조사 기술을 사용하는 단계에서 적어도 하나의 선택부분은 상기 게이트라인 밑에 있는 부분을 포함한다.
일 실시예에서, 상기 방사선조사 기술을 사용하는 단계에서 적어도 하나의 선택부분은 게이트 라인 아래에서 연속적으로 향하는 적어도 두 개의 라인을 포함한다.
일 실시예에서, 상기 게이트 라인은 폭을 가지고, 그리고 상기 방사선조사 기술을 사용하는 단계에서 적어도 하나의 선택부분은 적어도 상기 게이트 라인의 폭만큼 향하는 적어도 하나의 라인을 포함한다.
일 실시예에서, 상기 제 1 및 제 2 전자 디바이스는 정상적인 온 FET 디바이스이고, 상기 방사선조사 기술을 사용하는 단계에서 적어도 하나의 선택부분은 상기 게이트 라인 밑에 있는 부분 및 상기 게이트 라인 밑에 있지 않은 부분을 포함한다.
일 실시예에서, 상기 적어도 하나의 제 1 전도성 소자는 다수의 측면(sides)을 가지는 픽셀 전극을 포함하고, 그리고 상기 방사선조사 기술을 사용하는 단계에서 적어도 하나의 선택부분들은 상기 픽셀 전극의 각 측면을 따라 향하는 하나 이상의 라인들을 포함한다.
일 실시예에서, 상기 방사선조사 기술을 사용하는 단계는 적어도 하나의 레이저 빔을 채널 물질 층의 상기 적어도 하나의 선택 부분들 또는 상기 적어도 하나의 선택부분들 밑에 있는 기판의 각 부분들에 위치한 적어도 하나의 지점에 조사하는 단계를 포함한다.
일 실시예에서, 상기 채널물질 층의 상기 선택 부분들은 상기 제1/제2 전자 디바이스들 주변에서 폐경로를 형성하지 않는다.
일 실시예에서, 상기 채널물질을 식각하는 단계는 역시 상기 기판 물질의 부분을 식각한다.
본 발명의 다른 양상에 따르면, 기판상에 적어도 하나의 제 1 및 제 2 전자 디바이스를 포함하며, 상기 제 1 및 제 2 전자 디바이스 각각은 패턴화된 채널물질 층을 포함하고, 상기 패턴화된 채널물질 층은 역시 상기 제 1 및 제2 전자 디바이스 간에 적어도 하나의 전도경로를 정의하지만, 상기 채널물질 층의 패턴은 상기 제 1 및 제 2 전자 디바이스간의 최단 전도경로가 상기 제1 및 제2 전자 디바이스들간의 최단 물리적 거리보다 적어도 50 %는 더 길도록 구성되는 것을 특징으로 하는 전자 디바이스 어레이가 제공된다.
본 발명의 다른 양상에 따르면, 기판상에 적어도 하나의 제1 및 제2 전자 디바이스를 포함하며, 상기 기판상의 제1 및 제2 전자 디바이스 각각은 패턴화된 채널물질 층; 그리고 상기 패턴화된 채널 물질 층의 적어도 부분을 덮고 또한 상기 제2 전자 디바이스의 부분으로 향하는 게이트 전극을 포함하는 상기 제1 전자 디바이스를 포함하고, 상기 패턴화된 채널물질 층은 상기 제1 및 제2 전자 디바이스들 간에 적어도 하나의 전도경로를 정의하며, 상기 적어도 하나의 전도 경로의 각각의 적어도 부분은 상기 게이트 전극이 나타나지 않는 상기 패턴화된 채널물질 층의 영역을 지나가는 것을 특징으로 하는 전자 디바이스 어레이.기판상에 적어도 하나의 제 1 및 제 2 전자 디바이스를 포함하며, 상기 제 1 및 제 2 전자 디바이스 각각은 패턴화된 채널물질 층을 포함하고, 상기 패턴화된 채널물질 층은 역시 상기 제 1 및 제2 전자 디바이스 간에 적어도 하나의 전도경로를 정의하지만, 상기 채널물질 층의 패턴은 상기 제 1 및 제 2 전자 디바이스간의 최단 전도경로가 적어도 50 %는 더 길도록 구성되는 것을 특징으로 하는 전자 디바이스 어레이가 제공된다.
일 실시예에서, 상기 채널물질의 패턴은 상기 채널 물질의 레이저 식각에 의해 형성되고, 상기 레이저 식각 단계는 상기 기판상에 미리 정해진 상기 제1 및 제2 전자 디바이스들의 전도성 소자들을 덮는 채널 물질 층의 어떤 부분들도 식각하지 않고 실행된다.
본 발명의 다른 양상에 따르면, 상기 설명된 전자 디바이스들의 어레이를 포함하는 디스플레이 또는 메모리가 제공된다.
전자 디바이스 어레이는 두개의 디바이스를 포함할수도 있고 한편으로는 수백 또는 수천 디바이스들의 주문 어레이를 포함할 수도 있다.
일 실시예에서, 레이저 식각은 반도체 층 내 및 심지어 상기 반도체 층이 형성되는 기판 표면 내에서 트렌치들을 형성하는데 사용되곤 한다.
많은 경우에 상기 반도전 층이 증착되는 상기 기판은 예를 들면 전극 또는 상호연결들의 어레이와 같은 금속 전극들의 패턴을 이미 포함한다. 전도성 물질질 층과 직접적인 접촉이 있는 반도체 물질 레이저 패턴화 공정은 어려울 수 있다. 공정창(process window)이 전도성 물질질 및 반도체 물질 간의 식각 임계 차이에 의해 정의되기 때문이다.상기 전도성 물질질에 대한 식각 임계는 주어진 레이저 파장(UV)에서 상기 반도체 물질의 그것과 비슷할 수 있다. 그 결과 공정 창이 거의 없거나 존재하지 않는 곳에서 상황이 발생할 수 있다. 이것은 특히 유연성 기판에서 중요 이슈이다. 또한 상기 기판이 식각될 수 있고, 그리고 상기 기판으로의 전도성 물질질의 응착은 매우 강하지 않을수도 있다. 그러한 경우에 상기 전도층은 상기 전도성 라인들에서 파열을 일으키는 상기 식각 단계 동안 상기 반도전 층과 함께 상기 기판으로부터 제거된다. 본 발명의 일 실시예에서, 상기 반도체는 상기 반도체가 상기 전도층과 접촉하는 그러한 영역들과 반대로 상기 반도체가 절연 기판 물질과 직접 접촉하는 곳에서만 식각된다. 패턴화되지 않은 반도체의 중요한 갭은 밑에 있는 전도층의 주변에 남아있다. 전기적으로, 부분적인 절연 방식은 상기 반도체 물질이 상기 전도층과 직접 접촉하는 영역들이 상기 전도성 물질질의 라인들을 따라 전기적으로 쇼트되기 때문에 어떤 절연 문제들도 일으킬 필요가 없다.
본 발명의 실시예들은 반도전 활성 층 섬들(islands)의 오직 부분적인 절연에도 불구하고, 누설 전류들의 매우 효과적인 억제가 달성될 수 있는 기술 및 설계에 관련된 것이고, 상기 전도성 전극들 주변에서 상기 반도체의 패턴화되지 않은 영역을 통해 흐르는 누설전류는 최소화될 수 있다.
본 발명의 실시예에서, 활성 층으로서의 식각 후의 기판상에 남아있는 반도전성 물질을 사용하는 디바이스의 전기적 특성들의 레이저 유발 저하(degradation)가 회피될수 있다.
본 발명의 실시예들은 높은 해상도, 높은 수율의 디지털 공정을 제공하면서, 상기 디바이스들 내의 요소들 간의 누설 전류의 탁월한 억제를 제공한다. 또한, 왜곡 정정 기술들은 넓은 영역이 공정될 수 있도록 한다. 이는 부차적인 공정 단계를 요구하지 않고 상기 반도체 층의 직접 쓰기 패턴화를 가능하게 한다.
본 발명의 실시예들은 레이저 식각 공정을 통한 반도체 디바이스의 패턴화에 관련된것이며, 이는 인접 디바이스들간의 기생 누설 전류들 및 전기적 혼선을 제거하고 디바이스를 절연하기 위한 것이다.
본 발명의 일 실시예는 인접 디바이스들을 절연하기 위하여 상기 반도체층 물질을 레이저 식각하는 것과 관련된다.
본 발명의 일 실시예는 반도체 물질 및 또한 필요한 경우 상기 기판 물질을 식각하지만 밑에 있는 임의의 전도층들과는 최소한의 거리를 유지한다.
본발명의 또다른 실시예는 상기 반도체 물질 그리고 필요한경우 상기 기판물질도 식각하나 임의의 활성 디바디스 영역과의 최소한의 거리를 유지한다.
그러나 본발명의 또다른 실시예는 이어서 증착되는 전극 아래에 위치한 상기 기판영역들에만 있는 상기 반도체 물질을 식각하는 것과 관련된다.
일 실시예는 유기 반도전 물질을 패턴화하는 것과 관련된다. 상기 반도체 층은 상기 반도체 물질을식각하기 위해 원하는 레이저 파장을 흡수하는 기판을 선택함으로써 패턴화 될 수 있다. 레이저 빔에 노출되면, 기판 물질은 노출된 영역에서 식각된다. 방사된 기판 물질 및 위층에서의 직접 위에 있는 영역에 있는 반도전 물질을 제거하게 된다. 이 경우에, 선택될 수 있는 반도전 물질의 유형에는 제한이 없다.
본 발명의 이해를 돕기 위해서, 이제 그에 관한 구체적인 실시예가 첨부되는 도면을 참조로 하여 오직 예시로써 설명될 것이다.
도 1은 본 발명의 실시예에 따라 레이저 식각(laser ablation) 방법을 사용하여 반도체 재료를 패턴화함으로써 디바이스를 절연(isolating)하는 방법을 도시한다.
도 2는 게이트가 활성화될 때 정상적으로 오프되는 디바이스에서 게이트 영역하에 존재 할 수 있는 원하지 않는 누설경로들의 위치를 보여준다.
도 3은 상기 반도체 디바이스가 정 임계 p 유형(positive threshold p-type) (또는 부 임계 n 유형(negative threshold n-type))일 때 픽셀 구조 주변의 반도전성 물질을 패턴화하는 본 발명의 실시예에 따른 개략적인 방법을 보여준다.
도 4는 본 발명의 실시예에 따라 반도체 식각 공정 단계 직후의 원자현미경(AFM:Atomic Force Microscop)으로 측정된 디바이스의 표면도의 광학사진(optical micrograph )을 보여준다.
도 5는 도4에서 도시된 상기 디바이스의 식각된 트렌치(trench) 영역에 걸쳐 찍은 태핑 모드(tapping-mode) AFM 높이 이미지를 보여준다.
도 6은 본 발명의 실시예에 따라 게이트 전극 선들이 상기 놓여있는 반도체 층의 식각 패턴화 단계 다음에 증착되어진 직후의 광학 사진을 보여준다.
도 7은 본 발명의 실시예에 따라 패턴화된 반도체 디바이스에 대한 전형적인 TFT 특성들을 패턴화되지 않은 반도체 디바이스들의 그것들과 비교하여 도시한다.
도 8은 본 발명의 실시예에 따라 반도체 층을 패턴화하는 예시들을 도시한 다. 도 8b에 도시된 상기 반도체 트렌치 및 상기 소스 또는 드레인 전극들간의 최소 측면 분리(minimum lateral separation)는 도 8a에 도시된 상기 측면 분리의 최소치의 절반 이하이다.
도 9는 두 개의 상이한 디자인들을 사용하는(도 9a 및 9b) 본 발명의 실시예에 따라 패턴화된 디바이스들에 대한 세개의 트랜스퍼 커브들(transfer curves)을 no 반도체 패턴화(9c)를 가진 샘플과 비교하여 나타낸다.
상기 도면들을 참고하면, 본 발명의 제1실시예는 능동 매트릭스 디스플레이들과 같은 응용들에 대한 톱 게이트 TFT의 어레이와 관련하여 도 1에 도시된다. 상기 TFT에 대한 유기 반도전성 물질을 사용하여 최적의 디스플레이 프론트 스크린(front-of-screen) 성능을 가진 전자 디바이스를 생산하기 위하여, 상기 반도전성 층의 물질을 패턴화하는 것과 인접하는 디바이스들을 절연하는 것이 필수적이다. 이것은 레이저 패턴화 공정에 의해 이루어진다. 이 공정은 전도성의 소스-드레인 층이 없는 곳에서만, 반도체 물질 또한 필요한 경우 기판 물질을 어블레이트하는데 사용된다. 이런 방식으로 기생 TFT는 상기 디바이스들이 절연됨으로써 제거될 수 있다.
기판(1)은 얇은 전도층(2)으로 코팅된다. 상기 기판은 유리와 같은 단단한 기판이거나 또는 그렇게 제한되는 것은 아니지만 폴리에틸렌테레프타레이트(PET:polyethyleneterephtalate)를 포함하는 플라스틱 필름과 같은 유연한 기판일 수 있다. 첫번째 전도층(2)은 바람직하게는 금 또는 은과 같은 무기 금속층으로 증착된다. 대안적으로는, PEDOT/PSS(polyethylenedioxythiophene doped with polystyrene sulfonic acid)와 같은 유기 전도성 폴리머가 사용될 수 있다. 상기 전도층은 스핀(spin), 딥(dip), 블레이드(blade), 바(bar), 슬롯다이(slot-die), 또는 스프레이 코팅(spray coating), 잉크젯(inkjet), 그라비어(gravure), 오프셋(offset) 또는 스크린 프린팅(screen printing)과 같은 용액 공정 기술들을 사용하거나 증발(evaporation) 또는 바람직하게는 스퍼팅(sputtering) 기술과 같은 진공 증착(vacuum deposition)에 의해 증착된다. 상기 바람직한 전도층은 이에 한정되는 것은 아니지만 광 리소그래피 또는 레이저 식각과 같은 공정에 의해 소스 및 드레인 전극(2)을 형성하도록 패턴화된다. 상기 전도층은 잉크젯 프린팅과 같은 직접쓰기 프린팅 기술에 의해 역시 패턴화될 수 있다. 디스플레이 응용을 위해 상기 금속층은 TFT 소스 드레인 전극들의 주기적 어레이를 형성하도록 패턴화 되고, 그리고 데이터는 상기 디스플레이 해상도에 의해 정해지는 두 방향의 피치와 상호연결된다.
일단 상기 금속층이 소스/드레인 전극들을 형성하도록 패턴화되면, 반도전물(3)층은 상기 기판에 증착될 수 있다. 상기 반도전물은 폴리아릴아민(polyarylamine), 폴리플로렌(polyfluorene) 또는 폴리디옥틸플로렌코비티오펜(poly-dioctyllfluorene-co-bithiophene)(F8T2) 또는 (poly (9, 9 '-dioctylfluorene-co-bis-/V, N'-(4-butylphenyl) diphenylamine)(TFB))과 같은 폴리티오펜 파생물(polythiophene derivative)일 수 있다. 이로 한정되는 것은 아니지만, 잉크젯 프린팅(inkjet printing), 소프트 리소그래픽 프린팅(soft lithographic printing) (J.A. Rogers et al., Appl. Phys. Lett. 75, 1010 (1999); S. Brittain et al., Physics World May 1998, p. 31), 스크린 프린팅(screen printing)(Z. Bao, et al., Chem. Mat. 9, 12999 (1997)), 오프셋프린팅(offset printing), 블레이트 코팅(blade coating) 또는 딥 코팅(dip coating), 커튼 코팅(curtain coating), 메니스커스 코팅(meniscus coating), 스프레이 코팅(spray coating), 또는 압출코팅(extrusion coating)과 같은 광범위한 증착 기술들이 상기 반도전물을 증착하는데 사용될 수 있다. 상기 반도체는 바람직하게는 용매 증발 후에 ~50 nm 두께로 코팅하기 위해 상기 기판에 스핀 코팅된다. 부가하여, 증발 공정 역시 사용될 수 있다. 본 발명의 또다른 바람직한 기술은 잉크젯 프린팅 기술이다. 만약 상기 층이 잉크젯프린트 되면, 반도체 물질의 최소량이 사용될 수 있으며. 이는 환경적 경제적으로 이점을 가진다.
다음 상기 활성 반도전 층은 다른 것으로부터 하나의 장비를 절연하도록 패턴화된다. 이것은 인접 디바이스들 간의 기생 누설 전류들을 제거하고 전기적 혼선을 줄이기 위해 필수적이다. 상기 반도체 층은 반도전물 층에 의해 흡수되고, 만약 식각이 필요하다면 상기 기판에 의해 역시 흡수될 수 있는 파장에서 펄스 레이저 빔(4)을 사용하여 패턴화된다. 상기 반도전물은 상기 금속층이 존재하지않는 영역에서만 상기 레이저 빔에 노출된다. 이것은 금속물을 포함하는 영역의 상기 레이저 빔으로의 어떤 노출도 상기 금속물질의 식각을 일으킬수 있다는 사실때문이다.
상기 식각은 스텝 앤 리피트(Step and Repeat) 공정에서, 248nm KrF 엑시머 레이저(excimer laser)(Lumonics PM800)를 마스크 패턴을 통해 기판에 조사(focusing)함으로써 상기 필요한 반도체 패턴을 제공하도록 한다. 일부러 과잉 조사(overdosing)함에 있어, 투샷(two-shot) 공정이 사용되며, 각 샷은 650 mJ/cm2의 플루언스(fluence)로 조사된다. 또한 상기 반도전성 물질의 흡수특성에 따라 308nm 레이저 빔 또는 기타 다른 적절한 파장이 사용될 수 있다. 상기 반도체 물질(3)로의 식각은 상기 로컬라이즈된 포톤 플럭스(localised photon flux)로부터 열응력제한효과(hermal and stress confinement effects)를 통해 일어난다. 상기 기판(1)의 영역들은 필요한 경우 이 공정 중에 식각될 수 있다. 상기 소스 및 드레인 전극들은 인접 소스/드레인 전극들에 대하여 이제 전기적으로 절연된다. 이 공정은 제한된 파편(debris)의 양이 만들어지도록 진행된다.
상기 반도체는 두 개의 서로 다른 이유들로 인해 상기 픽셀의 전체 주변(perimeter)에 패턴화될 필요는 없다.
-전체 주변에 걸쳐 상기 반도체 물질을 패턴화하는 것은 반도체가 상기 픽셀을 그것 아래 집적 TFT 영역으로 연결하는 얇은 금선에 패턴화되도록 할 것이다. 그러나, 이것은 사기 금 물질의 위에 상기 반도체 물질의 모두가 상기 금에 의해 짧아질 것이기 때문에 불필요하다. 또한, 놓여진 금 물질에 걸쳐 상기 반도체를 패턴화하려는 시도는 상기 연결성을 파괴하면서 상기 금을 제거할 수도 있다.
-상기 패턴화를 최소화하는 것은 상기 파편들을 최소화할 것이며, 이는 특히 상기 집적 TFT 영역근처에서 중대한 점이라 할 것이다.
그 후에, 상기 게이트 유전층(5) 및 게이트 전극 및 상호연결들(6)이 증착된다. 단일 또는 다층의 유전물질(5)은 상기 패턴화된 반도전층을 위로 상기 기판상 에 증착된다. 폴리이소부틸렌(polyisobutylene) 또는 폴리비닐페놀(polyvinylphenol)과 같은 물질이 상기 유전층을 위해 사용될 수 있으나, 바람직하게는 폴리메틸메타크리레이트(polymethylmethacrylate:PMMA) 및 폴리스티렌(polystyrene)이 사용된다. 상기 유전 물질은, 이로 한정되는 것은 아니지만 스프레이 또는 블레이드 코딩과 같은 기술들에 의해 연속 층의 형태로 증착될 수 있다. 그러나, 바람직하게는 스프레이 코팅 기술이 사용된다.
유전 물질층의 증착이 게이트 전극(6) 및 상호연결 라인들의 증착후에 이루어진다. 상기 게이트 전극은 PEDOT/PSS와 같은 전도성 폴리머 또는 금 또는 은의 프린트 가능한 무선 나노입자일 수 있다. 상기 게이트 전극은 스퍼터링과 같은 기술 또는 증발 기술 또는 스핀, 딥, 블레이드, 바, 슬롯다이, 그라비에. 오프셋 또는 스크린 프린팅과 같은 용액 처리 기술을 사용하여 증착될 수 있다. 바람직하게는, 상기 게이트 전극은 잉크 젯 프린팅에 의해 증착되어 진다.
만약 상기 반도체 디바이스가 도핑되지 않았거나. 정상적인 오프(p 형 TFT의 경우에 네거티브 턴온 전압)-즉, 상기 구조의 어떤 비 게이트 영역에서도 전기를 전도하지 않는-라면, 상기 반도체의 제거는 일차적으로 상기 게이트 및 게이트 상호연결 아래에서 요구된다. 이것은 상기 게이트가 활성화될 때 상기게이트 상호연결 영역아래의 모든 반도체가 전도성으로 되고 상기 충전된 픽셀 및 다른 픽셀들과 연결된 다른 소스 또는 드레인 영역들 사이에 원치 않는 기생 누설 경로를 만들기 때문이다.
도 2는 상기 게이트가 활성화되었을 때 상기 게이트 영역 아래에 존재하는 원치 않는 누설 경로들의 위치를 보여준다. 하나의 TFT의 드레인 전극(8)과 인접 픽셀의 픽셀 전극(9) 사이의 두드러지는 누설은 상기 게이트 상호연결(10) 아래에 있게 될 것이다. 그것은 트렌치 패턴화(11)가 픽셀 간 누설을 방지하는데 가장 효과적인 이들 위치들에 있는 상기 반도체이다. 상기 반도체 물질의 나머지를 패턴화하는것은 정상적인 오프 반도체가 결코 활성화되지 않기 때문에 정상적인 오프 반도체에 대한 이점을 거의 제공하지 않는다.
정상적인 온(p 형 TFT의 경우에 포지티브 턴온 전압) 반도체 디바이스에 대해, 픽셀과 TFT간의 상호연결을 손상시키지 않고 가능한 많은 주변을 패턴화하는 편이 좋다. 픽셀과 TFT간의 상호 연결을 손상시키지 않기 위해 주의하는것은 일부 누설 경로들을 상기 픽셀 전극으로부터 다른 인접 TFT들로 나타나도록 하지만, 상기 누설 경로 길이는 심하게 증가될 수 있으며, 그 결과 상기 경로의 전도성을 감소시켜, 픽셀 혼선을 초래한다.
도 3은 상기 반도체 디바이스가 정상적인 온이어서, 심지어 상기 픽셀의 비게이트 영역에서조차 전류 누설이 일어날 때, 픽셀 구조를 패턴화하는 가능한 방법을 개략적으로 도시하는 것이다. 상기 금속 소스/드레인 픽셀 전극 구조(12)가 다른 전체적인 반도체 층이 제거된 영역(13)을 따라 도시된다. 만약 반도체 패턴화가 수행되지 않았다면, 많은 양의 픽셀간 누설이 있게 될 것이다. 그러나, 도시된 바와 같이 상기 반도체 물질을 패턴화함으로써, 하나의 픽셀(23)으로부터 또다른 픽셀 전극 또는 소스 라인(22)로 전하가 전달되도록 하는 오직 하나의 누설 경로(14)가 남아있다. 그러나, 이 누설 경로의 종횡비(aspect ratio)는 상기 경로의 전도성 이 패턴화되지 않은 반도체 물질의 경우에서보다 10배에서 20배 낮은 범위에 있다. 일부 전류는 상기 픽셀 전극으로부터 상기 소스 라인으로 상실될 것이나,(비록 이전보다는 적지만) 이것은 픽셀 혼선에 기여하지는 않을 것이다.
상기 반도체 물질은 전하가 인접 픽셀 전극들 또는 인접 소스 라인들(22)로 상기 픽셀 전극(23)을 새어나오도록 전도 경로를 정의한다. 도 3에 나타난 방식으로 상기 반도전성 물질을 패턴화함으로써, 주위의 디바이스들로부터 특정 트랜지스터의 채널에 있는 능동 반도전성 물질의 완벽한 절연은 없다(임의의 디바이스를 둘러싸는 폐루프 영역으로부터 반도전성 물질을 제거함으로써 달성되는 것처럼). 즉, 인접 디바이스들 간에는 여전히 전도경로가 존재한다. 이것은 레이저 식각의 단계동안 아래에 놓여있는 금속 패턴의 붕괴(degradation)를 피하기 위해서, 밑에 있는 임의의 전극 구조로의 레이저 식각된 영역의 최소 거리는 유지될 필요가 있다. 포토리소그래픽 패턴화방식에 있어서는 반도전성 활성 층의 완전한 절연이 가능하지만, 레이저 식각에 대해서는 금속 층들 및 밑에 있는 층들에 사전 정의된 상호연결들에 심각한 손상을 초래할 것이다. 그러나, 임의의 두 트랜지스터들 간의 그러한 전도 경로들의 길이는 이들 트랜지스터들 간의 직접거리보다 상당히 더 길다. 바람직하게는, 반도체 패턴화의 단계는 상기 전도 경로를 최소한 50%까지 늘린다.
바람직하게는 상기 반도전 층을 패턴화하는 단계는 임의의 그러한 전도 경로들이 게이트 전극 또는 게이트 레벨 상호연결들이 지나가지 않는, 즉 축적 층이 그런 전도/누설 경로의 저항을 크게 증가시키게 되는 전도 경로의 그러한 영역들에 형성되지는 않는 상기 기판 영역을 지나가도록 한다.
제 1 실시예에서 상기 반도체 층 및 상기 레이저 파장은 전도성 물질질이 상기 레이저 방사를 강하게 흡수하도록 선택된다. 바람직하게는, 상기 레이저는 유기 반도전물질의 개개의 기능 그룹들에 의해 흡수되는, 엑시머 레이저와 같은 자외선 레이저이다. 대안적으로는 가시광선 또는 적외선 레이저가 유기 반도체의 특정 진동 모드 또는 π-π 밴드 갭 트랜지션에 의해 흡수되도록 사용될 수 있다.
대안적으로는, 제 2 실시예에서 상기 반도체 물질 층은 상기 반도체를 식각하는데 사용되는 상기 레이저 파장에서 흡수하는 기판을 선택함으로써 패턴화될 수 있다. 레이저 빔에 노출되면, 상기 기판 물질은 상기 노출된 영역들에서 식각되며, 그리고 이 영역들 위에 있는 반도전 층에 있는 물질은 역시 제거된다. 이경우에, 선택될 수 있는 반도전물의 유형에는 제한이 없다.
상기 제 2 실시예에 따라, 기판(1)은 얇은 전도층(2)으로 코팅된다. 상기 기판은 반도체 물질 층을 식각하는데 사용되는 상기 레이저 빔이 상기 기판에 의해 흡수되도록 선택된다. 특히, 플라스틱 기판들이 식각하는 동안 사용되는 파장을 흡수하는데 사용될 수 있다. 상기 기판은 또한 상기 레이저 방사를 흡수하도록 증착되는 단열, 유전 층으로 코팅될 수도 있다. 그런 층은 또한 상기 레이저의 파장에서의 강력한 흡수를 제공하기 위해 선택된 염료(dye)를 포함할 수 있다. 바람직하게는 금, 또는 은과 같은 무기 금속 층이 증착되는 제 1 전도층(2)이 증착된다. 대안적으로, PEDOT/PSS와 같은 유기 전도 폴리머가 사용될 수 있다. 상기 전도 층은 증발 또는 바람직하게는 스퍼터링 기술과 같은 진공 증착에 의해 또는 스핀, 딥, 블레이드, 바, 슬롯다이 또는 스프레이 코팅, 잉크젯, 그라비에, 오프셋 또는 스크 린 프린팅과 같은 용액 처리 기술을 사용하여 증착된다. 바람직한 전도층은 이로 제한되는 것은 아니지만 광 리소그래피 또는 레이저 식각과 같은 공정에 의해 소스/드레인 전극(2)을 형성하도록 패턴화된다. 상기 전도 층은 잉크젯 프린팅과 같은 직접쓰기 프린팅 기술에 의해 역시 패턴화될수 있다. 디스플레이 응용을 위해 상기 금속 층은 TFT 소스/드레인 전극들의 주기적 어레이, 그리고 상기 디스플레이 해상도에 의해 정해지는 두 방양의 피치와의 데이터 상호연결을 형성하도록 패턴화된다.
일단 상기 금속 층이 소스/드레인 전극을 형성하도록 패턴화된다면, 반도전물 층(3)은 상기 설명한 바대로 상기 기판에 증착된다. 그러나, 상기 식각 방법은 현재 반도체 물질이 아니라 사용되는 기판에 따라 달라지므로, 증착될 수 있는 반도체 유형에는 제한이 없다. 위에서 언급한 것처럼, 선택된 반도전물을 증착하는데 사용될수 있는 광범위한 프린팅 기술로는, 이에 한정되는 것은 아니지만, 잉크젯 프린팅, 소프트 리소그래픽 프린팅((J.A. Rogers et al., Appl. Phys. Lett. 75, 1010 (1999); S. Brittain et al., Physics World May 1998, p. 31), 스크린 프린팅(Z. Bao, et al., Chem. Mat. 9, 12999 (1997)), 오프셋 프린팅, 블레이트 코팅 또는 딥 코팅, 커텐 코팅, 메니스커스 코팅, 스프레이 코팅, 또는 익스커션 코팅 등이 포함된다. 바람직하게는, 용매 증발후에 ~50nm 두께로 코팅하기 위해 상기 기판상에 스핀 코팅한다. 또한, 증발 공정이 사용될 수도 있다. 본 발명을 위한 또 다른 바람직한 기술은 잉크 젯 프린팅 기술이다. 만약 상기 층이 잉크 젯 프린트 된다면, 최소량의 반도체 물질이 사용될 수 있으며 이는 환경적으로나 경제적으로 나 이익이 된다.
그 후 상기 반도체 층은 기판 물질 층에 의해 흡수되는 파장에서 레이저 펄스(4)를 사용하여 패턴화된다. 상기 기판 물질은 제 1 전도성 물질 층이 나타나지 않는 영역에만 상기 레이저 빔에 노출된다. 이는 아래 있는 전도성 물질질을 포함하는 영역에서 상기 레이저 빔으로의 어떠한 노출도 금속 식각을 발생할 수 있다는 사실때문이다.
상기 식각은 스텝 및 반복 공정에서 248 nm KrF (Lumonics PM800) 또는 308 nm XeCI 엑시머 레이저를 상기 필요한 패턴을 제공하기 위한 마스크 패턴을 통해 기판에 조사함으로써 일어난다. 상기 반도체 물질에 비하면 보다 넓은 범위의 파장들이 상기 기판 물질을 식각하는데 사용될 수 있기 때문에, 사용될 수 있는 보다 넓은 레이저가 있을 수 있다. 고의적인 오버도싱(overdosing) 방식에서, 투샷(two-shot)공정은 650 mJ/cm2 플루언스의 각 샷으로 사용되었다. 상기 레이저 빔은 상기 기판 표면에 조사될 수 있다. 이 방법은 상기 기판 물질과 동일 단계의 상기 위에 있는 반도체 물질을 식각한다. 상기 소스/드레인 영역은 이제 인접 소스/드레인 전극에 대하여 절연된다. 이 공정은 상기 반도체 물질이 식각 공정 파라미터들을 조절해야 할 필요없이 다른것과 쉽게 바뀔 수 있다는데 이점이 있다.
이어서, 상기 게이트 유전 층(5) 및 게이트 전극 및 상호연결(6)이 증착된다. 단일 또는 다층의 절연 물질(5)은 패턴화된 반도전층으로 덮여진 상기 기판에 증착된다. 폴리소부틸렌 또는 폴리비닐페놀과 같은 물질들은 상기 유전 층으로 사 용될 수 있으나, 바람직하게는 폴리메틸메타크릴레이트(PMMA) 및 폴리스티렌이 사용된다. 상기 유전 물질은 이에 제한되는 것은 아니지만 스프레이 또는 블레이드 코팅과 같은 기술들에 의해 연속적인 층의 형태로 증착될 수 있다. 그러나, 바람직하게는 스프레이 코팅 기술이 사용된다.
유전 물질 층의 증착 다음에 게이트 전극(6) 및 상호연결 라인들의 증착이 이루어진다. 상기 게이트 전극은 PEDOT/PSS와 같은 전도 폴리머 또는 은 또는 금의 프린트 가능한 무기 나노입자일 수 있다. 상기 게이트 전극은 스핀, 딥, 블레이드, 바, 슬롯다이, 그라비에, 오프셋 또는 스크린 프린팅과 같은 용액 처리 기술 또는 증발 기술 또는 스퍼터링 같은 기술을 사용하여 증착된다. 바람직하게는, 상기 게이트 전극은 잉크젯 프린팅에 의해 증착된다.
도 4는 상기 반도체 식각 공정 직후의 AFM으로 측정한 디바이스의 표면 상태에 대한 광학 사진을 보여준다. 상기 광학 사진은 디바이스 픽셀주변에서 생산된 레이저 식각 트렌치(15)를 보여준다. 상기 게이트 라인들이 지나는 영역에서 반도체 식각은 특히 효과적이다. 상기 게이트 라인들이 지나지 않는 기판 영역을 식각하는 것은 덜 효과적이며, 그렇게 하지 않는 것이 파편의 형성을 감소할 수 있다.
태핑모드(tapping-mode) AFM 높이 사진이 도 5에 도시된다. 이 사진은 도 4에서 식각된 트렌치 영역(15)을 찍은 것이다. 상기 사진은 이 실험에서, 20μm 측면 트렌치가 약 300 nm의 깊이를 가진다. 이 값은 이 경우에 50 nm였던 반도체 층의 두께보다 더 크다. 이 오버도싱(overdosing) 방식은 상기 반도체의 절연을 보장한다. 그러나, 공정은 상당히 낮은 플루언스에서 사용될수 있고, 이는 더 얕은 트 렌치들, 더 적은 파편들 및 더 높은 공정 수율을 가져 올 수 있다. 이것은 상기 레이저 빔 영역이 상당히 확장될 수 있다는 사실 때문이다. 실험들은 100mJ/cm2의 플루언스가 상기 반도체 층만을 식각하기에 충분할 것이라고 제안한다.
도 6은 상기 게이트 전극의 증착 직후에 AFM으로 측정된 광학 사진을 보여준다. 상기 광학 사진은 약간 다른 반도체 패턴이 만들어진 디바이스 픽셀 주변에서 만들어 진 레이저식각 트렌치(16)를 보여준다. 상기 광학 사진은 상기 게이트 전극(17) 및 상기 반도체를 패턴화함으로써 제거되는 두 기생 TFT(18)의 위치를 보여준다.
상기 TFT 특성들은 상기 반도체 패턴화 단계에 의해 해함이 없도록 측정되고 보여진다. 그러나, 이 실험들에 사용된 높은 플루언스를 가지고도, '파편 영향 영역'(DAZ:debris-affected zone) 및 열 영향 영역(HAZ:heat-affected zone)는 제한된 파편을 형성하면서 50μm보다 적은 영역을 가진다. 상기 언급한 영역들은 상당히 적으며, 만약 최적의 공정을 위해 더 낮은 플루언스가 사용된다면 아마도 10μm 영역일것으로 예상된다.
도 7은 도 4에서 도시된 반도체 패턴화 단계에 대한 전형적인 TFT 특성들을 도시한다. TFT 성능에 있어서의 패턴화되지 않은 반도체 디바이스에 비하여 감소가 없음이 관찰된다.
도 8은 상기 반도체가 어떻게 패턴화될 수 있는지에 대한 서로 다른 에제들을 보여준다. 도 8a에서, 상기 반도체는 상기 TFT에 매우 가깝게 패턴화된다. 상기 반도체 트렌치 및 상기 TFT의 소스/드레인의 최소 측면 간격은 20um이다(점선의 원 으로 도시된 부분). 반도체 패턴화의 전체 영역은 약 37000 (um)2이다. 패턴화 방식의 두번째 예에서(도 8b)상기 반도체 트렌치과 상기 소스/드레인 간의 최소 측면 간격은 60um이고, 그리고 제거된 물질의 전체영역은 17000 (um)2이다. 이것은 도 8a에서의 그것의 절반보다 적다. 두 설계 모두 제작되었으며 상기 반도체는 이전 (650 mJ/cm2)과 동일한 오버도스(overdose)로 패턴화되었다. 도 8a의 설계에 대한 전류가 흐르는 반도체는 도 8b에서의 설계와 비교했을때 10배의 저하(degradation)를 보여준다. 도 8b에서의 설계는 패턴화 되지 않은 반도체 샘플과 비교했을 때 저하(degradation)를 보여주지 않는다.
도 9는 비 반도체 패턴화(도 9c)한 샘플과 비교하여 두개의 다른 설계들 (도 9a 및 9b)를 사용하여 패턴화된 디바이스들에 대한 세 개의 트랜스퍼 커브를 도시한다. 가장 정확한 패턴화를 가지는 TFT의 'on'전류는 10배만큼 낮아지고 트랜스컨덕턴스(transconductance)는 이에 상응하여 낮아진다.
이것은 이 특정(높은) 플루언스에 대해, 저하(degradation) 영역이 그 반경이 20 um보다는 크고 60 um보다는 작은 패턴화된 반도체 주변에 존재한다는 것을 보여준다. 상기 저하(degradation) 영역은 상기 식각된 부분 주변에서 발생하는 파편 및 열적 손상 때문인 것으로 여겨진다. TFT와 반도체 트렌치 간의 적절한 간격이 유지된다면, 650 mJ/cm2의 높은 플루언스에서 조차도 디바이스 저하(degradation)는 없을 것이다. 저하(degradation) 영역의 크기는 디바이스 절연 레벨의 양보 없이, 낮은 프루언스들에서 훨씬 작아질 것이다.
여기에 설명된 공정들 및 디바이스들은 용액처리 폴리머들로 제조되는 디바이스들에 한정되지 않는다. 예를 들어, TFT의 일부 전도 전극들 및/또는 디스플레이 디바이스(아래를 보라) 또는 회로에서의 상호연결들은 예컨데, 미리 패턴화된 기판상에 전기도금함으로써 또는 콜로이드 현탁(colloidal suspension)의 프린트에 의해 증착되어질 수 있는 무기 전도체들로부터 형성될 수도 있다.모든 층들이 용액으로부터 증착되어지는 것이 아닌 다비이스들에서는, 상기 디바이스의 적어도 하나의 PEDOT/PSS 부분들은 진공 증착된 전도체와 같은 불용용 전도 물질(insoluble)로 대체될 수 있다.
상기 반도전 층에 사용될 수 있는 가능한 물질들의 예로는, 10-3cm2/Vs를 초과하고 바람직하게는 10-2 cm2/Vs를 초과하는 적절한 전계 효과 이동성을 나타내는 저중합게 물질 또는 임의의 용액 처리가능한 복합 폴리메릭을 포함한다. 적당할 수 있는 물질들은 예를 들어, H. E. Katz, J. Mater. Chem. 7, 369 (1997), 또는 Z. Bao, Advanced Materials 12, 227 (2000)에서 앞서 검토되었다. 다른 가능성들로는 solubilising side chains을 가지는 소형 복합 분자들(J. G. Laquindanum, et al., J. Am. Chem. Soc. 120, 664 (1998)), 용액으로부터 자발 형성(self-assembled) 반도전 유기-무기 하이브리드 물질들(CR. Kagan, et al., Science 286, 946 (1999)) 또는 CdSe 나노입자들과 같은 용액증착된 무기 반도체들(B. A. Ridley 등 Science 286, 746 (1999)) 또는 무기 반도체 나노와이어들을 포함한다.
상기 전극들은 이에 한정되지는 않지만 포토리소그래피, 레이저 시각 또는 직접 쓰기 프린팅을 포함하는 임의의 기술에 의해 패턴화될 수 있다. 적절한 기술들로는 소프트 리소그래픽 프린팅(J .A. Rogers et al., Appl. Phys. Lett. 75, 1010 (1999); S. Brittain et al., Physics World May 1998, p. 31), 스크린 프린팅(Z. Bao, et al., Chem. Mat. 9, 12999 (1997)), 그리고 포토리소그래픽 패턴화(WO 99/10939를 보라), 오프렛 프린팅, 플렉소그래픽 프린팅(flexographic printing) 또는 다른 그래픽아트 프린팅 기술 엠보싱(embossing) 또는 임프린팅(imprinting) 기술들을 포함할 수 있다.
비록 바람직하게는 상기 디바이스 및 회로의 모든 층들 및 구성요소들이 용액 공정 및 프린팅 기술들에 의해 증착 및 패턴화되지만, 적어도 하나의 구성요소들은 포토리소그래피 공정들에 의해 패턴화 되고 또는 진공 증착 기술들에 의해 증착된다.
위에서 설명된 바와 같이 제조된 TFT들과 같은 디바이스들은 적어도 하나의 그러한 디바이스들이 서로 및/또는 다른 디바이스들과 함께 집적될수 있는 보다 복잡한 회로들 또는 디바이스들의 부분일 수 있다. 응용들의 예로는 디스플레이 또는 메모리 디바이스를 위한 능동 매트릭스 회로 및 논리 회로 또는 사용자 정의 게이트 어레이 회로 등이 있다.
상기 설명과 같이 패턴화 공정들은 이에 한정되는 것은 아니지만 상호연결들, 레지스터들, 캐패시터들과 같은 기타 다른 회로 구성요소들을 패턴화하는데 사용될 수도 있다.
본 발명은 앞서 설명한 예로 한정되는 것이 아니다. 본 발명의 양상들은 여 기에 설명된 개념들의 모든 신규하고 진보적인 양상들 및 그것들의 조합을 포함한다.
이로써 출원인은 그러한 특징들 및 그들의 조합들이 여기에 개시된 어떤 문제들을 해결하는지와 상관없이, 그리고 청구범위의 한정 없이, 여기서 설명된 각 개별 특성들 및 그러한 두 개 이상의 특징들의 조합을, 당업자의 관점에서 본 발명에 기초하여 전체적으로 실행될 수 있는 특징들 및 조합들로까지 확대하여 개시하고 있다. 본 출원인은 본발명의 양상들이 임의의 그러한 개별적 특징 또는 특징들의 조합으로 구성될 수 있다. 상기 설명을 보면, 본 발명의 범위내에서 다양한 변경이 이루어질 수 있다는 것은 당업자에게 자명할 것이다.
Claims (29)
- 전자 디바이스 어레이 생산 방법으로서,기판상에 제 1 전자 디바이스의 적어도 하나의 제 1 전도성 소자와 상기 기판상에 제 2 전자 디바이스의 적어도 하나의 제 2 전도성 소자를 형성하는 단계;상기 제1 전자 디바이스의 전도성 소자들 간에 전하 캐리어들의 이동을 위한 제 1 채널 및 상기 제2 전자 디바이스의 전도성 소자들 간에 전하 캐리어들의 이동을 위한 제 2 채널을 제공하도록, 상기 제1 및 제2 전도성 소자들 및 상기 기판상에 채널물질 층을 형성하는 단계; 그리고상기 제1 및 제2 전도성 소자들 간의 적어도 하나의 영역들 내의 상기 채널물질 층의 적어도 하나의 선택 부분들의 전도성을 한 번의 절차로(in a single step) 감소시키도록 방사선조사(irradiative) 기술을 사용하는 단계를 포함하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 1 항에 있어서,상기 방사선조사 기술을 사용하는 단계는 상기 채널물질 층의 상기 적어도 하나의 선택 부분들을 한 번의 절차로 제거하여 상기 적어도 하나의 선택 부분들의 전도성을 감소시키도록 방사선조사 기술을 사용하는 단계를 포함하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 2 항에 있어서,상기 방사선조사 기술을 사용하는 단계는 상기 제1 및 제2 전도성 소자들 위에 있는 상기 채널물질 층의 모든 부분들에 방사선을 조사함이 없이 수행되는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 임의의 선행하는 항에 있어서,상기 채널물질은 반도체 물질인 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 1 항에 있어서,상기 방사선조사 기술을 사용하는 단계는 상기 채널물질 층의 상기 적어도 하나의 선택 부분들 밑에 있는 상기 기판의 각 부분들 및/또는 상기 제 1 및 제 2 전도성 소자들 사이에 있는 상기 채널물질 층의 상기 적어도 하나의 선택 부분들에 국부적으로 열을 발생하도록 상기 방사선조사 기술을 사용하는 단계를 포함하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 임의의 선행하는 항에 있어서,상기 방사선조사 기술을 사용하는 단계는 상기 채널물질의 부분들을 식각(ablating)하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 6 항에 있어서,상기 채널물질의 부분들을 식각하는 단계는 자외선 레이저 방사능을 사용하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 1 항에 있어서,상기 방사선조사 기술을 사용하는 단계에서 상기 적어도 하나의 선택 부분은, 상기 제 1 및 제 2 전도성 소자들 사이의 방향에 대해 실질적으로 수직하게 연장된 적어도 하나의 라인을 포함하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 1 항에 있어서,상기 기판상에 한 쌍의 제 1 전도성 소자 및 한 쌍의 제 2 전도성 소자를 형성하는 단계를 포함하고, 상기 채널물질 층은 상기 한 쌍의 제 1 전도성 소자들 사이에 상기 제 1 채널을, 그리고 상기 한 쌍의 제 2 전도성 소자 사이에 상기 제 2 채널을 제공하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 9 항에 있어서,상기 채널물질 층의 상기 선택 부분들은 상기 제 1 및 제 2 채널들로부터 10㎛ 이상 이격된 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 9 항에 있어서,상기 채널물질 층의 상기 선택 부분들은 상기 제 1 및 제 2 채널들로부터 50㎛ 이상 이격된 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 9 항에 있어서,상기 채널물질 층의 상기 선택 부분들은 상기 제 1 및 제 2 전도성 소자들로부터 10㎛ 이상 이격된 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 9 항에 있어서,상기 채널물질의 상기 선택 부분들은 상기 제 1 및 제 2 전도성 소자들로부터 50㎛ 이상 이격된 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 9 항에 있어서,상기 한 쌍의 제 1 전도성 소자들도 제 1 FET 디바이스의 소스 및 드레인 전극들을 형성하고, 그리고 상기 한 쌍의 제 2 전도성 소자는 제 2 FET 디바이스의 소스 및 드레인 전극을 형성하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 1 항에 있어서,상기 방사선조사 기술을 사용하는 단계에서 상기 적어도 하나의 선택 부분 은, 게이트 라인 아래에서 연속적으로 연장되는 일련의 적어도 두 개의 라인을 포함하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 14 항에 있어서,상기 기판, 상기 제 1 및 제 2 전도성 소자들 및 상기 채널물질 층 위에 유전 층을 형성하는 단계;그리고각각의 상기 제 1 및 제 2 채널 위에 연장되는 게이트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 16 항에 있어서,상기 제 1 및 제 2 전자 디바이스는 정상 차단상태(normally-off) FET 디바이스이고, 그리고 상기 방사선조사 기술을 사용하는 단계에서 상기 적어도 하나의 선택부분은 상기 게이트 라인 밑에 있는 부분들을 포함하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 16 항에 있어서,상기 게이트 라인은 폭을 가지고, 그리고 상기 방사선조사 기술을 사용하는 단계에서 상기 적어도 하나의 선택 부분은 적어도 상기 게이트 라인의 폭으로 연장되는 적어도 하나의 라인을 포함하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 16 항에 있어서,상기 제 1 및 제 2 전자 디바이스는 정상적인 온(normally-on) FET 디바이스이고, 상기 방사선조사 기술을 사용하는 단계에서 적어도 하나의 선택 부분은 상기 게이트 라인 밑에 있는 부분 및 상기 게이트 라인 밑에 있지 않은 부분을 포함하는것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 19 항에 있어서,상기 적어도 하나의 제 1 전도성 소자는 다수의 측면(sides)을 가지는 픽셀 전극을 포함하고, 그리고 상기 방사선조사 기술을 사용하는 단계에서 적어도 하나의 선택 부분은 상기 픽셀 전극의 각 측면을 따라 연장되는 적어도 하나의 라인을 포함하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 임의의 선행하는 항에 있어서,상기 방사선조사 기술을 사용하는 단계는 적어도 하나의 레이저 빔을 채널 물질 층의 상기 적어도 하나의 선택 부분 또는 상기 적어도 하나의 선택부분 밑에 있는 기판의 각 부분에 위치한 적어도 하나의 지점에 조사하는 단계를 포함하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 임의의 선행하는 항에 있어서,상기 채널물질이 방사되는 기판 영역은 상기 제 1 및/또는 제 2 전자 디바이스 주변에 폐경로를 형성하지 않는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 제 5 항의 종속항으로서 임의의 선행하는 항에 있어서,상기 채널물질을 식각하는 단계는 기판 물질의 부분도 역시 식각하는 것을 특징으로 하는 전자 디바이스 어레이 생산 방법.
- 기판상에 적어도 하나의 제 1 및 제 2 전자 디바이스를 포함하며, 상기 제 1 및 제 2 전자 디바이스 각각은 패턴화된 채널물질 층을 포함하고, 상기 패턴화된 채널물질 층은 역시 상기 제 1 및 제 2 전자 디바이스 간에 적어도 하나의 전도 경로(conduction paths)를 정의하지만, 상기 채널물질 층의 패턴은 상기 제 1 및 제 2 전자 디바이스 간의 최단 전도 경로가 상기 제 1 및 제 2 전자 디바이스들 간의 최단 물리적 거리보다 적어도 50 %는 더 길도록 구성되는 것을 특징으로 하는 전자 디바이스 어레이.
- 기판상에 적어도 하나의 제 1 및 제 2 전자 디바이스를 포함하며, 상기 기판상의 제 1 및 제 2 전자 디바이스 각각은 패턴화된 채널물질 층; 그리고 상기 패턴화된 채널 물질 층의 적어도 부분 위에 있고 또한 상기 제 2 전자 디바이스의 부분으로 향하는 게이트 전극을 포함하는 상기 제 1 전자 디바이스를 포함하고, 상기 패턴화된 채널물질 층은 상기 제 1 및 제 2 전자 디바이스 간에 적어도 하나의 전도 경로를 정의하며, 상기 적어도 하나의 전도 경로의 각각의 적어도 부분은 상기 게이트 전극이 나타나지 않는 상기 패턴화된 채널물질 층의 영역을 지나가는 것을 특징으로 하는 전자 디바이스 어레이.
- 제 24항 또는 제25항에 있어서,상기 채널물질의 패턴은 상기 채널물질의 레이저 식각에 의해 형성되는 것을 특징으로 하는 전자 디바이스 어레이.
- 제 26 항에 있어서,상기 레이저 식각 단계는 상기 기판상에 미리 정해진 상기 제1 및 제2 전자 디바이스들의 전도성 소자들 위에 있는 채널 물질 층의 임의의 부분들도 식각함이 없이 수행되는 것을 특징으로 하는 전자 디바이스 어레이.
- 제 1 항 내지 23 항 중 어느 한 항에 의한 방법에 의해 생산되는 것을 특징으로 하는 전자 디바이스 어레이
- 제 28항에 있어서,전자 디바이스들의 어레이를 포함하는 것을 특징으로 하는 디스플레이 또는 메모리 디바이스.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB0427563.2A GB0427563D0 (en) | 2004-12-16 | 2004-12-16 | A method of semiconductor patterning |
| GB0427563.2 | 2004-12-16 | ||
| PCT/GB2005/004903 WO2006064275A1 (en) | 2004-12-16 | 2005-12-16 | Electronic device array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070093078A true KR20070093078A (ko) | 2007-09-17 |
| KR101313885B1 KR101313885B1 (ko) | 2013-10-01 |
Family
ID=34090151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020077015096A KR101313885B1 (ko) | 2004-12-16 | 2005-12-16 | 전자 디바이스 어레이 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7947612B2 (ko) |
| EP (1) | EP1834358B1 (ko) |
| JP (1) | JP5438273B2 (ko) |
| KR (1) | KR101313885B1 (ko) |
| CN (2) | CN101111937B (ko) |
| AT (1) | ATE541315T1 (ko) |
| GB (1) | GB0427563D0 (ko) |
| WO (1) | WO2006064275A1 (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5250981B2 (ja) * | 2007-02-21 | 2013-07-31 | セイコーエプソン株式会社 | 有機デバイスの製造方法並びに電子機器 |
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| JP5656049B2 (ja) | 2010-05-26 | 2015-01-21 | ソニー株式会社 | 薄膜トランジスタの製造方法 |
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| JP6033071B2 (ja) | 2011-12-23 | 2016-11-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9672316B2 (en) | 2013-07-17 | 2017-06-06 | Arm Limited | Integrated circuit manufacture using direct write lithography |
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-
2004
- 2004-12-16 GB GBGB0427563.2A patent/GB0427563D0/en not_active Ceased
-
2005
- 2005-12-16 CN CN2005800474276A patent/CN101111937B/zh not_active Expired - Fee Related
- 2005-12-16 EP EP05804980A patent/EP1834358B1/en not_active Not-in-force
- 2005-12-16 CN CN201110141828.5A patent/CN102299259B/zh not_active Expired - Fee Related
- 2005-12-16 KR KR1020077015096A patent/KR101313885B1/ko active IP Right Grant
- 2005-12-16 AT AT05804980T patent/ATE541315T1/de active
- 2005-12-16 JP JP2007546193A patent/JP5438273B2/ja not_active Expired - Fee Related
- 2005-12-16 WO PCT/GB2005/004903 patent/WO2006064275A1/en active Application Filing
- 2005-12-16 US US11/793,294 patent/US7947612B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008524839A (ja) | 2008-07-10 |
| US7947612B2 (en) | 2011-05-24 |
| US20080188092A1 (en) | 2008-08-07 |
| ATE541315T1 (de) | 2012-01-15 |
| GB0427563D0 (en) | 2005-01-19 |
| WO2006064275A1 (en) | 2006-06-22 |
| EP1834358A1 (en) | 2007-09-19 |
| KR101313885B1 (ko) | 2013-10-01 |
| CN102299259B (zh) | 2015-11-25 |
| CN102299259A (zh) | 2011-12-28 |
| JP5438273B2 (ja) | 2014-03-12 |
| CN101111937A (zh) | 2008-01-23 |
| EP1834358B1 (en) | 2012-01-11 |
| CN101111937B (zh) | 2011-07-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20160831 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20180903 Year of fee payment: 6 |