CN105023951B - 半导体薄膜晶体管及其制造方法以及显示装置及其背板 - Google Patents
半导体薄膜晶体管及其制造方法以及显示装置及其背板 Download PDFInfo
- Publication number
- CN105023951B CN105023951B CN201510404230.9A CN201510404230A CN105023951B CN 105023951 B CN105023951 B CN 105023951B CN 201510404230 A CN201510404230 A CN 201510404230A CN 105023951 B CN105023951 B CN 105023951B
- Authority
- CN
- China
- Prior art keywords
- electrode
- semiconductor
- conducting wire
- source electrode
- drain electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 165
- 239000010409 thin film Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000004020 conductor Substances 0.000 claims abstract description 27
- 229920002120 photoresistant polymer Polymers 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 10
- 239000007921 spray Substances 0.000 claims description 4
- 230000005611 electricity Effects 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000000465 moulding Methods 0.000 claims 1
- -1 oxonium ion Chemical class 0.000 abstract description 6
- 230000004888 barrier function Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 44
- 239000007769 metal material Substances 0.000 description 9
- 230000008569 process Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 239000002305 electric material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 238000007743 anodising Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 229920001940 conductive polymer Polymers 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
- H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明涉及一种半导体薄膜晶体管及其制造方法以及具有该半导体薄膜晶体管的显示装置及其背板。该半导体薄膜晶体管包括第一基底、第一栅极、第一源极、第一漏极、第一栅极绝缘层、第一导线、第一电极和第一半导体，第一栅极绝缘层覆盖第一栅极并与第一基底连接，第一源极和第一漏极设置于第一栅极绝缘层上，第一半导体覆盖第一源极和第一漏极，并与第一导线和第一电极间隔设置，第一导线和第一电极通过第一导电材料与第一半导体连接。由于源极和漏极被半导体所覆盖，所以当对半导体进行图案化蚀刻时，由于半导体的阻隔，源极和漏极不会被蚀刻的氧离子所氧化，导线和电极也不容易被氧化，因此该半导体薄膜晶体管具有较好的元件特性。
Description
技术领域
本发明涉及半导体领域，具体涉及一种半导体薄膜晶体管及其制造方法以及具有该半导体薄膜晶体管的显示装置及其背板。
背景技术
现有的半导体薄膜晶体管结构中，其源极和漏极等电极若使用抗氧化性较差的金属(例如银合金)，则当采用蚀刻方法对半导体层进行图案化时，蚀刻的氧离子往往会和电极的金属进行反应，造成电极氧化，不但使得半导体层和金属层之间的附着特性变差，而且由于氧化造成电极与半导体层之间的接触电阻变高，使得元件特性变差。
发明内容
有鉴于此，本发明旨在提供一种可防止电极氧化的半导体薄膜晶体管及其制造方法以及具有该半导体薄膜晶体管的显示装置及其背板。
为了实现本发明的目的，本发明实施例一方面提供一种半导体薄膜晶体管,其包括第一基底、第一栅极、第一源极、第一漏极和第一栅极绝缘层，所述第一栅极设置于所述第一基底上，所述第一栅极绝缘层覆盖所述第一栅极并与所述第一基底连接，所述第一源极和第一漏极设置于所述第一栅极绝缘层上，所述半导体薄膜晶体管还包括第一导线、第一电极和第一半导体，所述第一导线和第一电极均设置于所述第一栅极绝缘层上方，所述第一半导体覆盖所述第一源极和第一漏极，且所述第一半导体与所述第一导线和第一电极间隔设置，所述第一导线和第一电极通过第一导电材料与所述第一半导体连接。
优选地，所述第一源极和第一漏极间隔地设置于所述第一栅极绝缘层上方，所述第一导线位于所述第一源极远离所述第一漏极的一侧，所述第一电极位于所述第一漏极远离所述第一源极的一侧。
优选地，所述第一源极和第一漏极间隔地设置于所述第一栅极绝缘层上方，且在横向方向上分别位于所述第一栅极的两侧，所述第一半导体与所述第一栅极绝缘层接触，所述第一源极和第一漏极之间也成长有所述第一半导体。
优选地，所述第一半导体由有机半导体材料制成。
本发明实施例另一方面提供一种半导体薄膜晶体管,其包括第二基底、第二栅极、第二源极、第二漏极和第二栅极绝缘层，所述第二源极和第二漏极设置于所述第二基底上方，所述半导体薄膜晶体管还包括第二导线、第二电极和第二半导体，所述第二导线和第二电极均设置于所述第二基底上方，所述第二半导体覆盖所述第二源极和第二漏极，且所述第一半导体并与所述第二导线和第二电极间隔设置，所述第二导线和第二电极通过第二导电材料与所述第二半导体连接，所述第二栅极绝缘层覆盖所述第二导线、第二半导体和第二电极，所述第二栅极设置于所述第二栅极绝缘层上方。
优选地，所述第二源极和第二漏极间隔地设置于所述第二基底上方，所述第二导线位于所述第二源极远离所述第二漏极的一侧，所述第二电极位于所述第二漏极远离所述第二源极的一侧。
优选地，所述第二源极和第二漏极间隔地设置于所述第二基底上方，且在横向方向上分别位于所述第二栅极的两侧，所述第二半导体与所述第二基底接触，所述第二源极和第二漏极之间也成长有所述第二半导体。
优选地，所述第二半导体由有机半导体材料制成。
在上述实施例中，由于源极和漏极被半导体所覆盖，所以当对半导体进行图案化蚀刻时，由于半导体的阻隔，源极和漏极不会被蚀刻的氧离子所氧化，因此该半导体薄膜晶体管具有较好的元件特性。而且，此种结构的半导体薄膜晶体管在制造时，导线和电极也会受到光阻的保护，不容易被氧化。
本发明实施例还提供一种半导体薄膜晶体管的制造方法，其包括如下步骤：
形成间隔设置的源极、漏极、导线和电极，所述源极、漏极与所述导线和电极不连接，所述源极、漏极、导线和电极上均覆盖有光阻；
去除所述源极和漏极上的光阻；
在所述源极和漏极上设置半导体，所述半导体覆盖所述源极和漏极，所述半导体上覆盖有光阻；
将所述半导体图案化；
去除所述半导体及导线和电极上的光阻；
将所述半导体与所述导线和电极通过导电材料连接。
优选地，在形成间隔设置的源极、漏极、导线和电极的步骤之前，还包括如下步骤：
在基底上形成栅极；
在基底上形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极，所述源极、漏极、导线和电极形成于所述栅极绝缘层的上方。
优选地，所述源极、漏极、导线和电极均设置于基底上，在将所述半导体与所述导线和电极通过导电材料连接后，还包括如下步骤：
在所述导线、半导体和电极上覆盖栅极绝缘层；
在所述栅极绝缘层上形成栅极。
优选地，所述光阻为正型光阻，在去除所述源极和漏极上的光阻的步骤中，先将所述源极和漏极上的光阻曝光，所述导线和电极上的光阻则不曝光，然后通过显影去除所述源极和漏极上的光阻。
优选地，在去除所述源极和漏极上的光阻后，所述源极和漏极与所述导线和电极不导通。
优选地，所述半导体由有机半导体材料制成。
优选地，在将所述半导体与所述导线和电极通过导电材料连接的步骤中，所述导电材料通过网印、喷印或热转移的方法成型。
在上述实施例中，由于源极和漏极被半导体所覆盖，所以当对半导体进行图案化蚀刻时，由于半导体的阻隔，源极和漏极不会被蚀刻的氧离子所氧化，此外导线和电极也受到了光阻的保护，不容易被氧化，因此该制造方法所得到的半导体薄膜晶体管具有较好的元件特性。
本发明实施例还提供一种显示装置的背板,其包括多个如上述任一实施例所述的半导体薄膜晶体管或多个由上述任一实施例所述的半导体薄膜晶体管的制造方法所制成的半导体薄膜晶体管。
本发明实施例进一步提供一种显示装置,其包括多个如上述任一实施例所述的半导体薄膜晶体管或上述实施例提供的显示装置的背板。上述半导体薄膜晶体管可作为该显示装置的背板的一部分。上述半导体薄膜晶体管所带来的有益效果显然也可在该显示装置及其背板中体现，此处不再赘述。
附图说明
图1是本发明第一实施例的半导体薄膜晶体管的结构示意图。
图2是本发明第二实施例的半导体薄膜晶体管的结构示意图。
图3是本发明第一实施例的半导体薄膜晶体管的制造方法示意图。
图4是本发明第二实施例的半导体薄膜晶体管的制造方法示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
请参考图1，本发明第一实施例提供一种半导体薄膜晶体管，其包括第一基底11、第一栅极12、第一源极14、第一漏极15和第一栅极绝缘层13。
第一栅极12设置于第一基底11上，第一栅极绝缘层13覆盖第一栅极12并与第一基底11连接。第一基底11可由玻璃、塑料(如PET、PEN、PI…等)、金属薄片或是复合材料制成，第一基底11上也可以设置平坦层或保护层等，第一栅极12由可导电金属材料制成，第一栅极绝缘层13则可由可图案化的介电材料制成。第一源极14和第一漏极15设置于第一栅极绝缘层13上，与第一栅极12构成半导体薄膜晶体管的三个极。第一源极14和第一漏极15也可由可导电的金属材料制成，具体来说可通过黄光制程形成于第一栅极绝缘层13上。
该半导体薄膜晶体管还包括第一导线16、第一电极17和第一半导体18。第一导线16和第一电极17均设置于第一栅极绝缘层13上方，与第一源极14和第一漏极15并列设置，且间隔一定距离。第一导线16和第一电极17用于与其他器件进行连接。第一半导体18覆盖第一源极14和第一漏极15，并与第一导线16和第一电极17间隔设置，也即第一半导体18与第一导线16和第一电极17之间没有直接连接。该第一半导体18可通过在其上涂布光阻并曝光显影进行图案化，由此形成所需的电子器件。第一导线16和第一电极17通过第一导电材料19与第一半导体18连接。具体来说，第一导电材料19可以为导电的金属材料，或是其他导电材料，例如导电高分子材料或是金属氧化物材料，该第一导电材料19跨过第一半导体18与第一导线16和第一电极17之间的间隔距离。第一半导体18可以由有机半导体材料、氧化物等材料制成，在一优选实施例中，第一半导体18由有机半导体材料制成。
在一优选实施例中，在一横截第一基底11、第一栅极12、第一源极14、第一漏极15、第一栅极绝缘层13、第一导线16、第一电极17和第一半导体18的横截面(例如如图1所示的横截面)上，第一导电材料19覆盖第一导线16和第一电极17。
在一优选实施例中，第一源极14和第一漏极15间隔地设置于第一栅极绝缘层上方13，第一导线16位于第一源极14远离第一漏极15的一侧，第一电极17位于第一漏极15远离第一源极14的一侧。如此布置有利于规模化制造半导体薄膜晶体管。
在一优选实施例中，第一源极14和第一漏极15间隔地设置于第一栅极绝缘层13的上方，且在横向方向上分别位于第一栅极12的两侧。此处所指横向方向，即为图1所示的水平方向。第一半导体18与第一栅极绝缘层13接触，第一源极14和第一漏极15之间也成长有第一半导体18。具体来说，第一半导体18完全覆盖第一源极14和第一漏极15，并与第一栅极绝缘层13接触。
请参考图2，本发明第二实施例提供一种半导体薄膜晶体管,其包括第二基底21、第二栅极29、第二源极22、第二漏极23、第二栅极绝缘层28、第二导线24、第二电极25和第二半导体26。
第二源极22、第二漏极23、第二导线24和第二电极25并列地设置于第二基底21的上方，第二基底21可由玻璃、塑料(如PET、PEN、PI…等)、金属薄片或是复合材料制成，第二基底21上也可以设置平坦层或保护层等，第二源极22、第二漏极23、第二导线24和第二电极25均可由可导电的金属材料制成，可通过黄光制程形成于第二基底21上。第二导线24和第二电极25用于与其他器件进行连接。第二半导体26覆盖第二源极22和第二漏极23，并与第二导线24和第二电极25间隔设置，也即第二半导体26与第二导线24和第二电极25之间无直接连接。第二半导体26可通过在其上涂布光阻并曝光显影进行图案化，由此形成所需的电子器件。第二导线24和第二电极25通过第二导电材料27与第二半导体26连接。具体来说，第二导电材料27可以为导电的金属材料，或是其他导电材料，例如导电高分子材料或是金属氧化物材料，该第二导电材料27跨过第二半导体26与二导线24和第二电极25之间的间隔距离。第二栅极绝缘层28覆盖第二导线24、第二半导体26和第二电极25，第二栅极29设置于第二栅极绝缘层28的上方。第二栅极29由可导电金属材料制成，第二栅极绝缘层28则可由可图案化的介电材料制成。第二半导体26可以由有机半导体材料、氧化物等材料制成，在一优选实施例中，第二半导体26由有机半导体材料制成。
在一优选实施例中，在一横截第二基底21、第二栅极29、第二源极22、第二漏极23、第二栅极绝缘层28、第二导线24、第二电极25和第二半导体26的横截面(例如如图2所示的横截面)上，第二导电材料27覆盖第二导线24和第二电极25。
在一优选实施例中，第二源极22和第二漏极23间隔地设置于第二基底21上方，第二导线24位于第二源极22远离第二漏极23的一侧，第二电极25位于第二漏极23远离第二源极22的一侧。如此布置有利于规模化制造半导体薄膜晶体管。
在一优选实施例中，第二源极22和第二漏极23间隔地设置于第二基底21上方，且在横向方向(即图2中的水平方向)上分别位于第二栅极29的两侧，第二半导体26与第二基底21接触，第二源极22和第二漏极23之间也成长有第二半导体26。具体来说，第二半导体26完全覆盖第二源极22和第二漏极23，并与第二基底21接触。
在上述实施例中，由于源极和漏极被半导体所覆盖，所以当对半导体进行图案化蚀刻时，由于半导体的阻隔，源极和漏极不会被蚀刻的氧离子所氧化，因此该半导体薄膜晶体管具有较好的元件特性。而且，此种结构的半导体薄膜晶体管在制造时，导线和电极也会受到光阻的保护，不容易被氧化。
请参考图3，本发明实施例还提供一种如本发明第一实施例的半导体薄膜晶体管的制造方法，其包括如下步骤：
形成间隔设置的第一源极14、第一漏极15、第一导线16和第一电极17，第一源极14、第一漏极15与第一导线16和第一电极17不连接，第一源极14、第一漏极15、第一导线16和第一电极17上均覆盖有光阻10；具体来说，第一源极14、第一漏极15、第一导线16和第一电极17均可通过黄光制程形成；
去除第一源极14和第一漏极15上的光阻10，使第一源极14和第一漏极15暴露，而第一导线16和第一电极17上的光阻则继续保留；具体来说，可以通过局部曝光或激光曝光等方式去除第一源极14和第一漏极15上的光阻10；
在第一源极14和第一漏极15上设置第一半导体18，第一半导体18为半导体材料制成，第一半导体18覆盖第一源极14和第一漏极15，第一半导体18上覆盖有光阻10；具体来说，第一半导体18是通过在第一源极14和第一漏极15上涂布有机半导体材料形成的；
将第一半导体18图案化，以形成所需的电子器件；具体来说，将第一半导体18上的光阻曝光显影，然后将第一半导体18进行蚀刻以进行图案化；
去除第一半导体18上剩余的光阻10以及第一导线16和第一电极17上的光阻10；
将第一半导体18与第一导线16和第一电极17通过第一导电材料19连接。
在图3所示的实施例中，该半导体薄膜晶体管具有底栅结构，在形成间隔设置的第一源极14、第一漏极15、第一导线16和第一电极17的步骤之前，还包括如下步骤：
在第一基底11上形成第一栅极12；具体来说，第一栅极12可通过黄光制程形成；
在第一基底11上形成第一栅极绝缘层13，第一栅极绝缘层13覆盖第一栅极12，第一源极14、第一漏极15、第一导线16和第一电极17形成于第一栅极绝缘层13的上方；具体来说，第一栅极绝缘层13可通过在第一基底11上涂布介电材料形成。
请参考图4，本发明另一实施例还提供一种如本发明第二实施例的半导体薄膜晶体管的制造方法，其与图3所示的制造方法类似，包括如下步骤：
形成间隔设置的第二源极22、第二漏极23、第二导线24和第二电极25，第二源极22、第二漏极23与第二导线24和第二电极25不连接，第二源极14、第二源极22、第二漏极23、第二导线24和第二电极25上均覆盖有光阻20；具体来说，第二源极22、第二漏极23、第二导线24和第二电极25均可通过黄光制程形成；
去除第二源极22和第二漏极23上的光阻20，使第二源极22和第二漏极23暴露，而第二导线24和第二电极25上的光阻则继续保留；具体来说，可以通过局部曝光或激光曝光等方式去除第二源极22和第二漏极23上的光阻20；
在第二源极22和第二漏极23上设置第二半导体26，第二半导体26为半导体材料制成，第二半导体26覆盖第二源极22和第二漏极23，第二半导体26上覆盖有光阻20；具体来说，第二半导体26是通过在第二源极22和第二漏极23上涂布有机半导体材料形成的；
将第二半导体26图案化，以形成所需的电子器件；具体来说，将第二半导体26上的光阻曝光显影，然后将第二半导体26进行蚀刻以进行图案化；
去除第二半导体26上剩余的光阻20以及第二导线24和第二电极25上的光阻20；
将第二半导体26与第二导线24和第二电极25通过第二导电材料27连接。
在图4所示的实施例中，该半导体薄膜晶体管具有顶栅结构，第二源极22、第二漏极23、第二导线24和第二电极25均设置于第二基底21上，在将第二半导体26与第二导线24和第二电极25通过第二导电材料27连接后，还包括如下步骤：
在第二导线24、第二半导体26和第二电极25上覆盖第二栅极绝缘层28；具体来说，由于第二导电材料27至少部分覆盖第二导线24和第二电极25，因此可通过在第二导电材料27、第二半导体26上涂布介电材料形成第二栅极绝缘层28
在第二栅极绝缘层28上形成第二栅极29，第二栅极29具体可由导电金属材料通过黄光制程形成。
在一优选实施例中，光阻10为正型光阻，在去除第一源极14和第一漏极15上的光阻10的步骤中，可采用局部曝光的方法，先将第一源极14和第一漏极15上的光阻10曝光，第一导线16和第一电极17上的光阻10则不曝光，然后通过显影去除第一源极14和第一漏极15上的光阻10。类似地，在图4所示的制造方法的优选实施例中，光阻20也可以为正型光阻，在去除第二源极22和第二漏极23上的光阻20的步骤中，可采用局部曝光的方法，先将第二源极22和第二漏极23上的光阻20曝光，第二导线24和第二电极25上的光阻20则不曝光，然后通过显影去除第二源极22和第二漏极23上的光阻20。
在一优选实施例中，在去除第一源极14和第一漏极15上的光阻后，第一源极14和第一漏极15与第一导线16和第一电极17不导通，也即在此阶段，第一源极14、第一漏极15、第一导线16和第一电极17均彼此独立。类似地，在另一优选实施例中，在去除第二源极22和第二漏极23上的光阻后，第二源极22和第二漏极23与第二导线24和第二电极25不导通。
在一优选实施例中，在将第一半导体18与第一导线16和第一电极17通过第一导电材料19连接的步骤中，第一导电材料19可以通过网印、喷印或热转移的方法成型。类似地，在将第二半导体26与第二导线24和第二电极25通过第二导电材料27连接的步骤中，第二导电材料27可以通过网印、喷印或热转移的方法成型。
在上述实施例中，由于源极和漏极被半导体所覆盖，所以当对半导体进行图案化蚀刻时，由于半导体的阻隔，源极和漏极不会被蚀刻的氧离子所氧化，此外导线和电极也受到了光阻的保护，不容易被氧化，因此该制造方法所得到的半导体薄膜晶体管具有较好的元件特性。
本发明实施例还提供一种显示装置的背板,其包括多个如上述任一实施例所述的半导体薄膜晶体管或多个由上述任一实施例所述的制造方法所制成的半导体薄膜晶体管。本发明实施例还进一步提供一种显示装置,其包括上述任一实施例所述的半导体薄膜晶体管或上述的背板。上述半导体薄膜晶体管所带来的有益效果显然也可在该显示装置及其背板中体现，此处不再赘述。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种半导体薄膜晶体管的制造方法，其特征在于，包括如下步骤：
形成间隔设置的源极、漏极、导线和电极，所述源极、漏极与所述导线和电极不连接，所述源极、漏极、导线和电极上均覆盖有光阻；
去除所述源极和漏极上的光阻；
在所述源极和漏极上设置半导体，所述半导体覆盖所述源极和漏极，所述半导体上覆盖有光阻；
将所述半导体图案化；
去除所述半导体及导线和电极上的光阻；
将所述半导体与所述导线和电极通过导电材料连接。
2.根据权利要求1所述的半导体薄膜晶体管的制造方法，其特征在于，在形成间隔设置的源极、漏极、导线和电极的步骤之前，还包括如下步骤：
在基底上形成栅极；
在基底上形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极，所述源极、漏极、导线和电极形成于所述栅极绝缘层的上方。
3.根据权利要求1所述的半导体薄膜晶体管的制造方法，其特征在于，所述源极、漏极、导线和电极均设置于基底上，在将所述半导体与所述导线和电极通过导电材料连接后，还包括如下步骤：
在所述导线、半导体和电极上覆盖栅极绝缘层；
在所述栅极绝缘层上形成栅极。
4.根据权利要求1所述的半导体薄膜晶体管的制造方法，其特征在于，所述光阻为正型光阻，在去除所述源极和漏极上的光阻的步骤中，先将所述源极和漏极上的光阻曝光，所述导线和电极上的光阻则不曝光，然后通过显影去除所述源极和漏极上的光阻。
5.根据权利要求1所述的半导体薄膜晶体管的制造方法，其特征在于，在去除所述源极和漏极上的光阻后，所述源极和漏极与所述导线和电极不导通。
6.根据权利要求1所述的半导体薄膜晶体管的制造方法，其特征在于，所述半导体由有机半导体材料制成。
7.根据权利要求1至6任一项所述的半导体薄膜晶体管的制造方法，其特征在于，在将所述半导体与所述导线和电极通过导电材料连接的步骤中，所述导电材料通过网印、喷印或热转移的方法成型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510404230.9A CN105023951B (zh) | 2015-07-10 | 2015-07-10 | 半导体薄膜晶体管及其制造方法以及显示装置及其背板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510404230.9A CN105023951B (zh) | 2015-07-10 | 2015-07-10 | 半导体薄膜晶体管及其制造方法以及显示装置及其背板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105023951A CN105023951A (zh) | 2015-11-04 |
| CN105023951B true CN105023951B (zh) | 2019-08-13 |
Family
ID=54413777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510404230.9A Active CN105023951B (zh) | 2015-07-10 | 2015-07-10 | 半导体薄膜晶体管及其制造方法以及显示装置及其背板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105023951B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1713407A (zh) * | 2004-06-16 | 2005-12-28 | 株式会社东芝 | 有机半导体元件及其制造方法 |
| CN100573956C (zh) * | 2005-03-19 | 2009-12-23 | 三星移动显示器株式会社 | 有机薄膜晶体管及其制造方法和包括其的平板显示器 |
| CN204927296U (zh) * | 2015-07-10 | 2015-12-30 | 广州奥翼电子科技有限公司 | 半导体薄膜晶体管以及显示装置及其背板 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8987808B2 (en) * | 2006-03-29 | 2015-03-24 | Cambridge Enterprise Limited | Thin film transistor with accurately aligned electrode patterns and electronic device(s) that include same |
| JP2008235780A (ja) * | 2007-03-23 | 2008-10-02 | Toshiba Corp | 薄膜トランジスタおよびその製造方法 |
| JP5549073B2 (ja) * | 2008-12-12 | 2014-07-16 | ソニー株式会社 | 有機半導体装置およびその製造方法 |
| KR102178766B1 (ko) * | 2013-03-29 | 2020-11-13 | 엘지디스플레이 주식회사 | 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치 |
-
2015
- 2015-07-10 CN CN201510404230.9A patent/CN105023951B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1713407A (zh) * | 2004-06-16 | 2005-12-28 | 株式会社东芝 | 有机半导体元件及其制造方法 |
| CN100573956C (zh) * | 2005-03-19 | 2009-12-23 | 三星移动显示器株式会社 | 有机薄膜晶体管及其制造方法和包括其的平板显示器 |
| CN204927296U (zh) * | 2015-07-10 | 2015-12-30 | 广州奥翼电子科技有限公司 | 半导体薄膜晶体管以及显示装置及其背板 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105023951A (zh) | 2015-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101679252B1 (ko) | 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치 | |
| WO2014127579A1 (zh) | 薄膜晶体管阵列基板、制造方法及显示装置 | |
| JP2008015510A5 (zh) | ||
| CN107808886B (zh) | 过孔连接结构及制造方法、阵列基板及制造方法、显示装置 | |
| CN108873508A (zh) | 阵列基板的制造方法 | |
| CN105990449A (zh) | 薄膜晶体管以及其制作方法 | |
| JP2015025955A5 (zh) | ||
| JP2005333107A5 (zh) | ||
| KR20130098709A (ko) | 박막트랜지스터 기판 및 이의 제조 방법 | |
| CN101488479B (zh) | 薄膜晶体管阵列基板及其制造方法 | |
| WO2013181915A1 (zh) | Tft阵列基板及其制造方法和显示装置 | |
| CN106129063A (zh) | 薄膜晶体管阵列基板及其制造方法 | |
| CN100499134C (zh) | 有机电致发光显示器及其薄膜晶体管阵列基板的制造方法 | |
| CN109002211B (zh) | 一种触摸屏及其制备方法、显示面板、显示装置 | |
| CN108509082B (zh) | 阵列基板、其制备方法和显示装置 | |
| JP4299227B2 (ja) | 薄膜トランジスタアレイパネルの製造方法 | |
| CN105023951B (zh) | 半导体薄膜晶体管及其制造方法以及显示装置及其背板 | |
| JP2005123360A5 (zh) | ||
| CN106876415A (zh) | 一种薄膜晶体管阵列基板及其制造方法 | |
| CN105552086A (zh) | 光感测装置及其制造方法 | |
| CN204927296U (zh) | 半导体薄膜晶体管以及显示装置及其背板 | |
| JP2016096171A5 (zh) | ||
| KR20080021863A (ko) | 표시 기판 및 이의 제조 방법 | |
| CN101969042B (zh) | 基于喷墨印刷与激光干涉曝光的电路互联方法 | |
| CN105097824A (zh) | 薄膜晶体管基板及其制作方法及显示器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: 511458 Building B, No. 3 Weili Road, Western Industrial Zone, Nansha District, Guangzhou City, Guangdong Province Applicant after: GUANGZHOU OED TECHNOLOGIES CO., LTD. Address before: 511458 Building B, No. 3 Weili Road, Western Industrial Zone, Nansha District, Guangzhou City, Guangdong Province Applicant before: Guangzhou OED Technologies Co., Ltd. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |