KR20080021863A - 표시 기판 및 이의 제조 방법 - Google Patents
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Abstract
제품 및 제조 공정의 신뢰성을 향상시킬 수 있는 표시 기판 및 이의 제조방법이 개시된다. 표시 기판은 베이스 기판 상에 제1 투명 금속층 및 게이트 금속층이 순차적으로 적층된 구조의 게이트 배선과, 게이트 배선과 교차하여 화소 영역을 형성하고, 소스 금속층 및 제2 투명 금속층이 순차적으로 적층된 구조의 소스 배선과, 화소 영역에 베이스 기판과 접촉하는 제1 투명 금속층으로 형성된 화소 전극을 포함한다. 이에 따라, 소스 배선의 소스 금속층을 제2 투명 금속층이 보호함으로써 소스 금속층이 부식되는 것을 방지할 수 있다. 게이트 신호 및 데이터 신호를 인가하는 패드부가 제1 투명 금속층, 게이트 금속층, 소스 금속층 및 제2 투명 금속층이 적층된 구조로 형성함으로써 제1 투명 금속층을 노출시키지 않고도 패드부 및 외부 단자간의 전기적 연결이 가능하여 제1 투명 금속층의 부식을 방지할 수 있다.
화소 전극, a-ITO, IZO, 게이트 패드, 소스 패드
Description
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1 의 I-I’라인을 따라 절단한 단면도이다.
도 3a 내지 도 3d는 도 1에 도시된 표시 기판을 제조하는 방법을 설명하기 위한 공정도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 베이스 기판 TFT : 스위칭 소자
GPA : 게이트 패드부 DPA : 소스 패드부
CNT : 콘택부 PE : 화소 전극
GP : 게이트 단부 패턴 DP : 소스 단부 패턴
120 : 제1 블록 패턴 122 : 제1 투명 금속층
124 : 게이트 금속층 150 : 제2 블록 패턴
152 : 소스 금속층 154 : 제2 투명 금속층
170 : 패시베이션층
본 발명은 표시 기판 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 제품 및 제조 공정의 신뢰성을 향상시킨 표시 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 표시 기판은 복수의 게이트 배선들과, 게이트 배선들과 교차하는 소스 배선들과, 각 게이트 배선 및 소스 배선과 연결된 스위칭 소자들과, 스위칭 소자들과 전기적으로 연결된 화소 전극을 포함한다.
표시 기판은 우선, 게이트 배선과, 스위칭 소자의 게이트 전극 상에 게이트 절연층을 형성하고, 게이트 전극의 게이트 절연층 상에 소스 배선, 스위칭 소자의 소스 전극 및 드레인 전극을 형성한다. 이어서, 소스 배선, 스위칭 소자의 소스 전극 및 드레인 전극 상에 패시베이션층을 형성하고, 드레인 전극의 일단부 상의 패시베이션층에 콘택홀을 형성하며, 패시베이션층 상에 형성된 투명 전극층을 패터닝하여 화소 전극을 형성한다. 이에 따라, 화소 전극은 드레인 전극과 콘택홀을 통해 연결되어 스위칭 소자와 화소 전극이 전기적으로 연결된다.
표시 기판을 제조하는 공정은 사용되는 마스크의 개수에 따라서 크게 5매 공정과 4매 공정으로 분류되고, 4매 공정에서 3매 공정으로의 개발이 진행되고 있다. 표시 기판을 제조하는 공정에서 사용되는 마스크의 개수를 줄이는 것은 제조 원가를 절감시킬 수 있고, 공정을 단순화시킬 수 있는 장점이 있어 다양한 단계를 거치는 3매 공정이 개발되고 있다.
그러나, 소스 배선 및 소스 패드를 형성하는 소스 금속층이 반복되는 습식 식각 공정과, 건식 식각 공정에 노출되어 부식 반응에 의해 배선의 단락 불량과 같은 심각한 불량이 발생하는 문제점이 있다. 또한, 패시베이션층을 패터닝하는 공정에서 패시베이션층의 하부에 형성된 인듐 틴 옥사이드로 이루어진 화소 전극이 패시베이션층을 식각하는 물질에 의해 손상을 받게되는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 금속층의 부식을 방지하는 구조를 갖는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 금속층의 부식을 방지하여 제조 공정의 신뢰성을 향상시킨 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 베이스 기판 상에 제1 투명 금속층 및 게이트 금속층이 순차적으로 적층된 게이트 배선과, 상기 게이트 배선과 교차하여 화소 영역을 형성하고, 소스 금속층 및 제2 투명 금속층이 순차적으로 적층된 소스 배선과, 상기 화소 영역에 상기 베이스 기판과 접촉하는 상기 제1 투명 금속층으로 형성된 화소 전극을 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조 방법은 베이스 기판 상에 제1 투명 금속층 및 게이트 금속층을 순차적으로 적층하는 단계와, 상기 제1 투명 금속층 및 게이트 금속층을 패터닝하여 게이트 배선과, 제1 화소 전극 패턴을 포함하는 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 포함하는 베이스 기판 상에 소스 금속층 및 제2 투명 전극층을 순차적으로 적층하는 단계와, 상기 소스 금속층 및 제2 투명 전극층을 패터닝하여 소스 배선과, 상기 제1 화소 전극 상에 형성된 제2 화소 전극 패턴을 포함하는 소스 패턴을 형성하는 단계 및 상기 제1 화소 전극 패턴의 상기 제1 투명 전극층을 노출시켜 화소 전극을 형성하는 단계를 포함한다.
이러한 표시 기판 및 이의 제조 방법에 따르면, 상기 소스 배선, 상기 소스 배선과 연결된 스위칭 소자의 소스 전극 및 드레인 전극 등, 상기 소스 배선과 동일한 상기 소스 금속층으로 형성되는 패턴을 상기 제2 투명 금속층이 보호함으로써 상기 소스 금속층이 부식되는 것을 방지하여 제품 및 제조 공정의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도 2 내지 도 3d에서는 제1 투명 전극층 및 게이트 금속층으로 이루어진 게이트 패턴을 편의상 상기 게이트 금속층을 지시하도록 도시하였고, 소스 금속층 및 제2 투명 금속층으로 이루어진 소스 패턴을 편의상 상기 소스 금속층을 지시하도록 도시하였다.
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1 의 I-I’라인을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 표시 기판(100)은 게이트 배선(GL)과 소스 배선(DL)이 교차하여 형성하는 화소 영역(P)과, 화소 영역(P) 상에 형성된 스위칭 소자(TFT) 및 화소 전극(PE)을 포함한다.
게이트 배선(GL)은 베이스 기판(110)의 일 방향으로 길게 연장되고, 제1 투 명 금속층(122) 및 게이트 금속층(124)이 순차적으로 적층된 구조를 갖는다. 제1 투명 금속층(122)은 투명하고 도전성이 있는 물질인 비정질 인듐 틴 옥사이드(Amorphous Indium Tin Oxide; a-ITO)로 이루어진다. 상기 비정질 인듐 틴 옥사이드로 이루어진 제1 투명 금속층(122)은 표시 기판(100)의 제조 공정의 열 처리 공정 등을 거치면서 정질 상태의 인듐 틴 옥사이드로 상태가 변화된다. 게이트 금속층(124)은 저저항 특성을 갖는 단일 금속층이거나, 물리적 성질이 서로 다른 2 이상의 금속층이 적층되어 형성될 수 있다.
소스 배선(DL)은 베이스 기판(110) 상에 상기 일 방향과 수직한 방향으로 길게 연장되어 형성되고, 소스 금속층(152) 및 제2 투명 금속층(154)이 순차적으로 적층된 구조를 갖는다. 소스 금속층(152)은 저저항 특성을 갖는 단일 금속층이거나, 물리적 성질이 서로 다른 2 이상의 층이 적층되어 형성될 수 있다. 제2 투명 금속층(154)은 인듐 징크 옥사이드(Indium Zinc Oxide: IZO)로 이루어진다. 상기 인듐 징크 옥사이드로 이루어진 제2 투명 금속층(154)은 캡핑 막(Capping layer)으로서, 소스 금속층(152)이 공정 상 노출되어 손상되는 방지할 수 있다.
게이트 배선(GL)의 일단부에 형성된 게이트 패드부(GPA)는 게이트 배선(GL)과 연결된 게이트 단부 패턴(GP)과, 게이트 단부 패턴(GP) 상에 형성된 제2 블록 패턴(150)을 포함한다. 게이트 단부 패턴(GP)은 게이트 배선(GL)과 동일한 제1 투명 금속층(122) 및 게이트 금속층(124)으로 이루어지고, 게이트 배선(GL)의 너비보다 넓게 형성된다. 제2 블록 패턴은 소스 배선(DL)과 동일한 소스 금속층(152) 및 제2 투명 금속층(154)으로 이루어진다.
게이트 패드부(GPA)의 게이트 단부 패턴(GP) 및 제2 블록 패턴(150)이 연결되어 외부 게이트 신호를 게이트 배선(GL)으로 인가한다. 게이트 패드부(GPA)의 제2 블록 패턴(150)을 통해 외부 단자(미도시)와 표시 기판(100)이 연결될 수 있다.
소스 배선(DL)의 일단부에 형성된 소스 패드부(DPA)는 제1 블록 패턴(120)과, 소스 배선(DL)과 연결되고 제1 블록 패턴(120) 상에 형성된 소스 단부 패턴(DP)을 포함한다. 제1 블록 패턴(120)은 게이트 배선(GL)과 동일한 제1 투명 금속층(122) 및 게이트 금속층(124)으로 이루어진다. 소스 단부 패턴(DP)은 소스 배선(DL)과 동일한 소스 금속층(152) 및 제2 투명 금속층(154)으로 이루어지고, 소스 배선(DL)의 너비보다 넓게 형성된다.
소스 패드(DPA)의 제1 블록 패턴(120) 및 소스 단부 패턴(DP)이 연결되어 외부 소스 신호를 소스 배선(DL)으로 인가한다. 소스 패드부(DPA)의 소스 단부 패턴(DP)을 통해 외부 단자(미도시)와 표시 기판(100)이 연결될 수 있다.
스위칭 소자(TFT)의 게이트 전극(G)은 게이트 배선(GL)과 연결되고, 게이트 배선(GL)과 동일한 제1 투명 금속층(122) 및 게이트 금속층(124)이 적층되어 형성된다. 게이트 전극(G)의 게이트 금속층(124) 상에는 소스 영역(SEA), 채널 영역(CHA) 및 드레인 영역(DEA)에 대응하여 게이트 절연층(130) 및 반도체층(142)이 형성되고, 소스 영역(SEA) 및 드레인 영역(DEA)과 대응하여 오믹 콘택층(144)이 형성된다. 게이트 절연층(130)은 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 이루어진다. 반도체층(142)은 예를 들어, 비정질 실리콘(Amorphous Silicon: a-Si)으로 이루어지고, 오믹 콘택층(144)은 예를 들어, n형 불순물이 고 농도로 도핑된 비정질 실리콘(n+ a-Si)으로 이루어진다.
스위칭 소자(TFT)의 소스 전극(S)은 소스 배선(DL)과 연결되고, 소스 배선(DL)과 동일한 소스 금속층(152) 및 제2 투명 금속층(154)이 적층되어 소스 영역(SEA) 상의 게이트 절연층(130), 반도체층(142) 및 오믹 콘택층(144) 상에 형성된다. 스위칭 소자(TFT)의 드레인 전극(D)은 소스 전극(S)과 이격되어 형성되고, 소스 배선(DL)과 동일한 소스 금속층(152) 및 제2 투명 금속층(154)이 적층되어 드레인 영역(DEA) 상의 게이트 절연층(130), 반도체층(142) 및 오믹 콘택층(144) 상에 형성된다. 스위칭 소자(TFT)의 소스 전극(S) 및 드레인 전극(D)이 이격되어 채널 영역(CHA)의 반도체층(142)을 노출시키는 채널부(CH)가 형성된다.
소스 배선(DL), 제2 블록 패턴(150), 스위칭 소자(TFT)의 소스 전극(S) 및 드레인 전극(D)을 포함하는 베이스 기판(110) 상에 형성된 패시베이션층(170)은 후속 공정에서 발생하는 스크래치 또는 수분의 침투에 의해 스위칭 소자(TFT)가 손상되거나 퇴화되는 것을 방지한다. 패시베이션층(170)은 예를 들어, 질화 실리콘(SiNx)으로 이루어진다.
패시베이션층(170)은 게이트 패드부(GPA) 및 소스 패드부(DPA)를 상기 외부 단자들과 연결하기 위해 패터닝하고, 패시베이션층(170)을 패터닝함으로써 기존의 소스 패드부 상의 소스 금속층이 노출되어 상기 소스 금속층이 패시베이션층(170)을 패터닝하는 식각 물질에 의해 손상되는 문제점이 있었다. 그러나, 본 발명에 따르면, 소스 패드부(DPA)의 소스 금속층(152) 상에 제2 투명 금속층(154)을 형성함으로써 소스 금속층(152)의 손상을 방지할 수 있어 표시 기판의 신뢰성 및 제조 공 정의 신뢰성을 향상시킬 수 있다.
또한, 게이트 패드부(GPA)의 제2 블록 패턴(150)을 형성하고, 소스 패드부(DPA)에 제1 블록 패턴(120)을 형성함으로써 게이트 패드부(GPA) 및 소스 패드부(DPA)의 제1 투명 금속층(122)의 손상도 방지할 수 있다.
이하, 도 3a 내지 도 3d를 참조하여 제조 공정 상에서 노출되는 소스 금속층의 손상을 방지할 수 있는 표시 기판의 제조 방법에 대해 상세하게 설명하기로 한다.
도 3a 내지 도 3d는 도 1에 도시된 표시 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 3a를 참조하면, 베이스 기판(110) 상에 제1 투명 전극층(122) 및 게이트 금속층(124)을 순차적으로 적층하고, 제1 투명 전극층(122) 및 게이트 금속층(124)을 제1 마스크(미도시)로 동시에 패터닝하여 게이트 패턴을 형성한다.
상기 게이트 패턴은 게이트 배선(GL)과, 게이트 배선(GL)과 연결된 게이트 전극(G)과, 게이트 배선(GL)의 일단부인 게이트 패드부(GPA)에 형성되고 게이트 배선(GL)과 연결된 게이트 단부 패턴(GP)을 포함한다. 상기 게이트 패턴은 소스 패드부(DPA) 상에 형성된 제1 블록 패턴(120)과, 드레인 영역(DEA)의 일단부 및 화소 영역(P) 상에 형성된 제1 화소 전극 패턴(PEP1)을 포함한다.
상기 게이트 패턴을 포함하는 베이스 기판(110) 상에 게이트 절연층(130), 반도체층(142) 및 오믹 콘택층(144)을 순차적으로 적층한다.
도 3b를 참조하면, 게이트 절연층(130), 반도체층(142) 및 오믹 콘택층(144) 을 제2 마스크(미도시)로 패터닝하여 게이트 전극(G) 및 게이트 배선(GL) 상에 잔존시킨다.
이하, 스위칭 소자의 채널부가 형성될 영역을 채널 영역(CHA)이라 하고, 채널 영역(CHA)의 양단에 스위칭 소자의 소스 전극이 형성될 영역 및 드레인 전극이 형성될 영역을 각각 소스 영역(SEA) 및 드레인 영역(DEA)이라 정의한다. 드레인 영역(DEA)은 이후 공정에 의해 콘택부가 형성될 영역까지 포함하고, 제1 화소 전극 패턴(PEP1)이 형성된 영역과 일부 중첩된다.
패터닝된 게이트 절연층(130), 반도체층(142) 및 오믹 콘택층(144)을 포함하는 베이스 기판(110) 상에 소스 금속층(152) 및 제2 투명 금속층(154)을 순차적으로 적층시키고, 제2 투명 금속층(154) 상에 소스 금속층(152) 및 제2 투명 금속층(154)을 패터닝하기 위한 포토레지스트 패턴(162, 164)을 형성한다.
포토레지스트 패턴(162, 164)은 제2 투명 금속층(154) 상에 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층을 제3 마스크(300)를 이용하여 패터닝하여 형성한다. 포토레지스트 패턴(162, 164)은 소스 패드부(DPA), 소스 영역(SEA), 드레인 영역(DEA) 및 게이트 패드부(GPA) 상에 제1 두께(a)로 형성된 제1 포토 패턴(162)과, 제1 화소 전극 패턴(PEP1) 상에 제2 두께(b)로 형성된 제2 포토 패턴(164)을 포함한다. 포토레지스트 패턴(162, 164)은 채널 영역(CHA) 상의 제2 투명 금속층(154)과, 게이트 배선(GL) 상의 제2 투명 금속층(154)을 노출시킨다. 제2 포토 패턴(164)의 제2 두께(b)는 제1 포토 패턴(162)의 제1 두께(a)보다 얇게 형성되는 것이 바람직하다.
상기 포토레지스트층은 예를 들어, 비노광 영역이 경화되어 잔존하고, 노광 영역은 제거되는 포지티브형 포토레지스트 물질로 이루어진다. 제3 마스크(300)는 차단부(310), 투과부(320) 및 반투과부(330)를 포함하고, 차단부(310)는 소스 패드부(DPA), 소스 영역(SEA), 드레인 영역(DEA) 및 게이트 패드부(GPA)과 대응하며, 반투과부(330)는 제1 화소 전극 패턴(PEP1)과 대응하여 배치된다. 이는, 반투과부(330)를 통과하는 광의 비율이 차단부(310)를 통과하는 광의 비율보다는 높고, 투과부(320)를 통과하는 광의 비율보다는 낮기 때문이다. 제3 마스크(300)는 예를 들어, 하프 톤 마스크 또는 슬릿 마스크이다.
도 3b 및 도 3c를 참조하면, 제1 포토 패턴(162) 및 제2 포토 패턴(164)을 포함하는 포토레지스트 패턴을 마스크로 하여 소스 금속층(152) 및 제2 투명 금속층(154)을 패터닝하여 소스 패턴을 형성한다.
상기 소스 패턴은 소스 배선(DL), 소스 단부 패턴(DP), 소스 전극(S) 및 드레인 전극(D)을 포함한다. 상기 소스 패턴은 게이트 패드부(GPA) 상에 형성된 제2 블록 패턴(150)과, 제1 화소 전극 패턴(PEP1) 상에 드레인 전극(D)의 일단부와 연결된 제2 화소 전극 패턴(PEP2)을 포함한다. 이때, 게이트 배선(GL) 상의 소스 금속층(152) 및 제2 투명 금속층(154)이 제거되어 게이트 배선(GL) 상의 오믹 콘택층(144)이 노출된다.
소스 전극(S)과, 소스 전극(S)과 이격된 드레인 전극(D)을 마스크로 이용하여 소스 금속층(152)의 하부에 형성된 채널 영역(CHA)의 오믹 콘택층(144)을 제거하여 반도체층(142)을 노출시킴으로써 채널부(CH)를 형성한다. 이때, 게이트 배 선(GL) 상의 노출된 오믹 콘택층(144)이 동시에 제거된다.
이어서, 제1 포토 패턴(162) 및 제2 포토 패턴(164)을 포함하는 포토레지스트 패턴을 일정 두께, 예를 들면 제2 두께(b)만큼 제거하여 제2 포토 패턴(164)을 제거한다. 제2 포토 패턴(164)이 제거되고, 제1 포토 패턴(162)이 상기 일정 두께만큼 제거됨에 따라 제3 두께(c)를 갖는 제3 포토 패턴(166)이 형성된다. 제2 포토 패턴(164)이 제거됨에 따라, 화소 영역(P)의 제2 화소 전극 패턴(PEP2)의 제2 투명 금속층(154)이 노출된다.
도 3d를 참조하면, 제3 포토 패턴(166)을 마스크로 이용하여 화소 영역(P)의 제2 화소 전극 패턴(PEP2) 및 제1 화소 전극 패턴(PEP1)의 게이트 금속층(124)을 제거함으로써 화소 영역(P)의 제1 화소 전극 패턴(PEP1)의 제1 투명 금속층(122)을 노출시킨다. 화소 영역(P) 상에 상기 노출된 제1 투명 금속층(122)이 스위칭 소자(TFT)와 전기적으로 연결되는 화소 전극(PE)이다.
드레인 전극(D)의 일단부가 제1 화소 전극 패턴(PEP1)과 부분적으로 중첩되는 드레인 영역(DEA)에는 제1 투명 금속층(122), 게이트 금속층(124), 소스 금속층(152) 및 제2 투명 금속층(154)이 순차적으로 적층된 구조의 콘택부(CNT)가 형성된다. 콘택부(CNT)의 제1 투명 금속층(122)이 화소 전극(PE)과 연결되고, 콘택부(CNT)의 제1 투명 금속층(122) 상에 형성된 게이트 금속층(124)과 드레인 전극(D)의 일단부와 접촉함으로써 스위칭 소자(TFT)와 화소 전극(PE)이 전기적으로 연결된다.
제3 포토 패턴(166)을 제거하고, 스위칭 소자(TFT)와 연결된 화소 전극(PE), 제2 블록 패턴(150)의 제2 투명 금속층(154) 및 소스 단부 패턴(DP)의 제2 투명 금속층(154)이 노출된 베이스 기판(110)의 전면에 패시베이션층(170)을 형성한다. 패시베이션층(170) 상에는 유기 물질로 이루어진 유기막이 더 형성될 수 있다.
패시베이션층(170)은 제4 마스크(미도시)를 이용하여 제2 블록 패턴(150)의 제2 투명 금속층(154)을 노출시키고, 소스 단부 패턴(154)의 제2 투명 금속층(154)을 노출시키도록 패터닝된다. 상기 노출된 제2 투명 금속층(154)은 제2 투명 금속층(154)의 하부에 형성된 소스 금속층(152)의 손상을 방지하여 제품의 신뢰성 및 제조 공정의 신뢰성을 향상시킬 수 있다. 상기 노출된 제2 투명 금속층(154)은 외부 단자(미도시)와 전기적으로 연결된다.
이상에서 상세하게 설명한 바에 의하면, 소스 금속층(152) 상에 제2 투명 금속층(154)을 형성함으로써 패시베이션층(170)을 패터닝하는 후속 공정에서 소스 금속층(152)이 부식되는 것을 방지할 수 있다.
특히, 기존의 소스 패드와 외부 단자를 연결시키기 위해 상기 소스 패드의 하부에 형성된 인듐 틴 옥사이드로 이루어진 전극층이 노출됨으로써 상기 전극층의 부식 문제가 있었으나, 본 발명에 따르면, 제1 블록 패턴(120)의 제1 투명 금속층(122)을 노출시키지 않고도 외부 단자들과 소스 패드부(GPA) 간의 전기적 연결이 가능하여 제1 투명 금속층(122)의 부식을 방지할 수 있다. 또한, 게이트 패드부(GPA) 상에 제2 블록 패턴(150)을 형성함으로써 제1 투명 금속층(122)을 노출시키지 않고도 외부 단자들과 게이트 패드부(GPA)의 전기적 연결이 가능하여 제1 투명 금속층(122)의 부식을 방지할 수 있다.
이와 같은 표시 기판 및 이의 제조 방법에 따르면, 소스 금속층 상에 제2 투명 금속층을 형성하여 공정 상에서 상기 소스 금속층이 부식되는 것을 방지한다.
게이트 패드부 상에 제2 블록 패턴을, 소스 패드부 상에 제2 블록 패턴을 형성하여 게이트 신호 및 데이터 신호를 인가하는 패드부가 제1 투명 금속층, 게이트 금속층, 소스 금속층 및 제2 투명 금속층이 적층된 구조로 형성함으로써 상기 패드부의 제1 투명 금속층을 노출시키지 않고도 상기 패드부 및 외부 단자를 전기적 연결시켜 제1 투명 금속층의 부식을 방지할 수 있다. 이에 따라, 제품 및 제조 공정의 신뢰성을 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (12)
- 베이스 기판 상에 제1 투명 금속층 및 게이트 금속층이 순차적으로 적층된 게이트 배선;상기 게이트 배선과 교차하여 화소 영역을 형성하고, 소스 금속층 및 제2 투명 금속층이 순차적으로 적층된 소스 배선; 및상기 화소 영역에 상기 베이스 기판과 접촉하는 상기 제1 투명 금속층으로 형성된 화소 전극을 포함하는 표시 기판.
- 제1항에 있어서, 상기 제2 투명 금속층은인듐 징크 옥사이드(IZO)로 이루어진 것을 특징으로 하는 표시 기판.
- 제1항에 있어서, 상기 소스 배선의 일단부에 형성되어 데이터 신호를 인가하는 소스 패드부를 더 포함하고, 상기 소스 패드부는상기 제1 투명 금속층 및 게이트 금속층으로 이루어진 제1 블록 패턴; 및상기 제1 블록 패턴 상에 형성되고, 상기 소스 배선과 연결된 상기 소스 금속층 및 제2 투명 금속층으로 이루어진 소스 단부 패턴을 포함하는 것을 특징으로 하는 표시 기판.
- 제1항에 있어서, 상기 게이트 배선의 일단부에 형성되어 게이트 신호를 인가 하는 게이트 패드부를 더 포함하고, 상기 게이트 패드부는상기 게이트 배선과 연결된 상기 제1 투명 금속층 및 게이트 금속층으로 이루어진 게이트 단부 패턴; 및상기 게이트 단부 패턴 상에 형성되고, 상기 소스 금속층 및 제2 투명 금속층으로 이루어진 제2 블록 패턴을 포함하는 것을 특징으로 하는 표시 기판.
- 제1항에 있어서, 상기 게이트 배선과 연결된 게이트 전극;상기 소스 배선과 연결된 소스 전극; 및상기 소스 전극과 이격되고, 콘택부를 통해 상기 화소 전극과 전기적으로 연결된 드레인 전극을 포함하고,상기 콘택부는 상기 화소 전극과 연결된 상기 제1 투명 금속층과, 상기 게이트 금속층과, 상기 드레인 전극과 연결된 상기 소스 금속층 및 제2 투명 전극층이 순차적으로 적층된 것을 특징으로 하는 표시 기판.
- 베이스 기판 상에 제1 투명 금속층 및 게이트 금속층을 순차적으로 적층하는 단계;상기 제1 투명 금속층 및 게이트 금속층을 패터닝하여 게이트 배선과, 제1 화소 전극 패턴을 포함하는 게이트 패턴을 형성하는 단계;상기 게이트 패턴을 포함하는 베이스 기판 상에 소스 금속층 및 제2 투명 전극층을 순차적으로 적층하는 단계;상기 소스 금속층 및 제2 투명 전극층을 패터닝하여 소스 배선과, 상기 제1 화소 전극 상에 형성된 제2 화소 전극 패턴을 포함하는 소스 패턴을 형성하는 단계; 및상기 제1 화소 전극 패턴의 상기 제1 투명 전극층을 노출시켜 화소 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
- 제6항에 있어서, 상기 게이트 패턴을 형성하는 단계는상기 게이트 배선과 연결되고, 상기 게이트 배선의 일단부에 형성되어 게이트 신호를 인가하는 게이트 패드부의 게이트 단부 패턴; 및상기 소스 배선의 일단부에 형성되어 데이터 신호를 인가하는 소스 패드부의 제1 블록 패턴을 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제7항에 있어서, 상기 소스 패턴을 형성하는 단계는상기 소스 배선과 연결되고, 상기 제1 블록 패턴과 접촉하는 소스 단부 패턴; 및상기 게이트 단부 패턴과 접촉하는 제2 블록 패턴을 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제8항에 있어서, 상기 화소 전극을 포함하는 베이스 기판 상에 패시베이션층을 형성하는 단계; 및상기 패시베이션층을 패터닝하여 상기 소스 단부 패턴의 상기 제2 투명 금속층과, 상기 제2 블록 패턴의 상기 제2 투명 금속층을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제6항에 있어서, 상기 제1 화소 전극 패턴 및 제2 화소 전극 패턴은상기 게이트 배선과 상기 소스 배선이 교차하여 형성하는 화소 영역에 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제10항에 있어서, 상기 화소 전극을 형성하는 단계는식각 물질에 의해 상기 제2 화소 전극 패턴과, 상기 제1 화소 전극 패턴의 상기 게이트 금속층이 제거되는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제6항에 있어서, 상기 제2 투명 전극층은 인듐 징크 옥사이드(IZO)로 이루어진 것을 특징으로 하는 표시 기판의 제조 방법.
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2006
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