TWI292588B - Method and system for forming a semiconductor device - Google Patents

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TWI292588B TW092107133A TW92107133A TWI292588B TW I292588 B TWI292588 B TW I292588B TW 092107133 A TW092107133 A TW 092107133A TW 92107133 A TW92107133 A TW 92107133A TW I292588 B TWI292588 B TW I292588B
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Description

1292588 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 【發明所屬之技術領域3 發明領域 本發明概有關於半導體元件的領域，尤係關於一種製 5 造半導體元件的方法和系統。 L先前技術3 發明背景 現今有一種強烈的趨勢係朝向縮小既有的構件及製造 更小的構件。此等製法一般稱為微製造。針對微製造已具 10有可觀衝擊之一領域係在微電子領域。尤其是，微電子構 件的縮小尺寸已普遍地使該等構件更為便宜，具有更高效 能，較低功率消耗，且一指定尺寸可包含更多的構件。雖 微製造已被廣泛地應用於電子產業，但其亦已被應用於其 它的領域，例如生物科技、光學器材、機械系統、感測裝 15 置、及反應器等。 一種使用於微製造製程的方法稱為印刻法（imprint lithography)。該印刻法典型係用來以高解析度在一基材上 將薄膜圖案化。該被圖案化的薄膜係可為介電質、半導體 、金屬或有機物’並可被圖案化成個別或多數的薄膜層。 20該印刻法乃特別適合在，，成捲進出，，(r〇u_t〇_r〇i⑽環境下來 圖案化所製元件，因為印刻法並不像習知的光蚀刻法那般 對平坦性十分敏感。此外，印刻、、矣 I %法具有較高的產能並可處 理較寬的基材。 通系’ *電子兀件的製造雲φ Λ./ J衣、而要數個圖案化步驟，其時 1292588 玖、發明說明 5 10 常必須以-定程度的精確性或甚至超過最小的構件尺寸來 互相對準。在習知的絲料巾，光學對準記號會被用來 確保各接續圖案化步驟之間的對準排列。雖亦可能利用光 學對準技術於-成捲進出的餘中，但由於某些原因此並 非十分m-，其會增加額外的複雜性，因為基本上 印刻法製程並非以光來操作。其次，在—成捲進出的環境 中基材會缺乏平面性，故將難以達到光學對㈣精確度， 因為有場深度限制以及其它光學像差的因素。最後，使用 於成捲進出製程中的撓性基材，可能會由於溫度、濕度或 機械應力的改變，而造成尺寸的變化。—圖案化層相:於 下-層的此等收縮或膨脹’將會使—A面積的對準操作不 可能來進行。 因此，乃需要一種能夠克服上述問題的方法和系統以 供製造該等元件。此方法應要簡單、低成本並能容易應用 15於現有的技術。本發明乃可滿足此等需求。 【潑^明内容】 發明概要 本發明包括一種用來製造半導體元件的方法和系統。 本發明係使用-壓印工具來造成三維的阻抗結構，而使薄 2〇膜圖案化階層可在一單獨的成型步驟移轉至該阻抗物，並 在嗣後的處理步驟中接續地顯現。因此，在各接續的圖案 化步驟之間的對準，將可由所製成之壓印工具的精確度來 決定，而無關於製造過程中可能發生的收縮或膨脹。 本發明的第一態樣係為一種用來製造半導體元件的方 1292588 玖、發明說明 法。該方法包含提供一基材，在該基材上沈積一第一材料 層，並在该基材上形成一三維（3D)阻抗結構，該3D組抗結 構在整個結構中包含許多不同的垂向高度。 本發明的第二態樣係為一種用來製造半導體元件的系 5統，包含一裝置可在一撓性基材上沈積一第一材料層，一 裝置可在該撓性材料上沈積一阻抗層，一裝置可移轉一 3D 圖案於該阻抗層而在該撓性基材上形成一 3D阻抗層，及一 裝置可利用該3D阻抗層在該撓性基材上形成一交叉點陣列。 本發明的其它態樣和優點將可由以下舉例示出本發明 1〇之原理的詳細說明，及參閱所附圖式，而得更清楚瞭解。 圖式簡單說明 第1圖為本發明之方法的上位流程圖。 第2(a)-2(c)圖示出利用一壓印工具來形成一 3D阻抗結 構。 15 第3圖為一交叉點陣列的構造示意圖。 第4(a)-4(g)圖示出利用投影作用來形成一交叉點陣列 的第一實施例。 第5圖為本發明之方法第一實施例的流程圖。 第6(a)-6(i)圖為利用二聚合物來形成一交叉點陣列的 20 第二實施例。 第7圖為本發明之方法第二實施例的流程圖。 第8圖示出一實驗的結果，其中一基材係被塗設一光 聚合物薄層，再以一 PDMs紫外線透光模來成型。 第9圖為一廓形之示意圖，其中一第一結構係比一第 1292588 玖、發明說明 二結構更窄。 第10(a)-10(1)圖示出利用毛細作用力來形成一交又點 陣列的第三實施例。 第11圖本實施例之方法第三實施例的流程圖。 5 【實施方式】 發明之詳細說明 本發明係關於用來形成半導體元件的方法和系統。以 下說明乃被提供俾使專業人士能夠實施及使用本發明，並 作一專利申清案及其要件的内容。於此所述之較佳實施例 10和概括原理與構造等之各種修正變化將為專業人士所容易 得知。故，本發明並不受限於所示實施例，而應依歸於所 述原理和構造的最大範圍。 如供例示的圖式所示，本發明係為一種用來製造半導 體疋件的方法和系統。本發明係利用一壓印工具來造成三 15維阻抗結構，而使多數的紋路圖案能在一單獨的成型步驟 中被移轉至該阻抗物，並在嗣後的處理步驟中接續地顯現。 雖本發明係被描述用來製造半導體元件，但專業人士 將可容易得知本發明亦可被用來製造其它種類的元件（例 機械、光學、生物等），而仍保留在本發明的精神和範 20 圍内。 為能更佳地瞭解本發明，請參閱第1圖。第1圖為本發 、Τ方法的上位流程圖。首先，一基材會經由步驟110來 破提供。最料，該基材係為一挽性基材而可供使用於一 、進出衣私。其次，一材料層會經由步驟120來沈積在 1292588 玖、發明說明 該基材上。該材料最好為一有機或無機材料。最後，一三 維（3D)阻抗結構會經由步驟13〇來被形成於第一層材料I ，其中該3D阻抗結構在整體結構上具有許多不同㈣向高 度。最好是，該3D阻抗結構係利用一壓印工具 5於該师抗結構包含多數不同的垂向高度遍佈整個結構， 故該結構乃可在後續的姓刻步驟中用來將校準圖案移轉至 一底下料層。 如上所述，本發明75包括利用一壓印工具來在-撓性 基材上造成-3D阻抗結構。為使能更清楚地瞭解此概念， 10請參閱第2(a)-2(c)圖。第2⑷_2⑷圖係示出利用一壓印工 具來形成一 3D阻抗結構的截面圖。第2(幻圖示出一壓印工 具210及一未成型的阻抗材料214層。該壓印工具21〇含有 該3D圖案212，其將會被移轉至該阻抗層214。該阻抗層 214可包含各種商用的聚合物。例如，一胸细d 15 adhesives(NOA)聚合物系列的產品將可被使用。 該壓印工具210嗣會被操作來與該阻抗層214接觸，而 使該阻抗層214形成該壓印工具21〇的3〇圖案212。第 圖即示出該壓印工具21G接觸該阻抗層214之後的截面圖。 該變形的阻抗層214嗣會被使用紫外線定形法或任何其它 2〇的適當手段來固化。第2(c)圖乃示出被成形後之阻抗層 214’的截面圖。 又，由第2(c)圖中可以看出，該成型的阻抗層214，或 阻抗結構係包含不同的垂向高度216、218、22〇、222等最 好是，該等垂向高度係大不相同，即至少一高度會與另一 10 1292588 玖、發明說明 高度明顯地不同。因此，該等不同的垂向高度可供該結構 214’能在後續的蝕刻步驟中被用來將校準圖案移轉至底下 膜層。此等結構在形成交叉點記憶陣列時會特別有用。 (交叉點陣列） 5 最好是，該交叉點記憶陣列包含兩層正交之間隔平行 排列的導體組，並有一半導體層介設其間。該二組導體會 形成重疊的橫排和直行電極，且使該各橫排電極在一正確 位置來與該各直行電極交叉。 為使能更詳細地瞭解一交叉點陣列，現請參閱第3圖 10 。第3圖為一交叉點陣列構造3〇〇的示意圖。在每一交叉點 處，於該橫排電極310和直行電極320之間，會透過一形如 串聯之二極體和熔線的半導體層330而來連接。該等形成 陣列的二極體皆被設定成，若有一共同電壓施加於全部的 杈排電極和直行電極之間，則所有的二極體將會被以相同 15的方向來偏壓。該熔線元件乃可被視為一個別元件，其會 在一臨界電流通過時來形成一開放電路。或其亦可被併入 該二極體的功能運作中。 一專業人士將能很容易瞭解，上述之交又點陣列亦可 被用來製造各種的半導體元件，包括但不限於例如電晶體 2〇 、電阻器、電容器等，而仍保留在本發明的精神和範圍内。 三種不同的方法現將被說明，以供利用上述的3D阻抗 結構來形成一交叉點陣列。第一種方法係利用，，投影，，作用 配合3D結構來形成一交叉點陣列；第二種方法係利用二具 有相對蝕刻選擇性的聚合物來形成該交又點陣列；第三種 1292588 玖、發明說明 方法係利用毛細作用力來產生該3D結構並形成該交叉點陣 列。雖此二種方法會被揭述，惟專業人士將可容易瞭解該 3D圖阻抗結構亦可配合各種不同的方法來利用，而仍保留 在本發明的精神及範圍内。 5 (投影作用） 利用該3D阻抗結構來形成一交又點陣列的第一種方法 係採用該投影作用。該投影作用係為一種現象，其在適當 條件下，當一薄膜被沈積在一含有溝槽的表面上，且該等 溝槽具有陡崎的侧壁時，則所沈積的材料將會優先集結在 1〇垂直於沈積方向的表面上，而不會覆蓋該等侧壁。以一角 度來沈積，而”投影”其一側壁，有時亦能加強此效果。 為使月b更佳地瞭解該投影作用如何地應用於此方法中 ，現請配合以下說明來參閱第4(a)_4(g)圖。第4(a)_4(g)圖 係示出一利用該投影作用來形成一交叉點陣列的方法。第 15 4(的圖為一構造400的侧視圖，其包含一撓性基材410，一 第一材料層（“第一薄膜疊層，，)415，及一成形的3D阻抗結 構420。 當該阻抗結構被製成後，其製程將會以一非等向性蝕 刻來開始除去該阻抗結構的最薄層，而曝現出一部份的第 20 -薄膜疊層。第4(b)圖乃示出該第一薄膜疊層的曝露部份 415’。嗣，使用相同或不同的蝕刻化學劑，該第一薄膜疊 層的曝露部份將會被餘掉，而使許多的凹槽被形成於該基 材中。第4(c)圖示出在該等凹槽425被蝕刻於基材41〇中之 後的構造。在此過程中，令該等凹槽425的側壁保持陡峭 12 1292588 玖、發明說明 ’並使凹槽深度比第一薄膜層的厚度更大甚多乃是很重要 的。較理想是，為了加強該，，投影，，作用，若在基材内的凹 槽能稍微地倒切該第一薄膜層乃是更佳的。 嗣’該阻抗結構的次一最薄層將會被蝕刻，而曝現出 5該第一薄膜疊層的第二部份。此第一薄膜疊層之曝露的第 二部份嗣會被蝕穿。但，在此步驟中，當該薄膜疊層在由 其底下的基材上被除去時，蝕刻即會停止。第4(d)圖乃示 出在此步驟之後曝露的基材410,。 在下一步驟中，該阻抗結構之又次一最薄部份將會被 10蝕掉，而曝露出第一薄膜疊層的第三部份。但，在此步驟 中，該第一薄膜疊層的曝露部份將不會被蝕刻。在此步驟 完成時，所有殘留的初始阻抗材料會形成一系列隔離的島 塊。第4(e)圖乃示出該等阻抗材料的隔離島塊43〇，及第一 薄膜疊層的曝露部份415”等。 15 接著，一第二材料層（第二薄膜疊層）會被沈積在整個 結構物上。該第二薄膜疊層最好包含一半導體材料及一導 電材料。此等沈積的條件將會使第一薄膜疊層之厚度所形 成的階狀部被均勻地覆蓋。但是，對應於凹槽側壁之較大 的階狀部則不會被覆蓋。第4⑴圖係示出在沈積之後的第 20 一材料層435。 最後，該阻抗結構的殘留部份將會被除去，而形成一 交叉點陣圖即未出包含有交又點陣列440的結構 雖在此步驟終了時，該等交叉點陣列已被製成U 加的步驟係、可包括_光清理程序，俾除去該側壁上的任何 13 1292588 玖、發明說明 殘留薄膜’其乃可能在最後製成的元件上造成分路者。 為能更瞭解上述的方法，現請參閱第5圖。第5圖為本 發明之上述方法的流程圖。首先，該阻抗結構被製成後， 其★第-最薄層會被非等向性地姓刻，而在步驟51〇來曝露 5 «亥弟一涛膜疊層的第一部份。綱’該第一薄膜叠層曝露的 第一部份將會被姓刻，而在步驟52〇使許多的凹槽被形成 於該基材中。最好是，該等凹槽的深度會比第一薄膜疊層 的厚度更大許多，並稍微倒切該第一薄膜疊層俾可加強 該投影效果。綱，該阻抗材料的第二最薄層會被蚀掉而 10在步驟530來曝露第—薄膜疊層的第二部份。 该弟一缚膜疊層曝露的第二部份嗣會在步驟54〇被餘 刻。/然後一第二薄膜疊層會在步驟550被沈積。最好是， 4第一薄膜豐層包含一半導體材料及一導電材料。且此 等沈積的條件會使由第-薄膜叠層之厚度所造成的小階狀 15部㈣覆蓋，而對應於該等凹槽側壁的較大階狀部將不會 被覆蓋。最後，該阻抗材料的剩餘部份會在步驟560被除 去0 (具有相對蝕刻選擇性的雙罩聚合物） *種利用3D阻抗結構來形成交又點陣列的方法係使 20 用兩種具有不同性質的聚合物，而在—定條件下使其一成 分能以比另-成分更大許多的速率來㈣刻；例如有聚合 物#B董子水口物八的餘刻不會影響聚合物b，且對聚合 物㈣㈣亦不會影響聚合物A。該等條件亦可包括使用 不同的局部壓力，不同的電 不同的蝕刻劑，不同的流率 14 1292588 玫、發明說明 漿功率等等。此外，最好該二者的蝕刻法皆為非常向性乾 餘刻。 雖上述方法被揭述係配合聚合物材料來進行，惟一專 業人士將可容易得知任何可被成型、鑄造嗣再固化的材料 5 ，皆可被用來取代該作為阻抗物的聚合物材料，而仍保留 在本發明的精神和範圍内。例如，自轉旋塗玻璃（s〇⑺亦 可被用來作為本發明上述實施例中的第二聚合物。 為旎供更瞭解本方法，現請配合以下說明來參閱第 6(a)〜6(1)圖。第6(a)〜6⑴圖係示出利用二聚合物來形成一 1〇父叉點陣列的製法。第6(a)圖示出一構造600包含一撓性基
材61〇，一第一材料層（第一薄膜疊層）615，及一形成的3D 阻抗結構620，其中有多數不同的垂向高度遍佈該整個結 構620上。當该阻抗結構被製成後，其最薄層將會被以一 非等向性蝕刻來除去，而曝露出一部份的第一薄膜疊層。 15第6⑻圖即不出該第-薄膜疊層的曝露部份615,。 嗣，使用相同或不同的蝕刻劑，該第一薄膜疊層的曝 露部份615，將會被姑刻。最理想是，該㈣程序能以相同 或大於餘掉該阻抗結構的速率來除去該第一薄膜疊層。嗣 。亥阻抗、纟σ構的次一最薄層將會被蝕刻，而曝露出該第一 20薄膜豐層的第二部份，該第二曝露部份係鄰接於上一步驟 所姓刻的區域。第6⑷圖乃示出該第一薄膜疊層的第二曝 露部份615”。 蚋，一第二材料層（第二薄膜疊層）將會被沈積。該第 二薄膜疊層最好包含—半導體材料及―導電材料。所有該 15 1292588 玖、發明說明 基材、第一薄膜疊層、及阻抗材料等之曝露表面將會在此 步驟中破覆蓋。第6⑷圖即示出所沈積的第二薄膜疊層625。 一第二聚合物嗣會被覆設在該第二薄膜疊層625上。 此覆層乃可藉一滾轉塗層法（roll coating)例如印製塗層來 5佈叹，或亦可用真空或蒸汽沈積來完成。此覆層係用來平 面化忒結構，並造成一平坦表面來覆蓋所有先前步驟製成 的廓形。第6(e)圖乃示出覆蓋該第二薄膜疊層625的第二聚 合物層630。 然後，該第二聚合物層630會被蝕回，直到所有被沈 積在原來之阻抗材料水平表面上的第二薄膜疊層625顯現 為止。第6(f)圖係示出在蝕刻第二聚合物層63〇之後曝現的 第薄膜嗟層625。應請注意該第二薄膜疊層並不需要形 成此製程的蝕刻擋止層，因為其亦將會被除掉。 然後，該第二薄膜疊層會由該阻抗結構的頂面被蝕去 々在此所進行之姓刻不能以比餘刻第二薄膜疊層更大的 速率來蝕捧該第二聚合物乃是很重要的。第6(g)圖係示出 在該第二薄膜疊層被蝕掉後之該阻材料的曝露部份620,。 然後，該阻抗結構之次一最薄部份又會被蝕掉，而曝露出 第一薄膜疊層的另一部份。此第一薄膜疊層的另一部份會 2〇被以相同或不同的蝕刻方法來除去。最好是，用來除掉該 阻抗材料和第一薄膜疊層的蝕刻程序之設定，不會除去被 該第二聚合物所覆蓋的第二薄膜疊層。此亦可藉以該第二 聚合物層或第二薄膜疊層的頂層來擋阻除掉第一薄膜疊層 和該阻抗材料的蝕刻處理而來達成第6(h)圖乃示出該第二 16 1292588 玖、發明說明 聚合物層630的剩餘部份。 最後，该阻抗結構和第二聚合物層的剩餘部份會被除 去而开y成一父又點陣列。同樣地，一附加步驟包含一光 月里秋序乃可除去該側壁上的任何殘留薄膜，其係可能 5在最終元件成品中造成分路者。第6(i)圖即示出包含交叉 點陣列640的結構。 為能供更瞭解上述方法，現請參閱第7圖。第7圖為本 發明之上述方法的流程圖。首先，當該阻抗結構被製成時 ’該阻抗結構的第-最薄層會被非等向性地㈣，而在步 1〇驟705曝露出第一薄膜疊層的第一部份，，該曝露的第 一部份會被蝕刻，而在步驟71〇曝露該基材的一部份。然 後該阻抗結構之一第二最薄層會被钱刻，而在步驟來 曝露第一薄膜疊層的第二部份。 嗣在步驟72〇中第二薄膜疊層會被沈積。最好是， 15該第二薄膜疊層係包含一半導體材料及一導電材料。一第 一阻杬層會在步驟725被覆設在第二薄膜疊層上。最好是 "玄第一阻抗層能以一滾轉塗覆法來佈設。嗣，該第二阻 抗層會被蝕刻，而在步驟73〇曝露第二薄膜疊層的第一部 份。该第二薄膜疊層的此第一部份會在步驟乃5被蝕刻。 2〇嗣該阻抗材料的第三最薄層會被餘刻，而在步驟740曝露 第薄獏唛層的第三部份。此曝露部份會在步驟745被蝕 刻。最後，該阻抗結構及第二阻抗層的剩餘部份會在步驟 750被除去。 (毛細作用力） 17 1292588 玫、發明說明 第二種利用3D阻抗結構來形成交叉點陣列的方法係採 用毛細現象的作用力。毛細作用力將會使阻抗材料能相對 於較寬的通道而更迅速容易地被汲入窄小的通道中。為供 更佳地瞭解此概念，現請參閱第8圖。 5 第8圖示出一實驗結果，其中有一基材會被塗設一薄 層的光聚合物，然後再以一聚二甲基矽氧烷（pDMS)之紫 外線（UV)透光模來成型。在此例中，該壓印模含有較窄 (l〇Vm)及較寬（100/zm)的構造，而深度為$ {“爪。一可 用UV固化的薄層（0·9 聚合物會被塗佈於一基材上。當 10該壓印模與該液態聚合物接觸時，毛細作用力會將大部份 的聚合物汲入窄孔道810，而較小的聚合物會被汲入較寬 區820中。其亦被觀察到，有較多的聚合物會被汲入該較 寬區820的邊角區830。 為能更清楚地瞭解，請參閱第9圖。第9圖示出一廓形 15其中一第一結構910係比一第二結構920更窄。因為該第一 結構910比第二結構920更窄，故毛細作用會使一不斷沈積 的聚合物材料比汲入第二結構9 2 〇更迅速地汲入第一結構 910中。因此，由於該第一結構91〇將會含有一層比第二結 構920更厚的聚合物材料，故下層材料將可在後續步驟中 2〇 被容易地圖案化。 為能更佳地瞭解本方法，現請配合以下說明來參閱第 10(a)〜10(1)圖。第10(a)〜10⑴圖示出利用毛細管力來製成 一父叉點陣列的方法。第l〇(a)圖示出第9圖的χ_χ，戴面圖 ，該構造包含一撓性基材1〇1〇，一第一材料層（第一薄膜 18 1292588 玖、發明說明 疊層）1015，及一形成的3D阻抗結構1〇2〇其中有許多不同 的垂向高度遍佈該整個結構1020。第10〇3)圖示出該結構的 Y-Y’截面圖。在此二圖中亦示出結構91〇，其係對應於第9 圖之廓形的第一結構910。 5 當该阻抗結構被製成後，其最薄層會被以非等向性蝕 刻來除去，而曝露該第一薄膜疊層的一部份。第1〇(c)圖示 出該結構的X-X’截面圖，而該等一薄膜疊層的一部份 1015’已被曝露。第10(d)圖示出該結構在上述蝕刻程序之 後的Υ·Υ’截面圖。 10 嗣，一第二材料層（第二薄膜層疊）會被沈積。該第二 薄膜層疊最好包含一半導體材料及一導電材料。第1〇(幻及 10(f)圖分別示出該結構在第二薄膜疊層1030沈積之後的χ_ X’及Υ-Υ’截面圖。 一第二聚合物嗣會被覆設於整個結構上。在佈設該第 15二聚合物時可考慮兩種技術。利用第一種技術，該第二聚 合物係具有較低黏度而可快速地溼化該阻抗材料。所塗敷 的第二聚合物之量並非充分地完全填滿該結構之廓形中的 空隙，但因有毛細管作用力，故該第二聚合物將會更容易 地被汲入較窄的孔道中。因此，該等區域將會比側壁之間 20 具有較大空間的區域被充填至一更大的深度。 而第二種技術係使用氣相沈積或真空沈積法來將該第 二聚合物均勻地覆設在該結構上。同樣地，由於毛細管力 ’其較窄的間隙會比較大的間隙更快被填滿。又，該第二 聚合物可具有與該阻抗結構相同或不同的化學成分，因為 19 1292588 玖、發明說明 此製权純罪幾何形狀的作用而非蝕刻選擇性。第10(g)及 0(h)圖刀別不出在第二聚合物1〇4〇沈積之後該結構的χ_ X’及Y-Y，載面圖。 雖上述方法依所揭述係配合聚合物材料來應用，惟專 業人士將可谷易瞭解許多阻抗劑化合物亦可被使用，而仍 保留在本發明的精神和範圍内。 當该第二聚合物被覆設之後，一非等向性蝕刻會被進 行來除掉曝露的第二膜疊，而露出第一阻抗物的一部份。 第10(1)及io(j)圖分別示出該結構在非等向性蝕刻之後的χ_ 10 X及Y_Y截面圖。第10⑴圖示出該曝露的阻抗物1020,。 硐，该阻抗物和第二聚合物會被除去。第二膜疊覆蓋第一 膜疊的區域即成為交叉點陣列。第10(k)及10(1)圖分別示出 所形成之交叉點陣列1050的χ_χ，及γ_γ，截面圖。 為供更佳地瞭解上述方法，現請參閱第丨丨圖。第丨j圖 15為本發明之上述方法的流程圖。首先，當該阻抗結構被製 成時’其第一最薄層會被非等向性地蝕刻，而在步驟11〇〇 曝露該第一薄膜疊層的第一部份。最好是，該阻抗結構至 少包含一結構比另一結構更寬。嗣在步驟111〇有一第二薄 膜疊層會被沈積。最好是，該第二薄膜疊層包含一半導體 2〇 材料及一導電材料。 嗣在步驟1120有一第二聚合物層會被沈積。然後在步 驟1130進行一非等向性蝕刻來將第二薄膜疊層除去而曝露 該阻抗物的一部份。最後，該阻抗物和第二聚合物的剩餘 部份會在步驟1140被除去。 20 1292588 玖、發明說明 一種可供形成半導體元件的方法和系統乃被說明如上 。该方法和系統係利用一壓印工具來造成3D阻抗結構，而 使薄膜圖案能在一單獨的成型步驟中來移轉至該阻抗物， 並在嗣後的處理步驟中接續地顯現。 5 雖本發明係依據所示實施例來描述，惟專業人士將可 容易得知該等實施例能有許多變化修正，而仍包含於本發 明的精神和範圍内。因此，諸多變化修正乃可被專業人士 所完成而不超出以下申請專利範圍的精神和範疇。 【囷式簡單說明】 10 第1圖為本發明之方法的上位流程圖。 第2(a)-2(c)圖示出利用一壓印工具來形成一 3D阻抗結 構。 第3圖為一交叉點陣列的構造示意圖。 第4(a)-4(g)圖示出利用投影作用來形成一交叉點陣列 15 的第一實施例。 第5圖為本發明之方法第一實施例的流程圖。 弟6(a) 6(i)圖為利用二聚合物來形成一交又點陣列的 第二實施例。 第7圖為本發明之方法第二實施例的流程圖。 2〇 第8圖示出一實驗的結果，其中一基材係被塗設一光 聚合物薄層，再以一1>1)]^8紫外線透光模來成型。 第9圖為一廓形之示意圖，其中一第一結構係比一第 二結構更窄。 第10(a)-10(1)圖示出利用毛細作用力來形成一交叉點 21 1292588 玖、發明說明 陣列的第三實施例。 第11圖本實施例之方法第三實施例的流程圖。 【圖式之主要元件代表符號表】 210…壓印工具 212...3D 圖案 214…阻抗材料 216,218,220,222···垂向高度 300···交叉點陣列構造 310···橫排電極 320···直行電極 330···半導體層 410,610，1010…撓性基材 415,615,1015…第一材料層 420,620,1020··· 3D阻抗結構 425…凹槽 430…島塊 435,625,1030···第二材料層 440,640，1050···交叉點陣歹丨J 630,1040…第二聚合物層 810 · · ·窄孑匕 820···較寬區 830···邊角區 910···第一結構 920···第二結構 22

Claims (1)

129258¾92107133號專利申請案 拾、申請專利範圍 申請專利範圍修正本 96.02.16 弘年胡Μ日修（更)正本 1· 一種形成半導體元件的方法，包含： 沈積一第一材料層於一基材之上方； 沈積一阻抗層於該第一材料層之上方；及 利用一壓印工具形成一三維（3D)圖案於該阻抗層 之内，而於該基材之上方形成一3D阻抗結構，其中該 3D阻抗結構含有多數不同的垂向高度遍佈該整個結構 〇 2. 如申請專利範圍第旧之方法，其中該等不同的垂向高 度包含至少一高度係與另一高度大不相同。 3. 如申請專利範圍第2項之方法，其中該基材係為一挽性 基材。 4·如申請專利範圍第1項 .,^ 15 20 固乐貝之方法，其中形成一 3£)阻抗結構 的步驟更包含： 固化該阻抗物層而形成該3D阻抗結構。 &如申請專利範圍第4項之方法，其中該方法更包含： 在忒基材上造成一交又點陣列。 6·如申請專利範圍第5項 上 万忐其中在該基材上造成一 父又點陣列的步驟更包含： =向性地姓穿該3D阻抗結構之—第一， 而曝露出第一材料層的第一部份； 姓刻該第一材料層曝 Min 路的苐一部份，而使許多凹 槽被形成於該基材中，A 一中邊各凹槽的深度係大於第 23 1292588 拾、申請專利範圍 一材料層的厚度； 而曝露出第 而曝露出第 蝕穿該3D阻抗結構之—第二最薄層 一材料層的第二部份； 5 蝕刻第一材料層之曝露的第二部份； 蝕穿該3D阻抗結構之一第三最薄層 一材料層的第三部份； 沈積-第二材料層於該第一材料層的曝露部份及 該3D阻抗結構的剩餘部份上，而該第二材料層包含一 半導體材料和一導電材料；及 除掉該3D阻抗結構的剩餘部份。 7.=申請專利範圍第5項之方法，其中在該基材上造成一 交叉點陣列的步驟更包含： •非等向性地蝕穿該3D阻抗結構之一第一最薄層， 而曝露出第一材料層的第一部份； 蝕刻該第-材料層曝露的第一部份，而曝露出一 部份的基材； 敍穿該3D阻抗結構之—第二最薄層，而曝露出第 一材料層的第二部份； 沈積一第二材料層於第一材料層的曝露部份和該 3D阻抗結構的剩餘部份上，而該第二材料層包含一半 導體材料和一導電材料； 滾轉塗覆一第二阻抗層於該第二材料層上，且該 第二阻抗層具有與該3D阻抗結構不同的蝕刻速率； 蝕刻該第二阻抗層而曝露出第二材料層的第一部 24 1292588 拾、申請專利範圍 份； 餘刻第一材料層的第一部份； 蝕亥]η亥3D阻抗結構之第三最薄層，而曝露出第一 材料層的第三部份； 蝕刻該第一材料層的第三部份；及 除掉该3D阻抗結構的剩餘部份和第二阻抗層的剩 餘部份。 申明專利範圍第5項之方法，其中該3D阻抗材料包含 —通道係比另-通道更窄，而造成-交又點陣列 的步驟更包含： 尤積第一材料層於第一材料層的曝露部份和該 阻抗'、、σ構的剩餘部份上，而該第二材料層包含一半 導體材料和一導電材料； 沈積一第二阻抗層於該第二材料層上，且該第二 15 ⑮抗層係較容易被沒人該至少-通道中； 二非等向性地餘刻該第二材料層，而曝露出該扣阻 抗結構的一部份；及 除掉该3D阻抗結構的剩餘部份及第二阻抗層的剩 餘部份。 2〇 9·-種形成半導體元件的方法，包含： 提供一撓性基材； 沈積-第一材料層於該挽性基材上；及 沈積一阻抗層於第一材料層上； 利用-壓印工具在該阻抗層中形成一扣圖案； 25 1292588 拾、申請專利範圍 固化該阻抗層而在該第-材料層上形成-3D阻抗 結構，其中該3D阻抗結構包含多數不同的垂向高度’ 且至少有一向度係與另一高度大不相同；及 利用該犯阻抗結構在該撓性基材上造成一交叉點 5 陣列。 10.—種形成半導體元件的系統，包含： 一裝置可在一撓性基材上沈積一第一材料層； 一裝置可在該撓性基材上沈積一阻抗層； 一裝置可移轉一 3D圖案於該阻抗層，而在第一材 1〇 料層上形成一 3D阻抗層，且該3D圖案包含多數不同的 垂向高度其中至少有一高度係與另一高度大不相同； 及 一裝置可利用該3D阻抗層來在該撓性基材上形成 一交叉點陣列。 26
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