JP2004006872A - 半田で取着された装置の疲労抵抗性を向上させるための歪み吸収金属層 - Google Patents

半田で取着された装置の疲労抵抗性を向上させるための歪み吸収金属層 Download PDF

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John P Tellkamp
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Texas Instruments Inc
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Abstract

【課題】半田と金属との相互接続および熱機械的応力の信頼性について基本的な冶金的解決策を提供する。
【解決手段】集積回路チップ５０１は、リフロー取着５１０によって外部部品に接続される複数の導体パッドを有する。チップは、各パッド上にＮｉＴｉ合金被着層５０５を有し、合金は、熱機械的応力下の可逆的相転移で機能する組成と結晶組織を有し、これによって機械的歪みが合金層によって吸収される。好適には、合金は、Ｎｉ５５．０〜５６．０重量％と、Ｔｉ４４．０〜４５．０重量％とを有し、厚さが０．３〜６．０μｍであり、被着後、温度４５０〜６００℃で４〜６分間、再結晶化される。鑞づけ可能な金属層５０６は、合金上で、リフロー取着後に拡散バリヤーとして働く。
【選択図】　　　図５

Description

【０００１】
【発明の属する技術分野】
本発明は、広義の意味では、半導体装置および製造方法に係わり、具体的に言えば、半導体装置のフリップチップ組立品用の冶金的相互接続パッドの構造に関するものである。
【０００２】
【従来の技術】
集積回路（ＩＣ）チップを半導体パッケージまたは外部部品に接続するための導体パッド金属化処理部および半田バンプの構造、ならびに熱機械的応力および関連する信頼性リスクは、Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｂｕｓｉｎｅｓｓ　Ｍａｃｈｉｎｅｓ　Ｃｏｒｐｏｒａｔｉｏｎ　ｉｎ　１９６９（ＩＢＭ　Ｊ．Ｒｅｓ．Ｄｅｖｅｌｏｐ．，Ｖｏｌ．ｐｐ２２６−２９６）による一連の詳細な文献に記述されている。
【０００３】
半田リフローによってＩＣチップを基板または回路基板のような外部部品に組み立てる間、およびその後の装置作動の間に、半導体チップと基板との間に相当の温度差と温度サイクルが現れる。半田接合部の信頼性は、半導体材料と基板材料の熱膨張係数によって影響を受ける。例えば、シリコンとＦＲ−４の熱膨張係数の差は１桁以上である。この差は熱機械的応力の原因となり、それは半田接合部が吸収しなければならない。半田接続部の最適な高さおよび体積、および疲労と割れの予想開始点を含む上に引用した文献および１９８０年代初期の他の文献の詳細な計算は、いくつかの半田設計の解決方法を提案した。
【０００４】
フリップチップを含む製作方法および信頼性の問題は、ボールグリッドアレイ型パッケージについて幾分修正した形態で再び現れている。それらの文献「Ｃｈｉｐ　Ｓｃａｌｅ　Ｐａｃｋａｇｅ」（ＭｃＧｒａｗ−Ｈｉｌｌ，１９９９）において、Ｊｏｈｎ　Ｈ．Ｌａｕ　ａｎｄ　Ｓｈｉ−Ｗｅｉ　Ｒｉｃｋｙ　Ｌｅｅは、いくつかの半導体会社によって世界的に製作されているような現代の「チップスケール」系統の種々の半導体装置およびパッケージについて記述している。マイクロエレクトロニクス組立品およびパッケージにおける最新の設計と構想は、シリコンチップそれ自体よりも実質的に大きくないか、あるいはせいぜい２０％大きな面積の平坦な領域のパッケージを目的としている。チップスケールパッケージ（ＣＳＰ）として公知のこの構想は、それらのエレクトロニクス産業で特定の好評を得ており、製品サイズは、セルラコミュニケーション、ページャ、ハードディスクドライバ、ラップトップコンピュータおよび医用計測のように絶えず小さくなっている。大部分のＣＳＰ方法は、システムまたは配線ボードとインタフェースするために、パッケージの外面に半田バンプまたは半田ボールを有するフリップチップ組立品に基づいている。
【０００５】
フリップすべきチップは、インタポーザのような第２の相互接続表面に取り付けるか、あるいは代わりにプリント回路基板（ＰＣＢ）に直接結合することが可能である。次の相互接続部へのフリップチップの取付けは、チップ上の半田バンプまたはボールを第２のレベルの相互接続部の導体パッドに対し位置合わせし、次に第２の半田リフロー操作を実行することによって実施される。リフローの間に、バンプまたはボールが溶融し、半田を受容するためのパッドまたはトレースを有する次の相互接続レベルとの接合を形成する。半田リフローステップに続き、半導体チップ、あるならばインタポーザ（ｉｎｔｅｒｐｏｓｅｒ）、およびＰＣＢの間の熱膨張係数（ＣＴＥ）のミスマッチ（不整合）に起因する機械的応力を軽減するために、フリップチップは、チップとインタポーザまたはＰＣＢとの間にポリマーアンダフィル（ｕｎｄｅｒｆｉｌｌ）をしばしば使用する。集積回路が動作時に高熱から低温に循環するとき、多くの信頼性の問題が、半田バンプまたはボールに配置される応力により生じる。インタポーザの反対側の他の組の半田ボールを使用して、ＰＣＢとの接合工程を完了するとき、この第２の組はまた、同様の応力および信頼性の問題の影響を受ける可能性がある。
【０００６】
半田バンプの熱機械的応力を劇的に低減する１つの方法が、Ｔｅｓｓｅｒａ’ｓ　Ｍｉｃｒｏ−Ｂａｓｓ　Ｇｒｉｄ　Ａｒｒａｙパッケージに利用されている。シート状のコンプライアントエラストマは、外側ＰＣＢに固着された半田バンプをＩＣチップおよびインタポーザから実質的に切り離し、かくして熱的不整合を緩和する。この方法の不都合としては、組立の障害およびコスト的な問題がある。
【０００７】
他の方法は、接合部のまわりのプラスチック材料によって、半田接合部に対する熱機械的応力の一部を吸収し、またチップと基板との間のギャップを充填することを目的とする。例えば、２００１年５月８日発行の米国特許第６２２８６８０号、２００１年４月１０日発行の第６２１３３４７号、および２００１年６月１２日発行の第６２４５５８３号（Ｔｈｏｍａｓ　ｅｔ　ａｌ．，　Ｌｏｗ　Ｓｔｒｅｓｓ　Ｍｅｔｈｏｄ　ａｎｄ　Ａｐｐａｒａｔｕｓ　ｆｏｒ　Ｕｎｄｅｒｆｉｌｌｉｎｇ　Ｆｌｉｐ−Ｃｈｉｐ　Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｖｉｃｅｓ）参照。しかし、アンダフィル法は、マザーボードへの装置取付け後に好ましくないプロセスステップを有する。
【０００８】
他の方法は、保護オーバーコート周辺および導体パッドの下の誘電体材料に対する応力を低減する目的で、保護オーバーコートの頂部にポリマー層を適用する。例えば、Ｒｉｃｈａｒｄ　Ａ．Ｌａｒｓｅｎによる文献「Ａ　Ｓｉｌｉｃｏｎａｎｄ　Ａｌｕｍｉｎｕｍ　Ｄｙｎａｍｉｃ　Ｍｅｍｏｒｙ　Ｔｅｃｈｎｏｌｏｇｙ」（ＩＢＭ　Ｊ．Ｒｅｓ．Ｄｅｖｅｌｏｐ．，１９８０年５月、第２４巻、２６８−２８２ページ）参照。この論文は、周辺が厚いポリイミド層に位置するアンダバンプ金属化処理部に半田バンプを用いたフリップチップパッケージ技術の記述を含んでいる。バンプ構造は他のポリイミド層によって支持されることが多い。
【０００９】
【発明が解決しようとする課題】
半田と金属との相互接続および熱機械的応力の信頼性について基本的な冶金的解決策を提供する、半導体装置のフリップチップ組立品を製作するコヒーレントな低コストの方法に対し、緊急の必要性が生じている。方法は、異なる半導体製品群、および広範囲の設計および工程の変化に適用される程度に十分に柔軟であるべきである。好ましくは、これらの新規な方法は、新しい製造機械に投資を必要としないように、装備済みの装置をベースとして達成されなければならない。
【００１０】
【課題を解決するための手段】
リフロー取着によって外部部品に接続される複数の導体パッドを有する集積回路チップについて説明する。
チップは、各パッド上にニッケル・チタン合金の被着層を備え、合金は、熱機械的応力下の可逆的相転移により動作可能な組成と結晶組織を有し、これによって機械的歪みは合金層によって吸収される。好適には、ニッケル・チタン合金は、５５．０〜５６．０重量％のニッケルと、４４．０〜４５．０重量％のチタンとを有し、またその厚さは＜０．３〜６．０μｍであり、被着後に、温度４５０〜６００℃で４〜６分間、再結晶化される。鑞づけ可能な金属層は、ニッケル・チタン合金上で、リフロー取着後に拡散バリヤー（障壁）として働く。
【００１１】
ニッケル・チタン層およびリフロー取着部の形状は、最大応力の位置において同じである。しかし、ニッケル・チタンの結晶組織は、選択されたリフロー取着部の降伏応力よりも低い下超弾性プラトー応力（降伏応力）を有するマルテンサイトである。これによって、装置の平均疲労寿命（取着部が６３．２％の破損に至るまでの温度サイクル数）は相当延長される。
【００１２】
本発明の好適合金は、５５．５±０．５重量％のニッケル（Ｎｉ）と、４４．５±０．５重量％のチタン（Ｔｉ）（および、それぞれ最高０．０５％の酸素、鉄、および炭素）を有する。
【００１３】
本発明によれば、ＮｉＴｉおよびリフロー合金は、ＮｉＴｉが、温度サイクルの低温度においてリフロー合金の降伏強度未満の降伏強度を有するマルテンサイトであるように、共に選択される。したがって、ＮｉＴｉが優先的に降伏する。温度サイクルの高温度において、ＮｉＴｉは、リフロー合金よりも高い降伏強度のオーステナイトに変わる。したがって、リフロー合金が優先的に降伏する。
【００１４】
接合降伏特性におけるこの相殺関係の最終結果は、破損までの温度サイクルの合計数の改善である。塑性変形は、より大きな材料体積に分布される。
【００１５】
ＩＣチップ用のＮｉＴｉ層の製作、および電子デバイス用途の温度範囲のマルテンサイト／オーステナイト変態を達成するための再結晶は、本発明の本質的な観点である。
【００１６】
本発明によれば、ＮｉＴｉは、外側の鑞づけ可能な層と共に薄層として各装置の導体パッドに適用される。装置と外部部品との相互接続（例えば、ＦＲ４から製造されるプリント回路基板）の大部分は、適切な錫合金のリフロー可能な半田「ボール」である。本発明の機能に関する例は、典型的な定性試験に見ることができる。装置を回路基板に取り付けた後、−４０から＋１２５℃までの温度サイクルの繰返しが１５分間システムに施され、シリコンチップとＦＲ４ボードとの間の熱膨張係数差に起因する約１３・１０Ｅ−６／℃の歪み速度を引き起こす。
【００１７】
−４０から＋１２５℃の温度サイクルでは、ＮｉＴｉの下方超弾性応力は、破損の引き延ばしに有効であるためには半田の降伏応力未満でなければならない。半田の降伏応力については、２つの好ましい錫合金半田６３Ｓｎ／３７Ｐｂおよび９５．７５／Ｓｎ３．５Ａｇ／０．７５Ｃｕに関し、Ｍａｓａｚｕｍｉ　Ａｍａｇａｉにより「Ｃｈｉｐ　Ｓｃａｌｅ　Ｐａｃｋａｇｅ　Ｓｏｌｄｅｒ　Ｊｏｉｎｔ　Ｒｅｌｉａｂｉｌｉｔｙ　Ｍｏｄｅｌｉｎｇ　ａｎｄ　Ｍａｔｅｒｉａｌ　Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ」（Ｊ．Ｊａｐａｎ　Ｉｎｓｔ．Ｅｌｅｃｔｒｏｎｉｃｓ　Ｐａｃｋａｇｉｎｇ、第３巻、ｎｏ．１．、４５−５６ページ、２０００年１月）に出版されている。これらのデータを用い、また−４０から＋１２５℃までの温度間隔でこれらの２つの半田合金の降伏応力をプロットすると、結果は図３となる。降伏応力はＭＰａで測定される。
【００１８】
本発明の観点は、所定の温度範囲で所定の数のサイクルを完了した後に、装置の相互接続部の平均疲労寿命の所望の向上に基づき、ＴｉＮｉの組成および結晶性を決定する方法論／構想を提供することである。
【００１９】
本発明の他の観点は、ＴｉＮｉ層を備える装置の相互接続部の応力除去構造を提供することである。
【００２０】
本発明の他の観点は、ＴｉＮｉ層および完全な相互接続部構造を製作するためのプロセスフローを提供することである。
【００２１】
本発明の技術的な利点は、多種多様な半田合金が設けるＴｉＮｉ層と技術のために使用されることができること。
【００２２】
本発明の他の技術的な利点は、バンプで組み立てられた装置のためにポリマー界面層またはポリマーアンダフィルを必要とすることなく、組み立てられた装置の信頼度の向上を含み、製造コストを低減する。
【００２３】
本発明によって提示される技術的な進歩、ならびにその特徴は、添付図および添付請求項に記載された新規な特徴と関連して考察するとき、本発明の好ましい実施態様の次の説明から明らかになるであろう。
【００２４】
【発明の実施の形態】
ＮｉＴｉの基本的な特性は、１９９９年５月７日のＪｏｒｍａ　Ｒｙｈａｎｅｎ，　Ｕｎｉｖｅｒ　ｏｆ　Ｏｕｌｕ，　Ｆｉｎｌａｎｄによる「Ｂｉｏｃｏｍｐａｔｉｂｉｌｉｔｙ　Ｅｖａｌｕａｔｉｏｎ　ｏｆ　Ｎｉｃｋｅｌ−Ｔｉｔａｎｉｕｍ　Ｓｈａｐｅ　Ｍｅｍｏｒｙ　Ｍｅｔａｌ　Ａｌｌｏｙ」に要約されている。好ましいＮｉＴｉ合金は、温度依存の異なる２つの結晶組織、すなわちより低い温度の「マルテンサイト」およびより高い温度の「オーステナイト」に存在することができる。オーステナイトは簡単な立方構造を有し、強く、また硬質であり、マルテンサイトは、より複雑な菱形の構造を有し、可鍛性であり、また変形可能であり、破損までの伸びは２５％を越える。図１に、％のオーステナイトが温度の関数として概略的に記入されている。図１に示したように、加熱すると、マルテンサイト１０１は、「オーステナイト開始温度」Ａｓ（１０２）でオーステナイトに変わり始める。変態は、「オーステナイト終了温度」Ａｆ（１０３）で完了する。合金を冷却すると、オーステナイト１０４は「マルテンサイト開始温度」Ｍｓ（１０５）でマルテンサイトに変わり始める。マルテンサイトは、「マルテンサイト終了温度」Ｍｆ（１０６）で完全に逆戻りする。Ａｆよりも幾分より低い温度と、「歪みによって誘発されるマルテンサイトの最高温度」Ｍｄ（１０７）との間で、ＮｉＴｉ合金は、ゴムのように「超弾性」である。図１の陰付きの範囲は最適な超弾性の温度範囲を示している。Ｍｄの上方では、スリップによってＮｉＴｉは通常の合金のように変形される。Ａｓの下方では、材料はマルテンサイトであり、回復しない。ＮｉＴｉの組成および冶金処理は、上述の遷移温度に劇的な影響を及ぼす。
【００２５】
図２には、力の増加による固体の変形が示されている。外側の力または応力の増加がＨｏｏｋｉａｎの弾性範囲を越えた場合、大部分の金属および合金はスリップまたは転位によって変形する（不可逆変化）（図２Ａ参照）。ＮｉＴｉは、応力に応じてその結晶組織の配向を変え（双晶形成）、この場合、マルテンサイトの別形態は、１つのみの可能なオーステナイト母相に対応する２４の結晶学的に等価の面を有する。ＮｉＴｉ試料は、最大の歪みを形成する対応する別形態のみでＮｉＴｉ試料が構成されるまで変形する（可逆変化）。超弾性は、相当の変形の後に負荷を除くと、ＮｉＴＩが元の形状に戻る能力を指す（図２Ｂ参照）。この能力は、応力によって誘発されるマルテンサイト形成に基づく。外部応力の印加は、Ｍｓ（図１参照）よりも高い温度においてマルテンサイトの形成を引き起こす。巨視的変形はマルテンサイトの形成によって収容される。
【００２６】
応力が解放されると、マルテンサイトは変態してオーステナイトに戻り、試料はその元の形状に戻る（図２Ｂ）。超弾性ＮｉＴｉは、可塑的に変形されることなく通常の金属合金よりも数倍大きく歪ませることができ（ゴムのような挙動）、負荷を除くことによって約８％の歪みを回復することができる。
【００２７】
本発明によれば、−４０から＋１２５℃の温度サイクルにおいて、ＮｉＴｉの下超弾性プラトー応力は、破損の延期に有効であるためには、半田の降伏応力未満でなければならない。半田の降伏応力については、２つの好ましい錫合金半田６３Ｓｎ／３７Ｐｂ（共晶）および９５．７５／Ｓｎ３．５Ａｇ／０．７５Ｃｕ（鉛を含まない）に関し、Ｍａｓａｚｕｍｉ　Ａｍａｇａｉにより「Ｃｈｉｐ　Ｓｃａｌｅ　Ｐａｃｋａｇｅ　Ｓｏｌｄｅｒ　Ｊｏｉｎｔ　Ｒｅｌｉａｂｉｌｉｔｙ　Ｍｏｄｅｌｉｎｇ　ａｎｄ　Ｍａｔｅｒｉａｌ　Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ」（Ｊ．Ｊａｐａｎ　Ｉｎｓｔ．Ｅｌｅｃｔｒｏｎｉｃｓ　Ｐａｃｋａｇｉｎｇ、第３巻、ｎｏ．１．、４５−５６ページ、２０００年１月）に出版されている。これらのデータを用い、また−４０から＋１２５℃の温度間隔でこれらの２つの半田合金の降伏応力をプロットすると、結果は図３となる。降伏応力はＭＰａで測定される。本明細書に使用されているように、「降伏応力」という用語は、通常の材料が弾性の状態を離れ、可塑性の状態に入る応力を指す。
【００２８】
図３から理解できるように、降伏応力は、両方の半田合金について低い温度範囲３０１（約１０℃未満）で大きく増加する。高い温度範囲３０２（約１０℃超）では、温度に伴う降伏応力の変化は比較的小さい。
【００２９】
本発明によれば、ＮｉＴｉおよびリフロー合金は、ＮｉＴｉが、温度サイクルの下方温度範囲３０１においてリフロー合金の降伏応力未満の下超弾性プラトー降伏応力を有するマルテンサイトであるように、共に選択される。したがって、ＮｉＴｉが優先的に変形する。温度サイクルの高い温度範囲３０２において、ＮｉＴｉは、リフロー合金よりも高い降伏応力のオーステナイトに変わる。したがって、リフロー合金が優先的に降伏する。
【００３０】
本発明の用途を示すために、１５分のランプ（ｒａｍｐｓ）での−４０から＋１２５℃の温度サイクル試験の間の５０％の平均疲労寿命の向上の目標について、実施例を示す。計算によれば、次の応力を有するＮｉＴｉ合金の必要性が示される。
＊共晶半田合金では、０℃未満〜２０℃で１８〜３０ＭＰａの下超弾性プラトー応力、
＊鉛を含まない半田合金では、１５℃未満で２６．５〜４０ＭＰａの下超弾性プラトー応力。
【００３１】
図４では、これらの降伏応力は、それぞれ黒点印４０１と４０２、および４０３と４０４によって示されている。図４は、ＮｉＴｉヒステリシスが、図３に示した半田合金の降伏応力の範囲にわたって覆われる場合、上記の黒点目標値とマッチするＮｉＴｉヒステリシスの最適適合を示している。近似の温度として、図４は、ＮｉＴｉオーステナイト開始温度Ａｓ、１５℃、オーステナイト終了温度３５℃、マルテンサイト開始温度Ｍｓ、１８℃、およびマルテンサイト終了温度Ｍｆ、５℃を示している。上述の特性は、Ｓｐｅｃｉａｌ　Ｍｅｔａｌｓ　Ｃｏｒｐ．，Ｓｈａｐｅ　Ｍｅｍｏｒｙ　Ａｌｌｏｙｓ　Ｄｅｐｔ．，Ｎｅｗ　Ｈａｒｔｆｏｒｄ，Ｎｅｗ　Ｙｏｒｋから商業的に入手可能な「Ｂｏｄｙ　Ｔｅｍｐｅｒａｔｕｒｅ　ＮｉＴｉ　Ａｌｌｏｙ」と呼ばれる、例えば５５．５±０．５％のＮｉをベースとするＮｉＴｉ合金によって提供される。この合金は、最大０．０５％のＣ、０．００５％のＨ、０．０５％のＯ、０．０５％のＦｅ、および＜０．０１％の他の微量元素を含む。上超弾性プラトーは３４４ＭＰａにあり、ヒステリシスの下方ブランチ４０５は１４ＭＰａにある。この下方ブランチ４０５はまた、「下超弾性プラトー応力」と呼ばれる。図４が示すように、この下超弾性プラトー応力は、＋１０から−４０℃の温度範囲で、共晶半田および鉛を含まない半田の降伏応力よりも小さくなければならない。これらの特性は、温度サイクル範囲の半田の変形と両立できる。
【００３２】
本発明の好ましい実施態様の構造が、図５Ａに、導体パッドを有する集積回路（ＩＣ）チップの、全体として５００で示された一部分の概略断面図で示されている。チップ５０１の表面は、オーバーコート（外皮被覆）５０２（約０．８〜１．２μｍの厚さの典型的に窒化ケイ素またはオキシ窒化ケイ素、時にポリイミドのようなポリマー）を有する。このオーバーコートに窓が開口され、通常、アルミニウム、銅でドープしたアルミニウム、または銅のチップ金属化処理部（ｍｅｔａｌｌｉｚａｔｉｏｎ）５０３を露出する。追加の金属層５０４は、金属化処理部５０３との低いオーム抵抗の接点、オーバーコート５０２との信頼性の高い水分不透過性の接着、および外側ＮｉＴｉとの低いオーム抵抗の接点を確立する。好ましい選択は、０．５〜１．０μｍの厚さの範囲のチタン、タングステン、クロム、モリブデン、およびそれらの合金のような高融点金属を含む。
【００３３】
シーラント層５０４の頂部に、＜０．３〜６．０μｍの範囲の厚さのＮｉＴｉ層５０５がある。ＮｉＴｉ層は、５５．５〜５６．５重量％のニッケルと４３．５〜４４．５重量％のチタンを含む。被着後に、リフロー取着部（半田）の降伏応力よりも低い下超弾性プラトー応力を有するマルテンサイト結晶組織を得るために、層は、４〜６分の時間、４５０〜６００℃の温度範囲で再結晶化されている。
【００３４】
ＮｉＴｉ層５０５の頂部には、優れた鑞づけ性能のためにニッケルのような濡らし可能な金属から製造される層５０６がある。厚さの範囲は約０．３〜０．７μｍである。ニッケルがさらに拡散バリヤーとして機能する。最外側の金属は、３〜２０ｎｍの厚さ範囲のパラジウム、金、銀またはそれらの合金のような貴金属層５０７である。その目的は、層５０６の鑞づけ性能を維持することである。層５０７は、装置を外部部品にリフロー取着する工程において溶解することが可能である。
【００３５】
図５Ｂは、導体パッド上にインタコネクタ（半田）５１０を被着して、第１のリフローを行った後の、応力を吸収するＮｉＴｉ層を含む導体パッドを示している。この段階で、チップは、外部部品にフリップチップを組み立てる態勢にある。インタコネクタ５１０は、錫／インジウム、錫／銀、錫／ビスマス、錫／鉛、あるいは導電性接着剤またはｚ軸導電性の材料を含む錫、インジウム、錫合金から製造されたリフロー可能なバンプを備える。この段階で、ＩＣチップは、外部部品にフリップチップを組み立てる態勢にある。層５０６の鑞づけ性能を維持するために被着される層５０７は、組立工程で溶解されている。
【００３６】
図６では、図５ＢのＩＣチップは、フリップチップ技術によって、プリント配線板、フレキシブル基板、または他の任意の適切な基板材料のような外部部品６０１の上に組み立てられている。フリップチップ組立用の手段は、外部部品６０１の鑞づけ可能な金属端子６０３に溶融によって取り付けられるインタコネクタ６０２である。図５Ａの名称を保持し、図６に示したＩＣチップ部分５０１は、チップ保護オーバーコート５０２、チップ金属化処理部５０３、シーラント金属層５０４、応力を吸収するＮｉＴｉ層５０５、および鑞づけ可能な金属層５０６を含む。
【００３７】
シリコンの熱膨張係数、ＩＣチップ５０１の最も一般的な材料、および外部ボード６０１は相当異なり、ある場合には１０の係数だけ異なる。したがって、−４０から＋１２５℃の従来の循環のような温度動作範囲では、著しい熱機械的応力が相互接続バンプ６０２に、特に半田接合部のネック領域（首部分）６１０に及ぼされる。割れ６１１がネック領域６１０の半田表面に生じる確率は高い。この割れ６１１はＮｉＴｉ層５０５にのみ伝播でき、ここでそのエネルギはＮｉＴｉ材料の弾性によって吸収される。
【００３８】
脆性固体内の割れ形成に関するグリフィスのエネルギバランス概念（１９２０年に初版）によれば、発生期の割れまたはノッチの長さの変化は、全エネルギの和を変えることはできず、言い換えれば、表面エネルギおよび機械的エネルギの和は一定に留まるにちがいない。このことは、割れの伸長に関し、表面エネルギは全体的に増加し得るが、機械的エネルギは減少するにちがいないことを意味する。機械的エネルギそれ自体は、材料内に蓄えられた歪みポテンシャルエネルギと、外部に適用される負荷系のポテンシャルエネルギとの和から構成される。このことは、これらのエネルギの任意のものがより低い値を取るとき、拡大する割れのためにより多くの表面を発生する際に、自由になったエネルギを使用できることを示している。
【００３９】
半導体装置にグリフィス平衡要件を適用すると、破損応力よりも大きくなるように、均一な応力を印加した場合（例えば、半導体装置の動作および試験中）、停止または抑止されないならば、発生期の割れが自然にかつ際限なく伝播する可能性がある。次に、割れ前部における破損応力は、単位面積当たりの自由表面エネルギおよびヤング率（材料定数）に比例し、また開始割れまたはノッチの長さに反比例する。フリップチップ相互接続部の半田接合部は微小割れの発生について周知の領域であるので、割れの伝播による半導体装置の潜在的な破損の主要な関心事である。本発明は、半導体回路チップ内の半田割れを抑止するためにＮｉＴｉ層のエネルギを吸収する弾性を含む。一般に、単位面積当たりの割れ抵抗エネルギは、一桁増加していることが観測されている。
【００４０】
ＩＣチップコンタクト領域の形状とＮｉＴｉ層の厚さとに基づく計算が示すように、ＮｉＴｉ層によって加えられる電気抵抗は、半導体装置に使用される典型的な金結合線の電気抵抗よりも２〜３桁小さい。したがって、ＮｉＴｉ層の追加は半導体装置の速度に対し最小の影響を及ぼすにすぎず、したがって、まったく許容し得る。
【００４１】
図７は、ＮｉＴｉ層を製造する好ましいウェーハレベルプロセスフローのブロック図を示し、次の主要なステップを含む。
・ステップ７０１：入力：ウェーハファブからのＩＣウェーハ。このウェーハは、保護オーバーコートと、このオーバーコート内の複数の窓とを有し、アルミニウムまたは銅の相互接続チップ金属化処理部を露出する。
＊ステップ７０２：チップ金属化処理部と接触して、チップ保護オーバーコートに接着するように動作可能であるＴｉ（または他の高融点金属）層をスパッタリングすることによって被着。ステップ７０３：５５．５±０．５重量％のニッケルと４４．５±０．５重量％のチタンとから成るＮｉＴｉ合金をＤＣ（１６０Ｗ／ｉｎ２）またはＲＦスパッタリングすることによって被着。周囲温度で約１．０時間後に、層は４．０±１．５μｍの厚さ範囲にある。
＊ステップ７０４：４〜６分間、４５０〜６００℃で合金層を再結晶化し、半田付着部の降伏応力よりも低く、また熱機械的応力下で可逆的相転移により動作可能である下超弾性プラトー応力を有するマルテンサイト結晶組織を形成し、これによって機械的歪みが合金層によって吸収される。
＊ステップ７０５：鑞づけ可能な表面としておよび拡散バリヤーとして機能する０．３〜０．７μｍの厚さのＮｉ層をスパッタリングすることによって、あるいはスパッタリングおよび電解または無電解めっきすることによって被着。
＊ステップ７０６：約０．０２ｐｍの厚さのパラジウム層または０．００３〜０．００５μｍの金をスパッタリングすることによって、または電気めっきすることによって被着し、ニッケルの鑞づけ性能を維持する。
＊ステップ７０７：酸エッチングにより被着層をパターン化して、半田付着箇所を設ける。
＊ステップ７０８：半田「ボール」の付着。
＊ステップ７０９：出力：半田相互接続部の下の歪み吸収層を有するＩＣウェーハ。
【００４２】
以上、本発明の具体例について説明したが、この説明は、限定的に解釈すべきではない。具体例の各種変形と組合せ、および本発明の別の例については、前記説明から当業者には自明であろう。一例として、本発明は、高融点金属および貴金属の合金のような、従来の錫または半田技術による接触が困難または不可能である銅以外のＩＣ接合パッド金属化処理部に適用することができる。別の例として、本発明は、バッチ処理に応用して、製作コストをさらに低減化することができる。さらに別の例として、本発明は、ＮｉＴｉ合金の組成、合金層の厚さ、および再結晶温度と時間について自由な選択を与える。したがって、特許請求の範囲は、かかる変形または変形例を含むものである。
【００４３】
以上の説明に関して、さらに以下の項を開示する。
（１）リフロー取着によって外部部品に接続される複数の導体パッドを有する集積回路チップにおいて、
前記各パッドに付したニッケル・チタン合金の被着層と、前記ニッケル・チタン合金上の鑞づけ可能な金属層とを有し、
前記ニッケル・チタン合金は、熱機械的応力下の可逆的相転移で働くことのできる組成と結晶組織を有し、これによって機械的歪みが前記ニッケル・チタン合金層によって吸収され、
前記鑞づけ可能な金属層は、リフロー取着後の拡散バリヤーとして働くことができる集積回路チップ。
（２）前記ニッケル・チタン合金が５５．５±０．５重量％のニッケルと、４４．５±０．５重量％のチタンとを有する項目（１）に記載された集積回路チップ。
（３）前記ニッケル・チタン合金層が、厚さ約０．３〜６．０μｍを有する項目（１）または（２）に記載された集積回路チップ。
（４）前記結晶組織が、外部部品に対する前記リフロー取着の降伏応力よりも低い下超弾性プラトー（平坦）応力（Ｌｏｗｅｒ　Ｓｕｐｅｒｅｌａｓｔｉｃ　Ｐｌａｔｅａｕ　Ｓｔｒｅｓｓ）を有するマルテンサイトである項目（１）から項目（３）までのいずれか１項に記載された集積回路チップ。
（５）前記可逆的相転移が、−４０から＋１２５℃の温度範囲で機能する項目（１）から項目（４）までのいずれか１項に記載された集積回路チップ。
（６）前記鑞づけ可能な金属層がニッケルで形成され、厚さ約０．３〜０．７μｍを有する項目（１）に記載された集積回路チップ。
（７）第１の熱膨張係数を有する電子デバイスを第２の熱膨張係数を有する外側部材（ａｎ　ｏｕｔｓｉｄｅ　ｂｏｄｙ）に取着する冶金的相互接続部を含む半導体装置組立品において、
鑞づけ可能なニッケルバリヤー層によって覆われたニッケル・チタン合金の層を各々が含む複数の導体パッドを有する電子デバイスと、
各導体パッドの前記鑞づけ可能なニッケルバリヤー層に付された半田バンプとを含み、
前記外側部材が、前記電子デバイスの前記導体パッドに対応する位置に配置された複数の端子パッドを有し、
前記導体パッドが前記対応する端子パッドと整合するように、前記電子デバイスが前記外側部材に取着され、もって、複数の冶金的相互接続部が、前記ニッケル・チタン層において、前記第１および第２の熱膨張係数間の差による熱機械的応力に起因する歪みを吸収するように形成される半導体装置組立品。
（８）前記ニッケル・チタン合金が、５５．５±０．５重量％のニッケルと、４４．５±０．５重量％のチタンとを有する項目（７）に記載された半導体装置組立品。
（９）リフロー取着によって外部部品に接続される複数の導体パッドを有する集積回路チップの製作方法において、
５５．５±０．５重量％のニッケルと、４４．５±０．５重量％のチタンとから成るニッケル・チタン合金層を前記導体パッドに被着する段階と、
鑞づけ可能な金属の層を前記ニッケル・チタン合金の上に被着する段階とを含む集積回路チップの製作方法。
（１０）温度４５０〜６００℃で、前記ニッケル・チタン合金を再結晶化する段階を更に含む項目（９）に記載された集積回路チップの製作方法。
【００４４】
（１１）集積回路チップ５０１は、リフロー取着５１０によって外部部品に接続される複数の導体パッド（図５ｂ）を有する。集積回路チップは、導体パッドの各々の上にニッケル・チタン合金の被着層５０５を備え、ニッケル・チタン合金は、熱機械的応力下の可逆的相転移で機能する組成と結晶組織を有し、これによって機械的歪みが合金層によって吸収される。好適には、ニッケル・チタン合金が、５５．０〜５６．０重量％のニッケルと、４４．０〜４５．０重量％のチタンとを有し、また、その厚さが０．３〜６．０μｍであり、被着後に、温度４５０〜６００℃で４〜６分間、再結晶化される。鑞づけ可能な金属層５０６は、ニッケル・チタン合金上で、リフロー取着後に拡散バリヤーとして働くことができる。
【図面の簡単な説明】
【図１】温度（加熱と冷却）の関数としてＴｉＮｉのマルテンサイトからオーステナイトへの変態を概略的に示し、ヒステリシスおよび超弾性の温度範囲を示している。
【図２】図２Ａは、外部応力に起因するステンレス鋼の格子構造の変化を概略的に示している。
図２Ｂは、外部応力に起因するＴｉＮｉの格子構造の変化を概略的に示している。
【図３】Ｍａｓａｚｕｍｉ　Ａｍａｇａｉ，Ｊ．Ｊａｐａｎ　Ｉｎｓｔ．Ｅｌｅｃｔｒｏｎｉｃｓ　Ｐａｃｋａｇｉｎｇ、第３巻、ｎｏ．１、４５−５６ページ、２０００年１月に発表されたデータに基づき、−４０から＋１２５℃の温度範囲の半田合金６３Ｓｎ／３７Ｐｂおよび９５．７５／Ｓｎ／３．５Ａｇ／０．７５Ｃｕの降伏応力を概略的示している。
【図４】本発明による降伏応力対温度の２つのグラフ、すなわち図３に示したような２つの半田合金に関する曲線、およびフリップチップによって組み立てられた半導体装置の温度サイクルにおいて５０％の所望の平均疲労寿命の向上を達成するために最適適合を示すように特別に選択された商業的に入手可能な特定のＮｉＴｉ合金のヒステリシス曲線を示している。
【図５】図５Ａは、本発明によるＮｉＴｉ層を有する導体パッドを備える集積回路チップの一部分の概略断面図である。
図５Ｂは、相互接続部の半田のリフロー後の図５Ａの概略断面図である。
【図６】フリップチップを外部部品に組み立てた後の、導体パッド上に本発明のＮｉＴｉ層を有する集積回路チップの一部分の概略断面図である。
【図７】ＮｉＴｉ層をＩＣ導体パッド上に製作するためのウェーハレベルプロセスフローの単純化した概略ブロック図である。
【符号の説明】
１０１　マルテンサイト
１０４　オーステナイト
３０１　低い温度範囲
３０２　高い温度範囲
４０１　黒点
４０２　黒点
４０３　黒点
４０４　黒点
４０５　ヒステリシスの下方ブランチ
５００　集積回路（ＩＣ）チップの一部分の断面図
５０１　ＩＣチップ部分
５０２　チップ保護オーバーコート
５０３　チップ金属化処理部
５０４　シーラント層
５０５　ＮｉＴｉ層
５０６　鑞づけ可能な金属層
５０７　貴金属層
５１０　インタコネクタ
６０１　外部ボード
６０２　インタコネクタ
６０３　鑞づけ可能な金属端子
６１０　ネック領域
６１１　割れ
Ａｓ（１０２）　オーステナイト開始温度
Ａｆ（１０３）　オーステナイト終了温度
Ｍｓ（１０５）　マルテンサイト開始温度
Ｍｆ（１０６）　マルテンサイト終了温度
Ｍｄ（１０７）　歪みによって誘発されるマルテンサイトの最高温度

Claims (3)

  1. リフロー取着によって外部部品に接続される複数の導体パッドを有する集積回路チップにおいて、
    前記各パッドに付したニッケル・チタン合金の被着層と、前記ニッケル・チタン合金上の鑞づけ可能な金属層とを有し、
    前記ニッケル・チタン合金は、熱機械的応力下の可逆的相転移で働くことのできる組成と結晶組織を有し、これによって機械的歪みが前記ニッケル・チタン合金層によって吸収され、
    前記鑞づけ可能な金属層は、リフロー取着後の拡散バリヤーとして働くことができる集積回路チップ。
  2. 第１の熱膨張係数を有する電子デバイスを第２の熱膨張係数を有する外側部材に取着する冶金的相互接続部を含む半導体装置組立品において、
    鑞づけ可能なニッケルバリヤー層によって覆われたニッケル・チタン合金の層を各々が含む複数の導体パッドを有する電子デバイスと、
    各導体パッドの前記鑞づけ可能なニッケルバリヤー層に付された半田バンプとを含み、
    前記外側部材が、前記電子デバイスの前記導体パッドに対応する位置に配置された複数の端子パッドを有し、
    前記導体パッドが前記対応する端子パッドと整合するように、前記電子デバイスが前記外側部材に取着され、もって、複数の冶金的相互接続部が、前記ニッケル・チタン層において、前記第１および第２の熱膨張係数間の差による熱機械的応力に起因する歪みを吸収するように形成される半導体装置組立品。
  3. リフロー取着によって外部部品に接続される複数の導体パッドを有する集積回路チップの製作方法において、
    ５５．５±０．５重量％のニッケルと、４４．５±０．５重量％のチタンとから成るニッケル・チタン合金層を前記導体パッドに被着する段階と、
    鑞づけ可能な金属の層を前記ニッケル・チタン合金の上に被着する段階とを含む集積回路チップの製作方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272445A (ja) * 2008-05-08 2009-11-19 Fujitsu Ltd 電子部品装置

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867503B2 (en) * 2003-05-07 2005-03-15 Texas Instruments Incorporated Controlling interdiffusion rates in metal interconnection structures
US7193326B2 (en) * 2003-06-23 2007-03-20 Denso Corporation Mold type semiconductor device
TWI239620B (en) * 2003-09-05 2005-09-11 Advanced Semiconductor Eng Method for forming ball pads of ball grid array package substrate
US7064446B2 (en) * 2004-03-29 2006-06-20 Intel Corporation Under bump metallization layer to enable use of high tin content solder bumps
US7109587B1 (en) * 2004-05-25 2006-09-19 National Semiconductor Corporation Apparatus and method for enhanced thermal conductivity packages for high powered semiconductor devices
US20050275096A1 (en) * 2004-06-11 2005-12-15 Kejun Zeng Pre-doped reflow interconnections for copper pads
US7446399B1 (en) * 2004-08-04 2008-11-04 Altera Corporation Pad structures to improve board-level reliability of solder-on-pad BGA structures
US7223695B2 (en) * 2004-09-30 2007-05-29 Intel Corporation Methods to deposit metal alloy barrier layers
DE102005051857A1 (de) * 2005-05-25 2007-02-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. UBM-PAD, Lötkontakt und Verfahren zur Herstellung einer Lötverbindung
US20070085220A1 (en) * 2005-10-19 2007-04-19 Hortaleza Edgardo R Re-enforced ball-grid array packages for semiconductor products
KR100718169B1 (ko) * 2006-01-12 2007-05-15 한국과학기술원 니켈 표면 처리된 전자부품과 무전해 니켈 표면 처리된전자부품의 접합방법
ATE502398T1 (de) * 2006-01-24 2011-04-15 Nxp Bv Spannungspufferungsgehäuse für ein halbleiterbauelement
DE102006016090B4 (de) * 2006-04-04 2011-12-08 Albert-Ludwigs-Universität Freiburg Verfahren zum Herstellen mehrerer Lotdepots auf einem Substrat
US7923836B2 (en) * 2006-07-21 2011-04-12 International Business Machines Corporation BLM structure for application to copper pad
US20080157910A1 (en) * 2006-12-29 2008-07-03 Park Chang-Min Amorphous soft magnetic layer for on-die inductively coupled wires
SG148056A1 (en) 2007-05-17 2008-12-31 Micron Technology Inc Integrated circuit packages, methods of forming integrated circuit packages, and methods of assembling intgrated circuit packages
US7982137B2 (en) * 2007-06-27 2011-07-19 Hamilton Sundstrand Corporation Circuit board with an attached die and intermediate interposer
CN101765913B (zh) * 2007-07-30 2012-10-03 Nxp股份有限公司 底部粗糙度减小的半导体部件的应力缓冲元件
US7763965B2 (en) * 2007-09-25 2010-07-27 International Business Machines Corporation Stress relief structures for silicon interposers
US20090108443A1 (en) * 2007-10-30 2009-04-30 Monolithic Power Systems, Inc. Flip-Chip Interconnect Structure
US20090140423A1 (en) * 2007-11-29 2009-06-04 International Business Machines Corporation Underbump metallurgy employing sputter-deposited nickel titanium alloy
US8809182B2 (en) 2008-05-01 2014-08-19 International Business Machines Corporation Pad cushion structure and method of fabrication for Pb-free C4 integrated circuit chip joining
US7888259B2 (en) * 2008-08-19 2011-02-15 Ati Technologies Ulc Integrated circuit package employing predetermined three-dimensional solder pad surface and method for making same
JP4888473B2 (ja) * 2008-11-20 2012-02-29 ソニー株式会社 実装基板
JP5343979B2 (ja) * 2009-01-16 2013-11-13 トヨタ自動車株式会社 半導体装置、半導体装置の製造方法、半導体装置の製造装置、および半導体装置の評価方法
US20110006409A1 (en) * 2009-07-13 2011-01-13 Gruenhagen Michael D Nickel-titanum contact layers in semiconductor devices
US20110031596A1 (en) * 2009-08-05 2011-02-10 Gruenhagen Mike D Nickel-titanum soldering layers in semiconductor devices
JP2011165862A (ja) * 2010-02-09 2011-08-25 Sony Corp 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法
TWI419284B (zh) * 2010-05-26 2013-12-11 Chipmos Technologies Inc 晶片之凸塊結構及凸塊結構之製造方法
TW201208007A (en) * 2010-08-02 2012-02-16 Advanced Semiconductor Eng Semiconductor package
US8426971B2 (en) * 2010-08-27 2013-04-23 Diodes FabTech, Inc. Top tri-metal system for silicon power semiconductor devices
TWI490994B (zh) * 2012-09-03 2015-07-01 矽品精密工業股份有限公司 半導體封裝件中之連接結構
US9312607B2 (en) 2013-02-12 2016-04-12 Raytheon Company Load spreading interposer
CN104851860B (zh) * 2015-04-30 2018-03-13 华为技术有限公司 一种集成电路管芯及制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6481264A (en) 1987-09-22 1989-03-27 Fujitsu Ltd Semiconductor device
US4950623A (en) * 1988-08-02 1990-08-21 Microelectronics Center Of North Carolina Method of building solder bumps
FR2736569B1 (fr) 1995-07-13 1997-08-08 Thomson Csf Dispositif de connexion et procede de connexion
JPH09129647A (ja) 1995-10-27 1997-05-16 Toshiba Corp 半導体素子
US6255723B1 (en) 1997-10-27 2001-07-03 Tessera, Inc. Layered lead structures
FR2772657B1 (fr) * 1997-12-23 2000-03-03 Thomson Csf Procedure de realisation de pate a braser et joint de soudure obtenu
US6544880B1 (en) * 1999-06-14 2003-04-08 Micron Technology, Inc. Method of improving copper interconnects of semiconductor devices for bonding
JP2001024021A (ja) 1999-07-09 2001-01-26 Hitachi Ltd 半導体装置及びその製造方法
US6489229B1 (en) * 2001-09-07 2002-12-03 Motorola, Inc. Method of forming a semiconductor device having conductive bumps without using gold

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272445A (ja) * 2008-05-08 2009-11-19 Fujitsu Ltd 電子部品装置

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US20040164421A1 (en) 2004-08-26

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