JP2003528449A - ゲートドライバマルチチップモジュール - Google Patents

ゲートドライバマルチチップモジュール

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Abstract

(57)【要約】 マルチチップモジュール(2、MCM)が、性能を犠牲にすることなくサイズを縮小したパッケージ内で電源回路をコンピュータマザーボード上(4)に提供する。MCMは、基本的な電源回路構成部品を共にボールグリッドアレイ(BGA)基板上にパッケージする。BGA基板上に配置された2つのパワーMOSFET(8および10)が、入力電圧と接地との間にハーフブリッジ構成で接続される。MOSFETゲートドライバ(12)が、2つのパワーMOSFET(8および10)上のそれぞれのゲート入力に電気接続され、パワーMOSFETを交互に切り替えて、パワーMOSFET間の共通出力ノードで交流出力電圧を生成する。少なくとも1つのショットキーダイオード(16、18)が、BGA基板上に配置され、共通出力ノードと接地との間に接続されて、デッドタイムの導通期間中の損失を最小限に抑える。回路の入力コンデンサ(C4)がMCMハウジング内に含まれるが、この入力コンデンサは、MOSFETの近くに位置し、回路内の浮遊インダクタンスを低減する。MCMパッケージ(2)は、薄く、約1cm×1cm以下の寸法である。

Description

【発明の詳細な説明】
【０００１】 (発明の背景) 1.発明の分野 本発明はマルチチップモジュール(MCM)に関する。より詳細には、本発明は、
コンピュータマザーボード用のMCM電源回路に関する。
【０００２】 2.関連技術の説明 電源回路は通常、コンピュータマザーボード上のかなりの面積を占有する。性
能を犠牲にすることなく、コンピュータマザーボード上の電源回路のサイズを縮
小することが望ましいであろう。
【０００３】 (発明の概要) 本発明は、MOSFETゲートドライバと、2つのパワーMOSFETと、入力コンデンサ
を含む関連受動素子とを含み、すべてボールグリッドアレイ(BGA)基板上に装着
され、単一のチップにパッケージされたMCMを提供する。
【０００４】 本発明のMCMのパワーMOSFETは、入力電圧と接地との間にハーフブリッジ構成
で接続される。MOSFETゲートドライバは、2つのパワーMOSFETそれぞれのゲート
入力に接続され、パワーMOSFETを交互に切り替えて、パワーMOSFET間の共通出力
ノードで交流出力電圧を生成する。少なくとも1つのショットキーダイオードがB
GA基板上に配置され、共通出力ノードと接地との間に接続されて、デッドタイム
（deadtime）の導通期間中の損失を最小限に抑える。
【０００５】 受動回路構成部品には、入力電圧と接地との間に接続された入力コンデンサが
含まれ、この入力コンデンサはコンバータに入力キャパシタンスを提供する。有
利には、入力コンデンサが他のすべての構成部品と物理的に近接している。追加
の構成部品は、適切なバイアシング(biasing)をゲートドライバに提供する。す
べての構成部品はモールディングコンパウンドに入れられて、MCMパッケージを
形成する。
【０００６】 入力コンデンサを他の構成部品と非常に近接させてごく小さいパッケージ内に
装着することにより、以下のようないくつかの利点が実現される。
【０００７】 第1に、入力コンデンサとMOSFETとの間に非常に低い浮遊インダクタンスがあ
り、これにより、MOSFET寄生キャパシタンスCossおよび浮遊インダクタンスLを
含む回路内で引き起こされる「リング」が低減される。インダクタンスを低減す
ると、回路リングも低減される。
【０００８】 第2に、MCMパッケージ内に入力コンデンサを位置付けると、マザーボードのレ
イアウト独立性がもたらされ、もはやマザーボードはそのコンデンサを(MCMパッ
ケージ内のMOSFETから離して)含む必要がない。
【０００９】 第3に、コンデンサは、パッケージ内の1つのMOSFETの内蔵ダイオードを通る意
図されない電流(高di/dtを有する)の導通に対するバイパスとして働き、MOSFET
のQRR(逆回復電荷)をクランプするのを助ける働きをする。
【００１０】 このモジュールは、約11mm×11mm(すなわち約1cm×1cm)以下の側部寸法のパッ
ケージに封入することが好ましい。したがって、入力コンデンサはMOSFETから1c
m未満のところに位置する。
【００１１】 本発明のMCMは、性能のトレードオフなしにサイズが50%縮小し、プリント回路
板(PCB)から独立しているので有利である。このパッケージは、ディスクリート
の解決法に勝る性能向上をもたらすので有利である。
【００１２】 本発明の他の特徴および利点は、本発明に関する以下の説明から明らかになる
であろう。以下の説明では、添付の図面を参照する。
【００１３】 (好ましい実施形態の詳細な説明) 図1を参照すると、本発明のMCM2に関する好ましいレイアウトの図が示してあ
る。MCM2は、BGA基板4上に装着された6つのダイ（die）を備える。基板4の上部
表面には、複数のボンディングパッド6が配置されている。
【００１４】 ダイ8および10は、ハーフブリッジ構成で装着されたパワーMOSFETであり、そ
れぞれ好ましくはIRFC7811AおよびIRFC7809AパワーMOSFETである。ダイ12はMOSF
ETゲートドライバであり、好ましくはSemtech SC1405 High Speed Synchronous
Power MOSFET Smart Driverである。ダイ14、16、18は、図3の回路図に示すよう
に接続されるショットキーダイオードであり、好ましくはSKM863ダイオードであ
る。基板4の上部表面上に装着された能動構成部品は、ワイヤボンド20を使用し
て対応するボンディングパッド6に電気接続される。
【００１５】 図1に示す受動構成部品には、抵抗器R1、およびコンデンサC1、C2、C3、C4が
含まれ、これらもまた図3の回路図に示すように接続される。図では、受動構成
部品が対応するパッド6に直接接合されている。重要なことに、コンデンサC4はM
OSFET8および10の近くに装着される。
【００１６】 図2を参照すると、本発明のMCM2が立面図で示してある。複数のはんだボール2
2が、基板4の下部表面上に配置されている。完成したパッケージでは、基板4の
上部表面上の構成部品は、Nitto HC 100などモールドコンパウンド24内にカプセ
ル化される。ハウジング2の寸法は約1cm×1cmであり、したがってマザーボード
上で占める空間が非常に少ない。
【００１７】 図3を参照すると、電源MCM2の回路図が示してある。パワーMOSFET8および10が
、ハーフブリッジ構成で装着され、入力電圧VINと接地PGNDとの間に直列接続さ
れる。外部回路キャパシタンスCEXTが、VINに接続される。MOSFETゲートドライ
バ12のハイサイド出力ゲートドライブTGが、ハイサイドパワーMOSFET8のゲート
入力20に接続される。MOSFETゲートドライバ12のローサイド出力ゲートドライブ
BGが、ローサイドパワーMOSFET10のゲート入力22に接続される。ゲートドライバ
12は、パワーMOSFETを交互に切り替えて、パワーMOSFET間の共通出力ノードSW N
ODEで交流出力電圧を生成する。
【００１８】 ショットキーダイオード16および18は、共通出力ノードSW NODEと接地との間
に接続されて、デッドタイムの導通期間中の損失を最小限に抑える。入力コンデ
ンサC4が、入力電圧VINと接地PGNDとの間に接続される。2つの並列ダイオード16
および18の使用は、構成部品の対称的なレイアウトを維持するのに役立つ。一般
に、出力インダクタ30がSW NODEと出力電圧端子VOUTとに接続されることになる
。出力回路内には出力コンデンサCOUTもある。
【００１９】 供給電圧VDDは、ピンVCC上でMOSFETゲートドライバ12に供給される。ショット
キーダイオード14、およびブートストラップピンBSTとDRNピンとの間に接続され
た抵抗器R1/コンデンサC2で構成されるブートストラップ回路が設けられ、ハイ
サイドMOSFET8のためのフローティングブートストラップ電圧を発生させる。
【００２０】 TTLレベルの入力信号は、ラインDRV_IN上でMOSFETドライバピンCOに供給され
る。デバイスの動作は、MOSFETドライバ12のイネーブルピンEN上で最低2.0ボル
トを供給することによってイネーブルになる。ステータスピンPRDYは、+5Vの供
給電圧のステータスを示す。供給電圧が4.4V未満のときは、この出力はローに駆
動される。供給電圧が4.4Vよりも大きいときは、この出力がハイに駆動される。
この出力は、10mAのソースおよび10μAの能力を有する。PRDYがローのときは、
ドライバ12に内蔵の不足電圧（undervoltage）回路が、ドライバ出力TGとBGが両
方ともローであることを保証する。
【００２１】 図4を参照すると、MCM2に関するタイミング図が示してある。通常63ナノ秒の
ターンオン遅延tD(ON)が、MCM2の信号入力DRV_INと出力SW NODEとの間に存在す
る。通常26ナノ秒のターンオフ遅延tD(OFF)が、MCM2の信号入力DRV_INと出力SW
NODEとの間に存在する。遅延の一部はドライバ12固有のものである。
【００２２】 供給電圧は、4.2Vから6.0Vまでの範囲に及ぶ可能性がある。5ボルトから12ボ
ルトまでの間の入力電圧を用いることができ、0.9〜2.0Vの範囲の出力を提供す
る。出力電流は、通常15Aである。デバイスは、300〜1000kHzの周波数で動作す
る。
【００２３】 図3の回路の動作は、入力コンデンサC4とMOSFET10の間の間隔が本来近接して
いることによって大きく向上する。
【００２４】 第1に、コンデンサC4をマザーボードから除去することで、マザーボードのレ
イアウト上の柔軟性が増す。
【００２５】 第2に、コンデンサC4がMOSFET8および10に非常に近いので、回路内の浮遊イン
ダクタンスは、C4がチップの外のマザーボード上に位置する場合に生じる浮遊イ
ンダクタンスと比較して低減される。この近接した位置付け(約1センチ以下)に
より、回路内の「リング」が実質的に減少する。より具体的には、図3に示すよ
うに、MOSFET10は寄生キャパシタンスCOSSを有する。浮遊インダクタンスLおよ
びCOSSを含む回路は、その共振周波数でリンギングする傾向がある。Lを低減す
ることにより、このリングもまた低減される。
【００２６】 コンデンサC4の第3の利点は、MOSFET10のQRR(逆回復電荷；reverse recovery
charge)をクランプし、高di/dtがモジュール2から出てマザーボード内に流れな
いようにすることである。より具体的には、図3Aは、図3の一部に相当する回路
であり、MOSFET10の内蔵ダイオードを特に示している。デッドタイム中、MOSFET
8も10もオフの間、図3のショットキーダイオード16および18を介して導通が生じ
るが、いくらかの「残留」電流もMOSFET10の内蔵ダイオードを介して導通する。
MOSFET10の内蔵ダイオードが導通している間にMOSFET8がオンになると、逆回復
電流が外部コンデンサCEXTから非常に高いdi/dtで供給されることになる。しか
し、コンデンサC4が、この高di/dtに対するバイパスとして働く。図3のコンデン
サC4も同様の目的を果たす。
【００２７】 以上、本発明について特定の実施形態に関して述べたが、その他多くの変形お
よび修正、ならびに他の使用法も、当業者には明らかになるであろう。
【図面の簡単な説明】
【図１】 本発明のMCM内に共にパッケージされた能動および受動構成部品の平面図であ
る。
【図２】 本発明によるMCMの立面図である。
【図３】 本発明によるMCMの回路図である。
【図３Ａ】 図3の一部に相当する回路図である。
【図４】 本発明によるMCMに関するタイミング図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 5H007 AA01 AA03 CA02 CB02 CB12 DB03 HA03 HA04

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータマザーボード上に電源回路を提供するためのマ
    ルチチップモジュール(MCM)であって、 ボールグリッドアレイ(BGA)基板と、 当該BGA基板上に配置され、入力電圧と接地との間にハーフブリッジ構成で接
    続された2つのパワーMOSFETと、 前記BGA基板上に配置され、前記2つのパワーMOSFETそれぞれのゲート入力に電
    気接続され、前記パワーMOSFETを交互に切り替えて、前記パワーMOSFET間の共通
    出力ノードで交流出力電圧を生成するMOSFETゲートドライバと、 前記BGA基板上に配置され、前記共通出力ノードと接地との間に接続されて、
    デッドタイムの導通期間中の損失を最小限に抑える少なくとも1つのダイオード
    と、 前記基板上に配置され、前記入力電圧と接地との間に接続された入力コンデン
    サとを備えていることを特徴とするモジュール。
  2. 【請求項２】 前記共通出力ノードと接地との間に前記ダイオードと並列接
    続された別のダイオードをさらに備えていることを特徴とする請求項1に記載の
    モジュール。
  3. 【請求項３】 前記基板が約1cm×1cm以下の面積を有していることを特徴と
    する請求項1に記載のモジュール。
  4. 【請求項４】 前記入力コンデンサが前記MOSFETから1cm未満だけ離間され
    ていることを特徴とする請求項1に記載のモジュール。
  5. 【請求項５】 前記入力コンデンサが前記第1および第2のMOSFETに隣接して
    位置することを特徴とする請求項1に記載のモジュール。
  6. 【請求項６】 前記基板と、前記MOSFETと、前記ゲートドライバと、前記少
    なくとも1つのダイオードとを封入する絶縁ハウジングをさらに備え、マザーボ
    ードに装着されるようにボールグリッドアレイが前記ハウジングの底を通って露
    出していることを特徴とする請求項1に記載のモジュール。
  7. 【請求項７】 前記ハウジングが約1cm×1cm以下の面積を有していることを
    特徴とする請求項6に記載のモジュール。
  8. 【請求項８】 前記入力コンデンサが前記第1および第2のMOSFETに隣接して
    位置していることを特徴とする請求項6に記載のモジュール。
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