KR100863879B1 - 로우 사이드 구성 요소 및 이를 포함하는 동기형 ｄｃ-ｄｃ 컨버터 회로 - Google Patents

로우 사이드 구성 요소 및 이를 포함하는 동기형 ｄｃ-ｄｃ 컨버터 회로 Download PDF

Info

Publication number
KR100863879B1
KR100863879B1 KR1020027013347A KR20027013347A KR100863879B1 KR 100863879 B1 KR100863879 B1 KR 100863879B1 KR 1020027013347 A KR1020027013347 A KR 1020027013347A KR 20027013347 A KR20027013347 A KR 20027013347A KR 100863879 B1 KR100863879 B1 KR 100863879B1
Authority
KR
South Korea
Prior art keywords
driver
fet
circuit
synchronous
source
Prior art date
Application number
KR1020027013347A
Other languages
English (en)
Other versions
KR20020093025A (ko
Inventor
벨레르니콜라스제이
디그루트레오나르두스에이
루테르필립
Original Assignee
엔엑스피 비 브이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔엑스피 비 브이 filed Critical 엔엑스피 비 브이
Publication of KR20020093025A publication Critical patent/KR20020093025A/ko
Application granted granted Critical
Publication of KR100863879B1 publication Critical patent/KR100863879B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Power Conversion In General (AREA)

Abstract

본 발명은 로우 사이드 구성요소 및 동기형 dc 전압 컨버터 회로에 관련된다. 동기형 FET(8)는 고전압 전력 접속부 및 저전압 전력 접속부(134, 138) 사이에서 전력이 공급되는 드라이버(32)에 의해 제어된다. 타이밍 회로(150)는 제어 입력단 상의 신호에 따라 드라이버 회로를 제어한다. 드라이버 회로(32)는 예컨대 레벨 시프트 회로(136)에 의해 타이밍 회로(150)로부터 절연되며, 드라이버 회로의 저전압 전력 접속부(138)는 동기형 FET(8)의 소스(108)에 직접 접속된다. 이것은 과도 전압 효과를 감소시킬 수 있다.

Description

로우 사이드 구성 요소 및 이를 포함하는 동기형 ＤＣ-ＤＣ 컨버터 회로{INTEGRATED FET AND DRIVER}
본 발명은 집적 FET 및 드라이버에 관한 것으로, 보다 구체적으로는 동기형 dc-dc 변환 회로에서 사용하기 위한 집적 FET 및 드라이버에 관한 것이나, 이것으로 한정되지는 않는다.
직류-직류(dc-dc) 컨버터는 당업계에 알려져 있으며, 예컨대, 12V 전압 공급으로부터 1.5V 전압 레일(rail)을 제공하기 위하여, 하나의 dc 전압 레벨을 다른 전압 레벨로 변환하는데 일반적으로 사용된다.
컨버터의 한가지 유형인 동기형 dc-dc 컨버터가 도 1에 개략적으로 도시되어 있다. 입력 전압(Vin)은 입력 단자(2, 4) 사이에 인가된다. 한쌍의 트랜지스터, 즉, 도 1의 경우 전계 효과 트랜지스터(6, 8)는 입력 단자(2, 4) 사이에 접속된다. 입력 단자(2)에 인접한 트랜지스터(6)는 제어 FET 또는 하이 사이드(high side) 트랜지스터로서 알려져 있고, 접지에 인접한 트랜지스터(8)는 동기형(sync) FET 또는 로우 사이드(low side) 트랜지스터로서 알려져 있다. 하이 사이드는 로우 사이드보다 상대적으로 더 포지티브(positive)이지만, 반드시 하이 사이드 또는 로우 사이드가 접지에 대해 어떤 특별한 관계를 가질 필요는 없다.
트랜지스터들(6, 8) 간의 노드는 스위치 노드(switch node)(10)로서 알려져 있다. 스위치 노드는 인덕터(12)를 통과하고 캐패시터(14)를 가로질러 출력단(16)에 대해 공급을 행한다.
제어 FET 및 동기형 FET는 각각 드라이버(30, 32)에 의해 구동된다.
제어 회로(18)는 입력 제어 단자(20) 상의 하나의 입력과, 출력단(16)으로부터 피드백 경로(22)를 통해 공급되는 다른 입력을 갖는다. 제어 회로(18)는 출력단에서 일정한 전압을 유지하도록 FET(6, 8)를 제어하기 위해 제어 신호를 공급하여 트랜지스터들(6, 8)을 교대로 오프 및 온으로 스위칭한다. 제어 신호는 제어 FET와 동기형 FET를 교대로 도전시키는 교류 신호이다. 출력단(16)에서 바람직한 전압을 획득하도록 마크-스페이스(mark-space) 비율, 즉 제어 FET가 도전되는 시간 대 동기형 FET가 도전되는 시간의 비율이 변경된다.
이러한 dc-dc 컨버터들의 예로는 인텔사의 WO98/49607과 리(Lee)의 US5,479,089에 개시된 것들이 포함된다.
동기형 dc-dc 컨버터의 한가지 특징은 하이 사이드 트랜지스터와 로우 사이드 트랜지스터(6, 8)가 동시에 스위치-온 되는 것이 일반적으로 바람직하지 않다는 것이다. 두 트랜지스터가 동시에 온 되면, 입력 전압은 제어 FET 및 동기형 FET를 통해 두 입력 단자(2, 4) 사이에 직류가 통과함으로써 단락된다. 이러한 현상은 "슈트-쓰루우(shoot-through)"로서 알려져 있다. 따라서, 제어 회로(18)는 일반적으로 임의의 시간에 두 트랜지스터(6, 8) 중 하나만이 스위치 온 되는 것을 보장하도록 구성된다.
이것은 통상적으로 두 전압을 모니터링함으로써 수행된다. 하이 사이드 트랜지스터(6)가 스위치 오프될 때까지는 로우 사이드 트랜지스터(8)가 스위치 온되지 않도록 스위치 노드(10)가 모니터링된다. 로우 사이드 트랜지스터(8)의 게이트(24)의 전압은 로우 사이드 트랜지스터(8)가 스위치 오프될 때까지 하이 사이드 트랜지스터가 스위치 온되지 않도록 모니터링된다. WO98/49607은 이러한 유형의 회로를 개시하며, 리(Lee)의 US5,479,089도 마찬가지이다.
어느 FET도 도전되지 않는 데드 타임(dead time)은 트랜지스터의 문턱 전압과 동기형 FET의 용량에 의존하며, 이것은 개별적인 FET의 선택뿐 아니라 선택된 FET의 파라미터들의 제조 편차(spread)에 기인해 크게 변화한다. 이것은 제어 IC가 슈트 쓰루우를 피할 수 있는 데드 타임을 생성하기 위해 이들 파라미터들의 신중한 예상치들(conservative estimates)을 사용해야 함을 의미한다. 이것은 일반적으로 제어 회로가 사용된 특정 FET에 대해 최적화된 경우에 가능한 것보다 긴 데드 타임을 초래한다.
최근에 스위칭 및 클럭 속도를 증가시키려는 추세에 있고, 이것은 하이 사이드 또는 로우 사이드 트랜지스터(6, 8) 중 어떤 것도 온되지 않은 데드 타임의 의미을 증가시킨다. 데드 타임을 감소시키는 것이 유익하게 되는 것이다.
단일의 하이 사이드 및 로우 사이드 트랜지스터를 사용하는 대신 복수의 FET가 병렬로 사용되는 경우에는 또 다른 단점이 발생한다. 병렬 FET는, FET가 제공되는 회로의 제조 편차 또는 변화성에 의해 역시 야기되는 상이한 게이트 저항 및 다른 파라미터들로 인해 정확히 동일한 시간에 스위치할 수 없다. 따라서, 하이 사이드 FET들 또는 로우 사이드 FET들이 모두 스위치 오프되는 시점과 그에 따라 다른 FET들이 스위치 온될 수 있는 때를 정확히 판정하는 것이 어렵게 된다. 일반적으로 채택되고 있는 해결책은 회로 내에 게이트 저항을 포함시키는 것이지만, 이것은 특히 고주파수에서 MOSFET의 스위칭 속도를 저하시키고 스위칭 손실을 증가시킨다. 따라서, 보다 용이하게 병렬 FET를 사용할 수 있는 회로 구성을 제공하는 것이 유익하게 된다.
이러한 동기형 회로의 구현예가 도 2에 도시되어 있다. 드라이버 IC는 단일의 패키지(130) 내에 타이밍 회로(150), 외부 제어 FET(6) 드라이버(30) 및 외부 동기형 FET(8) 드라이버(32)를 일체화한다. 도 2에는 도시되지 않은 외부 제어 회로(18)가 타이밍 회로(150)에 PWM 제어 신호를 제공한다. 타이밍 회로(150)에 전력을 공급하기 위해 패키지(130) 상의 입력 단자(80, 82) 사이에 전압이 공급된다. 하나의 입력 단자(82)는 접지 레일(140)에 접속된 접지 단자(ground terminal)이며, 접지 레일(140)에는 또한 동기형 FET(8)가 접속된다. 제어 FET 드라이버(30)는 제어 FET(6)와 동기형 FET(8) 간의 스위치 노드(10)와 별도의 전압 입력(134) 사이의 전압에 의해 구동된다. 제어 FET 드라이버(30)는 동기형 FET 드라이버(32)와 상이한 dc 전압으로 동작하며, 따라서 동기형 FET 드라이버(32)와 타이밍 회로(150)로부터 절연되어 있다. 또한, 레벨 시프트 회로(level shift circuit)(132)는 제어 FET 드라이버(30)의 절연을 유지하면서 타이밍 회로(150)로부터 제어 FET 드라이버(30)로 신호가 전달될 수 있게 한다. 따라서 제어 FET 드라이버(30)는 회로 접지에 대해 "플로팅(float)"할 수 있다.
이러한 회로에서의 문제점은 적어도 부분적으로는 다양한 도선내의 기생 인덕턴스의 영향으로 인한 스위칭 주파수 제한이 있다는 것으로서, 이러한 기생 인덕턴스는 사용된 정확한 접속 배열에 따라 게이트 또는 접지 전압에 교란을 초래할 수 있다.
발명의 개요
본 발명에 따르면, 소스, 드레인 및 게이트를 갖는 동기형 FET와, 고전압 전력 접속부 및 저전압 전력 접속부 사이에서 전력이 공급되며 동기형 FET를 구동하기 위해 동기형 FET의 게이트에 접속되는 출력단을 갖는 드라이버 회로와, 제어 입력단 상의 신호에 따라 드라이버 회로를 제어하는 타이밍 회로를 포함하는 로우 사이드 구성요소가 제공되고, 이때 드라이버 회로는 타이밍 회로로부터 절연되며, 드라이버 회로의 저전압 전력 접속부는 동기형 FET의 소스에 직접 접속된다.
따라서, 본 발명은 로우 사이드 FET 스위칭 디바이스를 제공하며, FET는 자신의 소스 전극과 자신에 관련된 게이트 드라이버 회로의 로우 사이드 사이의 내부 직접 접속부를 구비한다.
이러한 국부적 접속은 특히 낮은 인덕턴스를 갖는 접속일 수 있다.
로우 사이드 드라이버를 접속하는 다른 방법들은 다수의 단점을 갖는다.
한가지 선택사양은 간단히 로우 사이드 드라이버 접지를 회로 접지에 접속시키는 것이다. 이러한 해결책은 본질적으로 개별적인 구성요소들을 이용하는 오늘날의 회로 구성에서 사용되는 것이다(예컨대, 도 2). 그러나, 이러한 접근방법은 두가지 문제점을 초래한다. 첫째, 한편으로는 드라이버를 MOSFET 게이트에 접속시키고 다른 한편으로는 접지를 통해 MOSFET 소스에 접속시키는 회로 루프에 의해 둘러싸여지는 면적이 비교적 크다. 이것은 게이트 드라이버 회로에 높은 인덕턴스를 초래하며, 높은 인덕턴스는 게이트-소스 전압의 응답 시간을 제한하고 따라서 스위칭 속도를 제한한다. 둘째, FET가 스위칭될 때 전류의 높은 변화율은 소스 접속부의 기생 인덕턴스 양단에 전압을 발생시킨다. FET의 턴온 시에 이것은 FET 칩에 걸리는 게이트-소스 전압을 감소시키고 FET의 스위칭 속도를 저하시킨다. FET의 턴 오프시에 이것은 게이트-소스 전압에, FET를 다시 턴온시키려는 경향이 있는 포지티브 스파이크(positive spike)를 발생시키는데, 이러한 현상은 통상 "게이트 바운스(gate bounce)"로서 알려져 있다.
다른 선택사양은 드라이버 접지를 드라이버에 인접하는 FET의 소스에 간단히 접속시키는 것이다. 이것은 앞 문단에서 언급된 두가지 문제점중 첫번째 문제점, 즉, 드라이버와 FET를 포함하는 회로의 면적이 커지는 문제를 해결한다. 그러나 불행히도, 이러한 선택사양의 경우에도 소스 접속부의 기생 인덕턴스 양단의 전압이 이제는 타이밍 및 드라이버 회로의 접지 전압에 교란을 발생시킨다는 문제점이 있는데, 이것은 "그라운드 바운스(ground bounce)"로서 통상 알려져 있으며 드라이버 또는 타이밍 회로의 오동작을 초래할 수 있다.
이와 달리, 본 발명의 발명자들은 타이밍 회로로부터 드라이버 IC를 절연시키고 FET 소스에 직접 접속되는 드라이버의 저전압 복귀부(the low voltage return)를 접속시킴으로써 장점이 얻어질 수 있음을 발견하였다. 국부적인 직접 접속은 게이트-소스 루프 인덕턴스를 최소화하며 이는 게이트-소스 전압의 빠른 상승 및 하강 시간에 기여한다. 또한, 소스 접속부의 기생 인덕턴스는 게이트-소스 전압의 감소를 초래하지 않으며 결과적으로 FET의 턴온 시에 스위칭 속도 저하를 초래하지 않는다.
더욱이, 드라이버 회로가 타이밍 회로로부터 절연되기 때문에 타이밍 회로는 그렇지 않은 경우에 드라이버의 접지된 저전압측에 대한 FET의 소스의 직접 접속이 발생시킬 수 있는 접지 교란에 대해 쉽게 영향을 받지 않는다.
레벨 시프트 회로 또는 디커플링 회로(decoupling circuit)는 타이밍 회로와 드라이버 회로 사이에 구현될 수 있다.
FET와 드라이버는 분리된 반도체 바디(body)로 형성될 수 있다. 직접 접속부는 FET의 소스와 드라이버 사이에 접속된 접합 와이어(bond wire)일 수 있다.
다른 실시예에서, FET와 드라이버는 공통의 반도체 바디에 집적된다.
드라이버 회로는 타이밍 회로와 동일 반도체 칩상에 집적될 수 있다. 드라이버 회로는 접합부 절연(junction isolation)에 의해 또는 실리콘-온-인슐레이터 프로세스를 사용함으로써 로우 사이드 구성요소의 나머지로부터 절연될 수 있다.
로우 사이드 구성요소는 단일의 패키지 내에 포함될 수 있다.
본 발명은 제어 FET 및 동기형 FET를 포함하는 완전한 전압 레귤레이터에서도 응용된다. 따라서, 본 발명은 제어 FET를 구동하는 하이 사이드 드라이버와, 동기형 FET를 구동하는 로우 사이드 드라이버 및 제어 입력단 상에서 신호를 수신하여 제어 입력단 상의 신호에 따라 교대로 제어 FET 및 동기형 FET를 구동하도록 하이 사이드 및 로우 사이드 드라이버를 제어하는 타이밍 회로를 포함하되, 하이 사이드 드라이버는 레벨 시프터를 통해 타이밍 회로로부터 절연되고 타이밍 회로에 의해 구동되며, 로우 사이드 드라이버는 타이밍 회로 및 하이 사이드 드라이버로부터 절연되고 레벨 시프터를 통해 구동되는 동기형 dc-dc 컨버터 회로를 제공할 수 있다.
회로의 다양한 구성요소들은 다양한 방법으로 패키지될 수 있다. 예컨대, 단일의 하이브리드 회로 패키지는, 아마도 인덕터와 캐패시터를 제외하고, 전체 회로를 포함할 수 있다.
이와 달리, 하이 사이드 드라이버는 제어 FET와 함께 패키지될 수 있다. 별개의 패키지는 로우 사이드 드라이버와 동기형 FET를 포함할 수 있다. 각 패키지는 별개의 타이밍 회로를 포함할 수 있다.
본 발명의 보다 나은 이해를 위하여, 이제부터 아래와 같은 첨부 도면을 참조하여 단지 예시적인 특정 실시예들이 설명된다.
유사하거나 상응하는 구성요소들에 대해서는 동일한 참조부호가 사용되었다.
도 1은 통상적인 동기형 dc-dc 컨버터의 개략도,
도 2는 관련 구성의 개략도,
도 3은 본 발명의 제 1 실시예의 개략도,
도 4는 제 1 실시예의 패키징을 도시하는 도면,
도 5는 제 1 실시예의 구성이 어떻게 게이트 바운스를 감소시키는지를 예시하는 도면,
도 6은 본 발명의 제 2 실시예의 회로도,
도 7은 제 2 실시예에 사용된 패키지들 중 하나를 예시하는 도면,
도 8은 본 발명의 제 3 실시예를 도시한 도면.
도 3을 참조하여, 이제 본 발명에 따른 회로가 설명되는데, 이 회로는 도 2에 도시된 기본적인 동기형 컨버터 회로의 수정을 나타낸다. 도 2에 도시된 바와 같이, 타이밍 회로(150)는 제어 FET(6)를 구동하기 위한 제어 FET 드라이버(30)와 동기형 FET(8)를 구동하기 위한 동기형 FET 드라이버(32)를 제어한다. 제어 FET 드라이버(30)는 동기형 FET 드라이버(32)와는 다른 dc 전압으로 동작하며, 따라서 기판 상에서 동기형 FET 드라이버(32) 및 타이밍 회로(150)로부터 절연된다. 또한, 레벨 시프트 회로(132)는 제어 FET 드라이버(30)의 절연을 유지하면서 타이밍 회로(150)로부터 제어 FET 드라이버(30)로 신호가 보내질 수 있게 한다. 제어 FET 드라이버(30)는 따라서 회로 접지에 대해 "플로팅(float)"할 수 있다.
레벨 시프트 회로(level shift circuit)(136)는 동기형 FET 드라이버(32)를 절연시킨다. 당업계에서 숙련된 자라면 임의의 적절한 방법으로 레벨 시프트 회로(136)를 구현할 수 있을 것이다. 동기형 FET 드라이버(32)는 또한 제어 FET 드라이버(30)로부터 절연된다.
본 실시예에서, 제어 FET(6)는 소스(102)와, 게이트(104)와, 드레인(100) 패드들을 갖는 별개의 반도체 다이(die)이다. 마찬가지로, 동기형 FET(8)는 소스(108)와, 드레인(106)과, 게이트(110)를 갖는 별개의 반도체 다이이다. 이들 FET는 모두 n-채널 인핸스먼트 MOSFET(n-channel enhancement MOSFET)이다. 이해할 수 있는 바와 같이, 구동되도록 요구된 부하에 따라 다른 형태의 FET가 사용될 수 있다.
동기형 FET 드라이버(32)의 저전압측은 직접 접속부(138)에 의해 동기형 FET의 소스(108)에 직접 접속된다.
직접 접속부(138)는 게이트를 구동하는데 사용된 전류에 대해 낮은 인덕턴스 복귀 경로를 제공한다. 도 2에 도시된 구성에서는 게이트 전류에 대한 복귀 경로가 인덕터(128) 및 공통 접지 레일(140)을 통해 입력 단자(82)에 이른다. 도 2에 도시된 이러한 종래 구성의 루프는 불가피하게 상당한 면적을 포함하고 따라서 상당한 인덕턴스를 갖지만, 직접 접속부(138)를 갖는 본 발명의 구성에서는 크게 감소된다.
또한, 동기형 FET 드라이버(32)의 절연에 의해 이러한 직접 접속부(138)는 반도체 다이 바디 전압에서의 큰 스윙(swing)으로 인한 악영향, 특히 타이밍 회로(150)에 대한 영향을 미치지 않을 것을 보장해준다. 이들 스윙은 기생 인덕터들(122, 124, 126, 128), 특히 동기형 FET(8)의 소스(108)와 도 2 구성에서의 접지 레일(140) 사이의 인덕턴스(128) 상의 스위칭 전류의 영향에 의해 야기되는, 동기형 FET(8)의 소스(108)에서의 큰 전압 스윙에 의해 발생된다. 극단적으로, 이러한 전압 스윙(접지 바운스)은 타이밍 회로(150) 내 제어 로직에서의 부정확한 천이 및 에러를 초래할 수 있다. 대조적으로, 본 발명은 모든 감응 타이밍 회로(150)를 동기형 FET 드라이버(32)로부터 절연시켜 이러한 영향을 최소화한다.
동기형 FET 드라이버(32)의 절연은 다수의 방법으로 성취될 수 있다. 예컨대, 동기형 FET 드라이버(32) 및 제어 FET 드라이버(30)는 접합 절연이나 실리콘 온 인슐레이터 프로세스의 사용과 같은 절연 기술을 이용하여 타이밍 회로와 함께 단일의 반도체 다이에 집적될 수 있다. 이러한 접근 방법의 예가 미국 필립스사에게 양도된 버드(Bird) 외 다수의 US 4,929,884에 개시되어 있으며, 그 내용은 본 명세서에 참조로서 포함된다.
그러나, 도 4에 도시된 본 발명의 바람직한 실시예에서 제어 FET(6) 및 동기형 FET(8)는 별개의 다이로서 구현되어 있으며, 드라이버와 타이밍 회로는 단일의 다이(142)로서 구현되어 있다.
MOSFET(6, 8)은 그들의 하부측에 드레인 접속부를 갖는다. 제어 FET(6)는 드레인 패드(146) 상에 탑재되고, 동기형 FET(8)는 스위치 노드 패드(10) 상에 탑재된다. 두꺼운 접합 와이어(172)는 제어 FET(6)를 스위치 노드(10)에 접속시키며, 또한 드레인 패드(146)를 드레인 핀(174)에 접속시키고 동기형 FET(8)의 소스(108)를 소스 핀(170)에 접속시킨다. 제어 핀(176)은 접합 와이어(178)를 통해 드라이버 다이(142) 상의 제어 입력(90)에 접속된다. 다른 핀들(180)은 다양한 전력 입력을 제공한다.
패키지는 임의의 공지된 방법으로 완성될 수 있다. 핀들(174, 176, 180)은 리드 프레임(170)을 구성할 수 있다.
직접 접속부(138)는 드라이버 IC(142) 상의 패드(144)와 동기형 FET(8) 상의 소스 패드(108) 사이에 위치된다. 패드(144)는 동기형 FET 드라이버 회로(32)의 저전압 복귀부(the low voltage return)이다.
드라이버의 접지 복귀부와 트랜지스터의 소스 사이의 접속은 가능한 한 직접적인 것이 특히 바람직하다. 도 5에는 도 4에 기초한 두 구성에서의 그라운드 바운스를 설명하기 위해 동기형 FET(8)에 걸리는 게이트-소스 전압이 도시되었다. 도 5a에서는 드라이버 상의 패드(144)가 도 4에 도시된 바와 같이 접합 와이어(138)에 의해 소스 패드(108)에 직접 접속된다. 도 5b의 구성에서는 대신 드라이버 패드(144)와 소스 핀(170)의 사이의 직접 접속이 이루어지며, 소스 패드(108)가 고전류 접합 와이어(172)에 의해 소스 핀(150)에 접속된다. 동일 패키지 내에서의 이러한 모든 작은 변화가 게이트 바운스에 있어서는 매우 뚜렷한 변화를 나타내며, 이것은 도 5a의 구성에 비해 도 5b의 구성에서 거의 두 배로 현저하다.
도 6에 개략적으로 도시된 본 발명의 제 2 실시예에서는 제 1 실시예에서와 같이 두 개의 FET를 포함하는 단일 패키지 대신에, 각각이 하나의 드라이버 회로와 하나의 FET를 포함하는 한 쌍의 상보형 패키지(52, 56)가 제공된다.
앞서와 같이, 동기형 FET 드라이버(32)는 동기형 FET(8)의 소스(108)에 직접 접속된 로우 사이드 접속부(138)를 갖는다. 이것은 도 3의 구성에서와 동일한 장점을 제공한다.
제어 FET(6)는 패키지(52) 내의 상응하는 하이 사이드 드라이버 회로(30)와 함께 패키지된다. 동기형 FET(8)는 다른 패키지(56) 내의 상응하는 로우 사이드 드라이버 회로(32)와 함께 패키지된다.
바람직한 실시예에서, 두 패키지(52, 56)는 스위치 노드(10) 전압이 사전결정된 값 아래로 떨어질 때에만, 상응하는 FET를 스위치-온 하는 논리 회로(150)를 포함한다. 이것은 입력단(34) 상의 동일한 제어 펄스에 의해 공통으로 구동되는 것을 제외하고는 두 패키지(52, 56) 사이에 통신이 필요치 않음을 의미한다.
이와 같이, 조합해서 슈트 쓰루우(shoot-through)를 방지하는 별개의 패키지(52, 56)가 제공된다. 슈트-쓰루우를 방지하기 위해 다른 회로 요소들로부터의 부가의 신호를 필요로 하지 않고 동일 패키지 내의 상응하는 FET와 함께 드라이버를 집적하는 것은 도 6의 구성에서 빠른 속도의 스위칭이 가능함을 의미한다.
드라이버(30, 32)를 구동하기 위한 드라이버 전압은 두 패키지(52, 56)의 입력단(80)에 제공된다. 이들 패키지는 또한 접지 입력단(82), 신호 입력단(90), 드레인 입력단(84) 및 소스 입력단(86)을 갖는다. 따라서, FET에 하이 사이드 드레인 전압을 제공하기 위한 드레인 입력단(84)은 드라이버(30, 32)를 구동하는 입력으로부터 분리된다.
부스트 캐패시터(boost capacitor)(162)는 부스트 출력단(94)과 스위치 노드(10) 사이에 접속된다. 부스트 캐패시터(162)는 제공되지 않았을 경우보다 더욱 높은 전압이 출력될 수 있게 한다.
로우 사이드 디바이스(56)는 도 7에 도시된 바와 같이 패키지될 수 있다. 하이 사이드 패키지도 마찬가지이다. 유사한 구성요소들에는 도 4에 도시된 것과 동일한 참조부호가 제공되었다. 한가지 차이는 스위치 노드 출력이 동기형 FET가 탑재되는 패키지 패드에 접속된 핀(182)을 통해 이루어진다는 것이다. 제어 핀(184), 고전압 핀(186) 및 저전압 핀(188)은 동일하게 제공된다. 직접 접합 와이어(138)는 드라이버/논리 회로 다이(143) 상의 드라이버 회로(32)의 저전압 복귀부를 동기형 FET(8)의 소스(108)에 직접 접속시킨다.
도 8에는 동기형 FET(8), 드라이버(32) 및 타이밍 회로(150)가 공통의 반도체 바디(190) 상에서 별개의 영역으로서 구현된 다른 구성이 도시되어 있다. 금속 배선 트랙(metallisation track)(192)은 직접 접속부를 형성한다. 금속 배선 트랙(192)은 임의의 적절한 재료, 즉, 금속, 예컨대, 알루미늄, 폴리 실리콘, 비결정 실리콘, 실리사이드 또는 폴리사이드로 제조될 수 있다.
본 발명은 이상 설명된 실시예들로 제한되지는 않으며, 당업계에서 숙련된 자라면 이상의 설명으로부터 다른 가능한 구성을 용이하게 생각해낼 수 있을 것이다.
패키지들 사이의 구성요소들이 분할되는 방법은 요건에 따라 다를 수 있다. 전체 동기형 dc-dc 컨버터는 단일의 하이브리드 회로일 수 있다. 대안적으로, 두 개의 FET는 각자 그들의 각각의 타이밍 회로 및 드라이버 회로와 함께 집적된 별개의 패키지 내에 형성될 수 있다. 임의의 적절한 형태의 레벨 시프트 회로가 사용될 수 있다. 몇몇 접근방법에서는 간단한 디커플링 캐패시터면 충분할 수 있다. 대안적으로, 반도체 다이 상에 구현될 수 있는 이러한 기능을 수행하기 위한 전자 회로가 알려져 있으며, 그것이 사용될 수도 있다.
본 발명은 동기형 dc-dc 컨버터 회로와 함께 사용하기에 적합할 뿐 아니라, 보다 일반적인 응용도 가능하다. 예컨대, 수백 ㎑로 스위칭하는 경향이 있는 오디오 애플리케이션을 위한 D급 증폭기와 함께 사용될 수도 있다.

Claims (10)

  1. 로우 사이드(low side) 구성요소로서,
    소스, 드레인 및 게이트를 구비하는 동기형 FET(a sync FET)와,
    저전압 전력 접속부와 고전압 전력 접속부 사이에서 전력이 공급되고, 상기 동기형 FET를 구동하도록 상기 동기형 FET의 상기 게이트에 접속된 출력단을 갖는 드라이버 회로와,
    제어 입력단 상의 신호에 따라 상기 드라이버 회로를 제어하는 타이밍 회로를 포함하되,
    상기 드라이버 회로는 상기 타이밍 회로로부터 절연되며, 상기 드라이버 회로의 상기 저전압 전력 접속부는 상기 동기형 FET의 상기 소스에 직접 접속되는
    로우 사이드 구성요소.
  2. 제 1 항에 있어서,
    상기 타이밍 회로와 상기 드라이버 회로 사이에 레벨 시프트 회로(level shift circuit)를 더 포함하는
    로우 사이드 구성요소.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 타이밍 회로에 전력을 공급하기 위한 한 쌍의 전압 입력 단자와, 상기 동기형 FET의 상기 소스 및 상기 드레인에 접속된 소스 단자 및 드레인 단자를 더 포함하는
    로우 사이드 구성요소.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 타이밍 회로는 상기 동기형 FET의 드레인에서의 전압에 근거하여 상기 드라이버 회로를 제어하되, 상기 타이밍 회로는 오직 상기 동기형 FET의 드레인에서 네가티브 에지를 검출한 후 상기 제어 입력단 상의 신호에 응답하여 상기 드라이버 회로를 턴온시키는
    로우 사이드 구성요소.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 동기형 FET와 상기 드라이버는 별개의 반도체 디바이스 바디에 형성되며, 상기 동기형 FET의 상기 소스와 상기 드라이버 사이의 직접 접합 와이어(a direct bond wire)가 상기 직접 접속부를 형성하는
    로우 사이드 구성요소.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 동기형 FET와 상기 드라이버는 공통의 반도체 바디 상에 집적되며, 금속 배선 트랙(a metallisation track)이 상기 직접 접속부를 형성하는
    로우 사이드 구성요소.
  7. 동기형 dc-dc 컨버터 회로로서,
    제어 FET를 구동하는 하이 사이드 드라이버와,
    동기형 FET를 구동하는 로우 사이드 드라이버와,
    제어 입력단 상의 신호를 수신하여, 상기 제어 입력단 상의 신호에 따라 상기 제어 FET와 상기 동기형 FET를 교대로 구동하도록 상기 하이 사이드 드라이버와 상기 로우 사이드 드라이버를 제어하는 적어도 하나의 타이밍 회로를 포함하되,
    상기 하이 사이드 드라이버는 상기 타이밍 회로로부터 절연되고 레벨 시프터(a level shifter)를 통해 상기 타이밍 회로에 의해 구동되며,
    상기 로우 사이드 드라이버는 상기 타이밍 회로 및 상기 하이 사이드 드라이버로부터 절연되고 레벨 시프터를 통해 구동되는
    동기형 dc-dc 컨버터 회로.
  8. 제 7 항에 있어서,
    소스, 게이트 및 드레인을 구비하되 자신의 게이트가 상기 하이 사이드 드라이버에 접속되는 제어 FET와,
    소스, 게이트 및 드레인을 구비하되 자신의 게이트가 상기 로우 사이드 드라이버에 접속되는 동기형 FET를 더 포함하되,
    상기 제어 FET의 소스와 상기 동기형 FET의 드레인은 출력을 위해 스위치 노드에서 함께 접속되고,
    상기 로우 사이드 드라이버의 저전압 복귀부(the low voltage return)는 상기 동기형 FET의 상기 소스에 접속되는
    동기형 dc-dc 컨버터 회로.
  9. 제 8 항에 있어서,
    상기 스위치 노드와 출력단 사이에 접속된 인덕터와 상기 출력단과 접지 사이에 접속된 캐패시터를 더 포함하는
    동기형 dc-dc 컨버터 회로.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 타이밍 회로는 상기 스위치 노드에서의 전압에 근거하여 상기 드라이버 회로를 제어하되, 상기 타이밍 회로는 오직 상기 스위치 노드에서 네가티브 에지를 검출한 후 상기 제어 입력단 상의 신호에 응답하여 상기 드라이버 회로들 중 하나를 턴온시키는
    동기형 dc-dc 컨버터 회로.
KR1020027013347A 2001-02-06 2002-01-25 로우 사이드 구성 요소 및 이를 포함하는 동기형 ｄｃ-ｄｃ 컨버터 회로 KR100863879B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
GB0102912.3 2001-02-06
GBGB0102912.3A GB0102912D0 (en) 2001-02-06 2001-02-06 Switch devices and switching arrangements,e.g. for a dc-dc converter
GBGB0112584.8A GB0112584D0 (en) 2001-02-06 2001-05-24 Integrated FET and driver
GB0112584.8 2001-05-24

Publications (2)

Publication Number Publication Date
KR20020093025A KR20020093025A (ko) 2002-12-12
KR100863879B1 true KR100863879B1 (ko) 2008-10-15

Family

ID=9908194

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020027013347A KR100863879B1 (ko) 2001-02-06 2002-01-25 로우 사이드 구성 요소 및 이를 포함하는 동기형 ｄｃ-ｄｃ 컨버터 회로
KR1020027013321A KR20020093022A (ko) 2001-02-06 2002-01-28 동기형 ｄｃ-ｄｃ 컨버터
KR1020027013250A KR20020093021A (ko) 2001-02-06 2002-01-29 스위칭 ｆｅｔ 회로

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020027013321A KR20020093022A (ko) 2001-02-06 2002-01-28 동기형 ｄｃ-ｄｃ 컨버터
KR1020027013250A KR20020093021A (ko) 2001-02-06 2002-01-29 스위칭 ｆｅｔ 회로

Country Status (2)

Country Link
KR (3) KR100863879B1 (ko)
GB (4) GB0102912D0 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190124864A (ko) * 2018-04-27 2019-11-06 퍼스트실리콘 주식회사 게이트 드라이버 모듈과, 이것을 이용한 하프브릿지 dc/dc 컨버터 및 분산형 전력 최적화기

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100600452B1 (ko) * 2004-12-29 2006-07-13 한국전기연구원 펄스 발생기를 위한 반도체 스위치 구동회로

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6175225B1 (en) 1999-07-02 2001-01-16 U.S. Philips Corporation Switching arrangement and switch component for a DC-DC converter

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6175225B1 (en) 1999-07-02 2001-01-16 U.S. Philips Corporation Switching arrangement and switch component for a DC-DC converter

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190124864A (ko) * 2018-04-27 2019-11-06 퍼스트실리콘 주식회사 게이트 드라이버 모듈과, 이것을 이용한 하프브릿지 dc/dc 컨버터 및 분산형 전력 최적화기
KR102044303B1 (ko) * 2018-04-27 2019-11-13 퍼스트실리콘 주식회사 게이트 드라이버 모듈과, 이것을 이용한 하프브릿지 dc/dc 컨버터 및 분산형 전력 최적화기

Also Published As

Publication number Publication date
GB0112582D0 (en) 2001-07-18
KR20020093022A (ko) 2002-12-12
GB0102912D0 (en) 2001-03-21
GB0112584D0 (en) 2001-07-18
KR20020093025A (ko) 2002-12-12
GB0112583D0 (en) 2001-07-18
KR20020093021A (ko) 2002-12-12

Similar Documents

Publication Publication Date Title
US6603291B2 (en) Integrated FET and driver for use in a synchronous dc-dc conversion circuit
US11770010B2 (en) Half-bridge circuit using separately packaged GaN power devices
US6674268B2 (en) Swithing regulator utilizing seperate integrated circuits for driving each switch
US20220231606A1 (en) Overcurrent protection based on zero current detection
US6661208B2 (en) Synchronous DC-DC regulator with shoot-through prevention
US6919643B2 (en) Multi-chip module semiconductor devices
US10651843B1 (en) Bidirectional GaN switch with built-in bias supply and integrated gate drivers
WO2004051851A1 (en) Driver for switching circuit and drive method
EP1408612B1 (en) Integrated circuit driver with stable bootstrap power supply
US5159515A (en) Protection circuit for power FETs in a half-bridge circuit
KR100863879B1 (ko) 로우 사이드 구성 요소 및 이를 포함하는 동기형 ｄｃ-ｄｃ 컨버터 회로
US6809559B2 (en) Method of forming a power device and structure therefor
US20240113611A1 (en) Slew-rate control for power stages

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131007

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee