JP3943395B2 - ゲートドライバマルチチップモジュール - Google Patents

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Description

【０００１】
(発明の背景)
1.発明の分野
本発明はマルチチップモジュール(MCM)に関する。より詳細には、本発明は、コンピュータマザーボード用のMCM電源回路に関する。
【０００２】
2.関連技術の説明
電源回路は通常、コンピュータマザーボード上のかなりの面積を占有する。性能を犠牲にすることなく、コンピュータマザーボード上の電源回路のサイズを縮小することが望ましいであろう。
【０００３】
(発明の概要)
本発明は、MOSFETゲートドライバと、2つのパワーMOSFETと、入力コンデンサを含む関連受動素子とを含み、すべてボールグリッドアレイ(BGA)基板上に装着され、単一のチップにパッケージされたMCMを提供する。
【０００４】
本発明のMCMのパワーMOSFETは、入力電圧と接地との間にハーフブリッジ構成で接続される。MOSFETゲートドライバは、2つのパワーMOSFETそれぞれのゲート入力に接続され、パワーMOSFETを交互に切り替えて、パワーMOSFET間の共通出力ノードで交流出力電圧を生成する。少なくとも1つのショットキーダイオードがBGA基板上に配置され、共通出力ノードと接地との間に接続されて、デッドタイム（deadtime）の導通期間中の損失を最小限に抑える。
【０００５】
受動回路構成部品には、入力電圧と接地との間に接続された入力コンデンサが含まれ、この入力コンデンサはコンバータに入力キャパシタンスを提供する。有利には、入力コンデンサが他のすべての構成部品と物理的に近接している。追加の構成部品は、適切なバイアシング(biasing)をゲートドライバに提供する。すべての構成部品はモールディングコンパウンドに入れられて、MCMパッケージを形成する。
【０００６】
入力コンデンサを他の構成部品と非常に近接させてごく小さいパッケージ内に装着することにより、以下のようないくつかの利点が実現される。
【０００７】
第1に、入力コンデンサとMOSFETとの間に非常に低い浮遊インダクタンスがあり、これにより、MOSFET寄生キャパシタンスCossおよび浮遊インダクタンスLを含む回路内で引き起こされる「リング」が低減される。インダクタンスを低減すると、回路リングも低減される。
【０００８】
第2に、MCMパッケージ内に入力コンデンサを位置付けると、マザーボードのレイアウト独立性がもたらされ、もはやマザーボードはそのコンデンサを(MCMパッケージ内のMOSFETから離して)含む必要がない。
【０００９】
第3に、コンデンサは、パッケージ内の1つのMOSFETの内蔵ダイオードを通る意図されない電流(高di/dtを有する)の導通に対するバイパスとして働き、MOSFETのQRR(逆回復電荷)をクランプするのを助ける働きをする。
【００１０】
このモジュールは、約11mm×11mm(すなわち約1cm×1cm)以下の側部寸法のパッケージに封入することが好ましい。したがって、入力コンデンサはMOSFETから1cm未満のところに位置する。
【００１１】
本発明のMCMは、性能のトレードオフなしにサイズが50%縮小し、プリント回路板(PCB)から独立しているので有利である。このパッケージは、ディスクリートの解決法に勝る性能向上をもたらすので有利である。
【００１２】
本発明の他の特徴および利点は、本発明に関する以下の説明から明らかになるであろう。以下の説明では、添付の図面を参照する。
【００１３】
(好ましい実施形態の詳細な説明)
図1を参照すると、本発明のMCM2に関する好ましいレイアウトの図が示してある。MCM2は、BGA基板4上に装着された6つのダイ（die）を備える。基板4の上部表面には、複数のボンディングパッド6が配置されている。
【００１４】
ダイ8および10は、ハーフブリッジ構成で装着されたパワーMOSFETであり、それぞれ好ましくはIRFC7811AおよびIRFC7809AパワーMOSFETである。ダイ12はMOSFETゲートドライバであり、好ましくはSemtech SC1405 High Speed Synchronous Power MOSFET Smart Driverである。ダイ14、16、18は、図3の回路図に示すように接続されるショットキーダイオードであり、好ましくはSKM863ダイオードである。基板4の上部表面上に装着された能動構成部品は、ワイヤボンド20を使用して対応するボンディングパッド6に電気接続される。
【００１５】
図1に示す受動構成部品には、抵抗器R1、およびコンデンサC1、C2、C3、C4が含まれ、これらもまた図3の回路図に示すように接続される。図では、受動構成部品が対応するパッド6に直接接合されている。重要なことに、コンデンサC4はMOSFET8および10の近くに装着される。
【００１６】
図2を参照すると、本発明のMCM2が立面図で示してある。複数のはんだボール22が、基板4の下部表面上に配置されている。完成したパッケージでは、基板4の上部表面上の構成部品は、Nitto HC 100などモールドコンパウンド24内にカプセル化される。ハウジング2の寸法は約1cm×1cmであり、したがってマザーボード上で占める空間が非常に少ない。
【００１７】
図３を参照すると、電源ＭＣＭ２の回路図が示してある。パワーＭＯＳＦＥＴ８および１０が、ハーフブリッジ構成で装着され、入力電圧ＶＩＮと接地ＰＧＮＤとの間に直列接続される。外部回路キャパシタンスＣＥＸＴが、ＶＩＮに接続される。ＭＯＳＦＥＴゲートドライバ１２のハイサイド出力ゲートドライブＴＧが、ハイサイドパワーＭＯＳＦＥＴ８のゲート入力１９に接続される。ＭＯＳＦＥＴゲートドライバ１２のローサイド出力ゲートドライブＢＧが、ローサイドパワーＭＯＳＦＥＴ１０のゲート入力２１に接続される。ゲートドライバ１２は、パワーＭＯＳＦＥＴを交互に切り替えて、パワーＭＯＳＦＥＴ間の共通出力ノードＳＷ ＮＯＤＥで交流出力電圧を生成する。
【００１８】
ショットキーダイオード16および18は、共通出力ノードSW NODEと接地との間に接続されて、デッドタイムの導通期間中の損失を最小限に抑える。入力コンデンサC4が、入力電圧VINと接地PGNDとの間に接続される。2つの並列ダイオード16および18の使用は、構成部品の対称的なレイアウトを維持するのに役立つ。一般に、出力インダクタ30がSW NODEと出力電圧端子VOUTとに接続されることになる。出力回路内には出力コンデンサCOUTもある。
【００１９】
供給電圧VDDは、ピンVCC上でMOSFETゲートドライバ12に供給される。ショットキーダイオード14、およびブートストラップピンBSTとDRNピンとの間に接続された抵抗器R1/コンデンサC2で構成されるブートストラップ回路が設けられ、ハイサイドMOSFET8のためのフローティングブートストラップ電圧を発生させる。
【００２０】
TTLレベルの入力信号は、ラインDRV_IN上でMOSFETドライバピンCOに供給される。デバイスの動作は、MOSFETドライバ12のイネーブルピンEN上で最低2.0ボルトを供給することによってイネーブルになる。ステータスピンPRDYは、+5Vの供給電圧のステータスを示す。供給電圧が4.4V未満のときは、この出力はローに駆動される。供給電圧が4.4Vよりも大きいときは、この出力がハイに駆動される。この出力は、10mAのソースおよび10μAの能力を有する。PRDYがローのときは、ドライバ12に内蔵の不足電圧（undervoltage）回路が、ドライバ出力TGとBGが両方ともローであることを保証する。
【００２１】
図4を参照すると、MCM2に関するタイミング図が示してある。通常63ナノ秒のターンオン遅延tD(ON)が、MCM2の信号入力DRV_INと出力SW NODEとの間に存在する。通常26ナノ秒のターンオフ遅延tD(OFF)が、MCM2の信号入力DRV_INと出力SW NODEとの間に存在する。遅延の一部はドライバ12固有のものである。
【００２２】
供給電圧は、4.2Vから6.0Vまでの範囲に及ぶ可能性がある。5ボルトから12ボルトまでの間の入力電圧を用いることができ、0.9〜2.0Vの範囲の出力を提供する。出力電流は、通常15Aである。デバイスは、300〜1000kHzの周波数で動作する。
【００２３】
図3の回路の動作は、入力コンデンサC4とMOSFET10の間の間隔が本来近接していることによって大きく向上する。
【００２４】
第1に、コンデンサC4をマザーボードから除去することで、マザーボードのレイアウト上の柔軟性が増す。
【００２５】
第2に、コンデンサC4がMOSFET8および10に非常に近いので、回路内の浮遊インダクタンスは、C4がチップの外のマザーボード上に位置する場合に生じる浮遊インダクタンスと比較して低減される。この近接した位置付け(約1センチ以下)により、回路内の「リング」が実質的に減少する。より具体的には、図3に示すように、MOSFET10は寄生キャパシタンスCOSSを有する。浮遊インダクタンスLおよびCOSSを含む回路は、その共振周波数でリンギングする傾向がある。Lを低減することにより、このリングもまた低減される。
【００２６】
コンデンサC4の第3の利点は、MOSFET10のQRR(逆回復電荷；reverse recovery charge)をクランプし、高di/dtがモジュール2から出てマザーボード内に流れないようにすることである。より具体的には、図3Aは、図3の一部に相当する回路であり、MOSFET10の内蔵ダイオードを特に示している。デッドタイム中、MOSFET8も10もオフの間、図3のショットキーダイオード16および18を介して導通が生じるが、いくらかの「残留」電流もMOSFET10の内蔵ダイオードを介して導通する。MOSFET10の内蔵ダイオードが導通している間にMOSFET8がオンになると、逆回復電流が外部コンデンサCEXTから非常に高いdi/dtで供給されることになる。しかし、コンデンサC4が、この高di/dtに対するバイパスとして働く。図3のコンデンサC4も同様の目的を果たす。
【００２７】
以上、本発明について特定の実施形態に関して述べたが、その他多くの変形および修正、ならびに他の使用法も、当業者には明らかになるであろう。
【図面の簡単な説明】
【図１】 本発明のMCM内に共にパッケージされた能動および受動構成部品の平面図である。
【図２】 本発明によるMCMの立面図である。
【図３】 本発明によるMCMの回路図である。
【図３Ａ】 図3の一部に相当する回路図である。
【図４】 本発明によるMCMに関するタイミング図である。

Claims (13)

  1. コンピュータマザーボード上に電源回路を提供するためのマルチチップモジュール(ＭＣＭ)であって、
    第１の表面および対向する第２の表面を有するボールグリッドアレイ(ＢＧＡ)基板と、
    当該ＢＧＡ基板の前記第１の表面上に配置され、入力電圧と接地との間にハーフブリッジ構成で接続された２つのパワーＭＯＳＦＥＴと、
    前記ＢＧＡ基板の前記第１の表面上に配置され、前記２つのパワーＭＯＳＦＥＴそれぞれのゲート入力に電気接続され、前記パワーＭＯＳＦＥＴを交互に切り替えて、前記パワーＭＯＳＦＥＴ間の共通出力ノードで交流出力電圧を生成するＭＯＳＦＥＴゲートドライバと、
    前記ＢＧＡ基板の前記第１の表面上に配置され、前記共通出力ノードと接地との間に接続されて、デッドタイムの導通期間中の損失を最小限に抑える少なくとも1つのダイオードと、
    前記ＢＧＡ基板の前記第１の表面上に配置され、前記入力電圧と接地との間に接続された入力コンデンサであって、前記入力コンデンサは前記第１および第２のＭＯＳＦＥＴから１ｃｍ未満離れて隣り合って位置しており、さらに前記入力コンデンサ並びに前記第１および前記第２のＭＯＳＦＥＴは前記第１の表面上において隣り合って並んでいることと、
    を備えていることを特徴とするモジュール。
  2. 前記共通出力ノードと接地との間に前記ダイオードと並列接続された別のダイオードをさらに備えていることを特徴とする請求項1に記載のモジュール。
  3. 前記基板が１ｃｍ×１ｃｍ以下の面積を有していることを特徴とする請求項１に記載のモジュール。
  4. 前記基板と、前記ＭＯＳＦＥＴと、前記ゲートドライバと、前記少なくとも 1 つのダイオードとを封入する絶縁ハウジングをさらに備え、マザーボードに装着されるようにボールグリッドアレイが前記ハウジングの底を通って露出していることを特徴とする請求項 1 に記載のモジュール。
  5. 第１の表面および対向する第２の表面を有する基板と、
    電源入力接続と、
    接地接続と、
    前記基板の前記第１の表面に配置され、ハーフブリッジ構成に従って前記電源入力接続と前記接地接続との間に直列に接続された２つの電力スイッチングデバイスと、
    前記電源入力接続と前記接地接続との間に接続された入力コンデンサであって、前記入力コンデンサは前記基板の前記第１の表面上に配置され、前記２つの電力スイッチングデバイスと１ｃｍ未満の間隔を空けており、前記入力コンデンサおよび前記２つの電力スイッチングデバイスは、前記第１の表面上に隣り合って並んで配置されていることと、
    を備えることを特徴とするマルチチップモジュール。
  6. 前記電力スイッチングデバイスは、ＭＯＳＦＥＴであることを特徴とする請求項５に記載のマルチチップモジュール。
  7. 前記基板は、ボールグリッドアレイ（ＢＧＡ）であることを特徴とする請求項５に記載のマルチチップモジュール。
  8. 前記ハーフブリッジ構成は、前記２つの電力スイッチングデバイスの間に位置する出力ノードを含み、
    前記出力ノードと前記接地接続との間に接続された少なくとも１つのショットキダイオードをさらに備えることを特徴とする請求項５に記載のマルチチップモジュール。
  9. 前記出力ノードと前記接地接続との間に、もう１つのショットキダイオードをさらに備えることを特徴とする請求項８に記載のマルチチップモジュール。
  10. 前記２つの電力スイッチングデバイスの動作の選択的な制御のために前記基板上にコントローラをさらに備えることを特徴とする請求項５に記載のマルチチップモジュール。
  11. 大きさが１ｃｍ×１ｃｍ以下であることを特徴とする請求項５に記載のマルチチップモジュール。
  12. 前記２つの電力スイッチングデバイスにおける共振に起因するリンギングを軽減するために、前記入力コンデンサが浮遊インダクタンスを減少させることを特徴とする請求項５に記載のマルチチップモジュール。
  13. 前記２つのパワーＭＯＳＦＥＴにおける共振に起因するリンギングを軽減するために、前記入力コンデンサが浮遊インダクタンスを減少させることを特徴とする請求項１に記載のマルチチップモジュール。
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