JP2003525470A - 混合モード光近接効果補正のための方法及び装置 - Google Patents

混合モード光近接効果補正のための方法及び装置

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Abstract

(57)【要約】 本発明は、半導体レイアウト試験及び補正システムを開示する。システムは、ルールベースド光近接効果補正（ＯＰＣ）及びモデルベースドＯＰＣの両者を組み合わせて半導体レイアウトを試験並びに補正する。第１の実施例では、半導体レイアウトを先ずルールベースドＯＰＣシステムで処理し、続いてモデルベースドＯＰＣシステムで処理する。別の実施例では、システムは先ず半導体レイアウトをルールベースドＯＰＣシステムで処理し、次に扱いづらい形体はモデルベースドＯＰＣシステムを用いて選択的に処理する。更に別の実施例では、システムはルールベースドＯＰＣシステムまたはモデルベースドＯＰＣシステムを用いて半導体レイアウトの種々の形体を選択的に処理する。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、電子半導体のデザイン及び製造の分野に関し、特に、光近接効果補
正（ＯＰＣ）を実行する方法を開示する。
【０００２】 （背景技術） 半導体製造者は、光リソグラフィーを用いて半導体を生産する。光リソグラフ
ィーは、詳細パターンをシリコンウェーハ上に作るような特殊印刷プロセスであ
る。
【０００３】 半導体製造者は、「マスク」を作成し、続いてマスクに光を当てて非常に薄い
層の「レジスト」と呼ばれる感光材料でコーティングされたシリコンウェーハ上
に所望のパターンを投射する。イメージパターンの明るい部分は、レジスト材料
を可溶性にするような化学反応を引き起こす。現像後、レジストは、半導体回路
の所望のパターンと正確に一致するようなウェーハ表面全体にステンシル印刷パ
ターンを形成する。最後に、このパターンは、別の化学反応を経てウェーハ表面
上に移行される。
【０００４】 半導体研究者及び技術者は、半導体の性能を向上させるために、半導体チップ
の回路サイズを縮小し続けている。半導体回路のサイズを縮小する理由は主に２
つある。（１）形体を縮小すればするぼど、より多くの回路素子をシリコンチッ
プに含めることができ、従ってシリコンチップをより複雑にすることができる。
同様に、回路サイズを縮小すれば、１つのシリコンウェーハ上に同一の成形型を
複数出現させることができる。（２）回路装置を縮小すればするぼど、電力消費
が少なく、より高周波数（高速）で運転し、より高い性能を発揮するような半導
体チップを生成することができる。
【０００５】 半導体回路サイズの減小に伴い、光リソグラフィーの限界を試験する。しかし
ながら、Ｘ線リソグラフィーなどの新たな半導体プロセスへの移行は、困難且つ
高コストであると考えられる。光リソグラフィープロセスにおいて用いられる光
の波長より小さい形体サイズでも光リソグラフィーを使用できるようにするため
に、１組の副波長（sub-wavelength）技術が開発された。即ち、位相シフト技術
と光近接効果補正（ＯＰＣ）の２つの副波長技術が開発された。位相シフト技術
は、光学干渉を利用してリソグラフィーのフィールドの深さ及び解像度を向上さ
せるものである。光近接効果補正は、元のレイアウトマスクを変化させ、光回折
及びレジストプロセス効果によって生じる非線形歪みを補償するものである。光
近接効果補正はまた、マスク近接効果、ドライエッチング効果や、光リソグラフ
ィープロセスのその他の望ましくない効果を補正し得る。
【０００６】 光近接効果補正は、多くの場合、半導体デザインの最終的に製造されたアウト
プットをモデリングし、所望の結果を得るために半導体レイアウトデザインに加
えるべき変化を判定することにより行う。半導体プロセスモデリングは、非常に
正確な結果を生み出す。しかしながら、半導体プロセスモデリングは、計算的に
極度に不経済である。更に、モデルベースドＯＰＣを用いた半導体レイアウトデ
ザインの調整は、非常に面倒なタスクである。短時間に良好な結果を生み出し、
人為的介入を減少させるような光近接効果補正を用いる方法があると望ましい。
【０００７】 （発明の要約） 半導体レイアウトの試験及び補正システムについて開示する。システムは、ル
ールベースドＯＰＣ及びモデルベースドＯＰＣの両者を組み合わせて半導体レイ
アウトを試験並びに補正する。第１の実施例では、半導体レイアウトを先ずルー
ルベースドＯＰＣシステムで処理し、続いてモデルベースドＯＰＣシステムで処
理する。別の実施例では、システムは先ず半導体レイアウトをルールベースドＯ
ＰＣシステムで処理し、次に扱いづらい形体はモデルベースドＯＰＣシステムを
用いて選択的に処理する。更に別の実施例では、システムはルールベースドＯＰ
ＣシステムまたはモデルベースドＯＰＣシステムを用いて半導体レイアウトの種
々の形体を選択的に処理する。
【０００８】 本発明のその他の目的、機能及び利点については、添付の図面及び以下の詳細
説明にて明らかにする。
【０００９】 （発明を実施するための最良の形態） 混合モード光近接効果補正（ＯＰＣ）のための方法及び装置について開示する
。以下の説明においては、説明目的のため、本発明が完全に理解できるように専
門用語を用いている。しかしながら、当業者にとっては、本発明を実行するため
にこれらの詳細を説明する必要がないことは明らかであろう。例えば、本発明は
光リソグラフィーに言及して説明しているが、同じ技術をＸ線リソグラフィー、
極紫外リソグラフィー、電子ビーム製造、集束イオンビーム製造等、他の種類の
半導体プロセスにも容易に適用することができる。
【００１０】 光近接効果補正（ＯＰＣ） 半導体製造者は、可視光の波長を用いる光リソグラフィーの限界に達しつつあ
る。光リソグラフィーを用いて、リソグラフィープロセスにおいて用いられる光
の波長より小さい形体を作成するのが困難である例を図１Ａ乃至１Ｃに示す。図
１Ａは、シリコンウェーハにエッチングされる、理想的な１対の幾何学形体を示
している。フォトマスクが作成される際、フォトマスクは理想的な幾何学形体を
完全に表しているわけではない。例えば、図１Ａに示した理想的な幾何学形体の
フォトマスクを図１Ｂに示す。
【００１１】 光リソグラフィープロセスに図１Ｂのフォトマスクが用いられる際に、最終的
なアウトプットシリコンは図１Ｃに示すような外観を呈し得る。最終的にアウト
プットされた形体の出隅１６０が短縮され且つ丸くなっていることに留意された
い。同様に、入隅１５０も丸くなっていて、所望のスペースより広いスペースを
占めている。このように、図１Ｃのアウトプット形体は、図１Ａの理想的なアウ
トプット形体に概ね類似した外観のみを呈する。
【００１２】 光リソグラフィーを用いて、光リソグラフィープロセスにおいて用いられる光
の波長より短い幾何学形体を作成するために、１組の副波長技術が開発された。
光近接効果補正（ＯＰＣ）は、副波長技術の１つである。ＯＰＣは、元のマスク
を変化させて、光回折及びフォトレジストプロセス効果によって生じた非線形歪
みを補償するプロセスである。
【００１３】 図２Ａ乃至２Ｃは、ＯＰＣを用いて如何にして光リソグラフィープロセスを向
上させ、図１Ａ乃至１Ｃに示すような形体の改良バージョンを作成することがで
きるかを示している。図２Ａを参照すると、光回折及びその他の効果を補償する
ように図１Ａの理想的な幾何学形体レイアウトを変化させている。図２Ａに示す
ように、回折効果を低減させるような余分なエリアを付与するべく、出隅に突出
部分が付加されている。同様に、入隅２１０は面積が削られている。ＯＰＣバー
ジョンのフォトマスクを作成する際には、図２Ｂに示すような外観を呈し得る。
光近接効果補正を行った図２Ｂのフォトマスクを光リソグラフィープロセス内で
用いてシリコン半導体を作成する際には、アウトプットされた回路形体は図２Ｃ
に示すような外観を呈し得る。図面からわかるように、図２Ｃに示すような光近
接効果補正をしたアウトプット回路は、図１Ｃの補正されていないアウトプット
回路である図１Ａの所望の幾何学形体により厳密に類似している。
【００１４】 光近接効果補正を行う方法は主として２つある。それはルールベースドＯＰＣ
とモデルベースドＯＰＣであり、それぞれ利点と欠点がある。
【００１５】 ルールベースドＯＰＣ 光近接効果補正を行う第１の方法は、１組のＯＰＣルールを作成して適用する
ことである。光近接効果補正を必要としうるような特定の条件に対して各ＯＰＣ
ルールを試験する。ルールベースドＯＰＣの作用を説明するために、以下にＯＰ
Ｃルールの例を示す。
【００１６】 出隅が検出されたら、隅付近の余分なエリアに突出部分を付加する。
【００１７】 第１物体からの形体ラインが第２物体の別の形体ラインに非常に接近して平行
であれば、両物体のうち幅広の一方の形体ラインを移動させて他方の形体ライン
から離す。
【００１８】 この例ではルールは２つしかないが、多くの他の異なるルールが存在し、或い
は後から作成することができる。ルールは多くの場合、非常に典型的且つ一般的
なパターンのシミュレーションの方法によってオフラインで作成される。異なる
形体を誤って同じ物として特徴付けてしまうと、不正確な補正が行われる可能性
がある。
【００１９】 図３Ａ、３Ｂ、３Ｃ及び３Ｄを参照しながら第１のルールを説明する。図３Ａ
を参照すると、幾何学形体は４つの隅を有している。図３Ａにおけるマスクパタ
ーンの隅付近での光の回折により、フォトレジストにおいて結果的に得られる形
体は図３Ｂに示すような外観を呈する。この効果に対抗するため、図３Ｃに示す
ように、マスクの隅付近に突出部分を付加する。最終結果は、図３Ｄに示すよう
な、改良した最終結果幾何学形体である。
【００２０】 第２のルールは、近接する平行形体ラインが近づきすぎないことを確実にする
。スペース４１０によって離隔された非常に近接する平行ラインを有する２つの
近接する幾何学物体４５０及び４６０を図４Ａに示す。平行形体が非常に近接し
ている時には、図４Ｂに示すように、製造された形体が過度に近接しているよう
な外観を呈する。形体がこのように相互に近づきすぎて製造されることを防止す
るためには、幾何学物体４５０と４６０との間のスペース４１０を増加させるべ
きである。幾何学形体４５５と４６５との間のスペース４１５を拡大させた後の
２つの形体を図４Ｃに示す。ルールは、２つの物体の幅広の一方（物体４５０）
を選択して、その平行な隣接する形体ラインを移動させて他方の物体（物体４６
０）から離す。最終的に製造された結果を図４Ｄに示す。
【００２１】 ルールベースドＯＰＣは、一度光近接効果補正ルールが画定されれば比較的簡
単に適用できるという利点を有する。最終的なレイアウトを向上させるためにそ
れほど複雑な計算をする必要はない。ルールエンジンは、提案されたレイアウト
の各形体に各ルールを単純に適用しようとする。しかしながら、関連するルール
を有する問題のみが処理されるという点においてルールベースドＯＰＣシステム
は厳格である。更に、用いられるプロセスが小さくなればなるほど、ルールの数
は指数関数的に増加し得る。これは、形体サイズが近接効果の範囲よりも遥かに
小さい場合に特に当てはまる。そのような大きなルール設定を維持することは困
難である。各レイアウトの変化の効果は近接領域全体に及ぶので、光の波長が形
体サイズを超過する際にルールを作成するのは困難である。
【００２２】 モデルベースドＯＰＣ モデルベースドＯＰＣは、製造プロセスの数学モデルを用いて行う。製造プロ
セスの数学モデルは、所与のフォトマスクレイアウトパターンがその特定の製造
プロセスを通過した場合にアウトプット回路パターンがどのような外観を呈する
ことになるかを正確に判定する。多くの異なる製造プロセスに対して多くの異な
るモデルが作成されることに留意すべきである。各製造プロセスは、２種類以上
の異なるモデルを有し得る。光リソグラフィープロセスの場合、モデルは、マス
ク製造効果、光学効果、レジスト処理効果、ドライまたはウェットエッチング効
果や、光リソグラフィープロセスのその他の効果などの効果を処理し得る。
【００２３】 モデルベースドＯＰＣプロセスを図５に概念的に示す。図５によれば、回路設
計者は、電子デザインツールを用いて作業し、レイアウトパターン５１０を作成
する。次に、インプットレイアウトパターン５１０に光リソグラフィーモデル５
２０を適用して、光リソグラフィープロセスをシミュレートする。光リソグラフ
ィーモデル５２０は、アウトプットモデルド回路５５０を生成する。畳み込みモ
デルは、光リソグラフィーモデルの１種である。現行の光リソグラフィー畳み込
みモデルは非常に正確であるので、光リソグラフィー畳み込みモデルにより生成
されたアウトプットモデルド回路が、ほぼ実際の光リソグラフィープロセスから
アウトプットされた実回路のようになる。
【００２４】 光リソグラフィー畳み込みモデルから得られるアウトプットモデルド回路パタ
ーンを調べることにより、問題点を捜し出すことができる。このとき、問題点を
作成したパターンマスクのソースエリアを調整することができる。通常、アウト
プット回路パターンの基準点を選択し、所定の閾値許容誤差内の或る画定された
位置に位置指定するように規定する。次に、アウトプット回路パターンの基準点
が、画定された位置の所定の閾値内に収まるまで、インプットレイアウトパター
ンの関連する形体を調整する。
【００２５】 モデルベースドＯＰＣを実行する１つの方法は、各形体を複数のサブセグメン
ト及び隣接する個々の各サブセグメントに区分し、結果として生じる所望の形体
を得ることである。この例については、図６Ａ、６Ｂ、６Ｃ及び６Ｄを参照しな
がら説明する。通常は４つのセグメントを有するような矩形の形体の例を図６Ａ
に示す。しかしながらここでは、アウトプット回路装置が出現することになる過
程を慎重に調整するために、４つのセグメントを各々、より小さな３つのセグメ
ントに再分している。図６Ａの矩形形体の一般的なアウトプットを図６Ｂに示す
。
【００２６】 右上隅の短縮及び丸みを補正するべく、セグメント６１０及びセグメント６２
０を移動させてより広い面積を与えることができる。このような移動の例を図６
Ｃに示す。ここでは、セグメント６１０を上に移動させてセグメント６１５を作
成し、セグメント６２０を右に移動させてセグメント６２５を作成した。移動さ
せたセグメントの端点は、端点に結合するために追加セグメントを用いて、移動
させていないセグメントに結合し続けることになることに留意されたい。このよ
うにして図６Ｃでは、新たに作成された水平セグメントにより、セグメント６２
５と移動させていないセグメント６３０が結合されることになる。右上隅６９０
の丸みが少なくなるように改良したアウトプットを図６Ｄに示す。シミュレーシ
ョンを通じて、セグメント６１０及び６２０を一定量移動させることにより、評
価ポイントにおける光の強度が徐々に近接して最終的に標的閾値に一致すること
がわかるであろう。評価ポイントは、印刷される際に振舞をよく表すように選択
されるので、特定のエッジ運動により印刷が特定の標的に一致することになると
結論付けることができる。このプロセスがこの特定のセグメントのための検証プ
ロセスを完了することに留意されたい。
【００２７】 モデルベースドＯＰＣは、全ての作成された回路形体が最低限の要求事項を満
たすかどうかを検証するために用いることができるため、製造した回路が所望の
ように作動することを確実にするための非常に強力なツールである。しかしなが
ら、この工程には費用がかさむ。複雑なデザイン全体にモデルベースドＯＰＣを
用いると、何時間もの計算時間を要することになる。多くのプロジェクトでは、
応答時間の早さが非常に重要である。従って、長い計算時間をかけずに正確なモ
デルベースドＯＰＣを生成する方法を有するのが望ましいということになる。
【００２８】 混合モードＯＰＣ 機能的に結果が得られるような時間効率のよい方法でＯＰＣを実行するため、
本発明では、ＯＰＣの混合モードシステムを導入する。特に、本発明ではＯＰＣ
を実行するような２つの異なる方法を組み合わせた方法を幾つか導入し、それに
よって短時間で非常に良好な効果が得られるようにしている。
【００２９】 ルールベースドＯＰＣ、次にモデルベースドＯＰＣ 第１の実施例では、ルールベースドＯＰＣシステムが半導体レイアウトを介し
て解析することにより第１パスＯＰＣを実行し、次にモデルベースドＯＰＣシス
テムを用いて残りの問題点を解消する。一実施例を図７に示す。
【００３０】 図７を参照すると、第１のステップ７２０で半導体レイアウトに１組のＯＰＣ
ルールを適用している。ステップ７２０で用いられるルールは、レイアウトにお
いて特定の条件を識別することによって捜し出し得るような或る問題を補正しよ
うとする試みの中で、レイアウトを変更するものである。しかしながら、ルール
によって容易に認識されるされないようなレイアウトの問題もある。
【００３１】 次にステップ７３０では、システムは、半導体にリソグラフィーモデルを適用
して現行レイアウトの製造されたアウトプットがどのような外観を呈することに
なるかを判定する。ステップ７４０では、システムは、モデルドアウトプットを
試験して、レイアウトから得られる製造されたアウトプットが所定の仕様に一致
するかどうかを判定する。何の問題も検出されなければ、システムはステップ７
７０に進んで最終的な半導体レイアウトをアウトプットする。
【００３２】 レイアウトの問題が検出されたら、システムはステップ７５０に進み、モデル
ベースドＯＰＣシステムを用いて問題を補正する。一実施例では、モデルベース
ドＯＰＣシステムは２つの異なる形体配置の結果を判定し、次に２つの配置間の
理想的な位置を補間する。ステップ７５０中では、複数の異なる認識された問題
を提起し得る。システムは、ステップ７３０に進んで製造モデルを有するレイア
ウトを再びチェックする。このプロセスは、ステップ７４０で重大な問題が検出
されなくなるまで繰り返される。ステップ７４０で重大な問題が検出されなくな
ったら、システムはステップ７７０で最終的な半導体レイアウトをアウトプット
する。
【００３３】 図７に示す方法は、ルールベースドＯＰＣまたはモデルベースドＯＰＣを単独
で用いるよりも優れている。モデルベースドＯＰＣ部分は、ルールベースドＯＰ
Ｃを用いたのでは処理が容易でないような多くの状況を処理するので、システム
は、ルールベースドＯＰＣ単独よりも良好なアウトプットレイアウトを提供する
。更に、多数のレイアウトの問題はルールベースドＯＰＣを用いて迅速に解決さ
れ、そのため多くの場合にモデルベースドＯＰＣが必要とされ得ないので、シス
テムはモデルベースドＯＰＣ単独よりも高速になり得る。更に、デザイン全体の
妥当性はモデルベースドＯＰＣを用いて検証され、それによって、（ルールベー
スドＯＰＣは、ルールベースドＯＰＣを用いて容易に認識されるような多くの問
題を補正するので、）モデルベースドＯＰＣ単独で補正されたレイアウトと同様
に良好なレイアウトをシステムがより短時間で作成するということに留意すべき
である。
【００３４】 ルールベースドＯＰＣ及び選択的モデルベースドＯＰＣ 本発明の他の実施例では、状況に応じてルールベースドＯＰＣシステム及びモ
デルベースドＯＰＣシステムを選択的に用いる。この技術の種々の異なる実施例
は既に実行されている。
【００３５】 図８に示す選択的ＯＰＣシステムの第１の実施例では、全ての形体に対してル
ールベースドＯＰＣが用いられているが、選択的にモデルベースドＯＰＣが用い
られている。ステップ８２０では、システムは半導体レイアウトに１組のＯＰＣ
ルールを適用する。ルールは、１組のルールを用いて容易に認識することができ
るような複数の問題を補正する。複数の異なるモデルを用いてルールを作成し得
る。例えば、或るモデルを用いて明視野パターンをより良好に適合させることが
でき、別のモデルを用いて暗視野パターンをより良好に適合させることができる
。
【００３６】 ステップ８３０では、システムは、レイアウトの各形体を調べて、モデルベー
スドＯＰＣをその形体に適用すべきかどうかを判定することから開始するような
ループに入る。このシステムでは、ルールを用いて容易に補正できないようなレ
イアウトに問題のあるような或る種の形体を探すことができる。ステップ８３０
では、モデルベースドＯＰＣを必要とするような形体がマークされる。
【００３７】 ステップ８３０では、システムはモデルベースドＯＰＣに対して認識される全
ての形体を分解する。図６Ａに示されているような、幾何学形体がサブセグメン
トに区分されているような形体の分解を行い得る。特定のセグメントが或る状況
に当てはまるかどうかを判定することにより、本発明は、モデルベースドＯＰＣ
システムによってセグメントを処理するべきかどうかを判定することになる。そ
のような判定は、１組の定義されたルールを用いて行うことができる。例えば、
以下の３つのルールは、モデルベースドＯＰＣが望ましいような状況を特定し得
る。
【００３８】 １．セグメントが出隅の一部を形成するのであれば、モデルベースドＯＰＣシ
ステムによってセグメントを処理する。
【００３９】 ２．セグメントが細い形体のエッジを形成するのであれば、モデルベースドＯ
ＰＣシステムによってセグメントを処理する。
【００４０】 ３．セグメントが隣接する形体に接近して平行なエッジを形成するのであれば
、モデルベースドＯＰＣシステムによってセグメントを処理する。
【００４１】 これらは、モデルベースドＯＰＣを用いるべきかどうかを判定するために用い
得る判定規準の例にすぎない。
【００４２】 再び図８を参照すると、ステップ８５０では、システムはルール試験の結果を
判定している。セグメントが、ルールで定義された条件の１つに当てはまれば、
システムはステップ８４０でモデルベースドＯＰＣを用いてセグメントを調べて
補正する。そしてシステムはステップ８３０で次のセグメントに進む。
【００４３】 モデルベースドＯＰＣが必要であるような条件の１つに形体が当てはまるかど
うかを調べた後で、システムはステップ８３０からステップ８４０まで進み、そ
れが最後の形体であるかどうかを判定する。調べた形体が最後の形体でなければ
、システムはステップ８３０に戻って次の形体を調べる。全ての形体の試験が完
了したら、ステップ８５０でシステムはマークされた形体を任意選択でプレバイ
アスし得る。しかしながらこの場合、ルールベースドＯＰＣを用いて全てのエッ
ジが予め補正されているので、プレバイアスは必要ないであろう。
【００４４】 プレバイアスを（もし行うのであれば）行った後で、システムはステップ８６
０でレイアウトにリソグラフィーモデルを適用し、現行レイアウトの製造された
アウトプットがどのような外観を呈することになるかを判定する。ステップ８７
０では、システムはモデルドアウトプットを試験して、レイアウトから得られる
製造されたアウトプットが所定の仕様に一致するかを判定する。何の問題も検出
されなければ、システムはステップ８９０に進んで最終的な半導体レイアウトを
アウトプットする。
【００４５】 １若しくは数個のレイアウトの問題が検出されたら、システムはステップ８８
０に進んで、モデルベースドＯＰＣシステムを用いて問題を補正する。システム
は、次にステップ８６０において製造モデルを用いてレイアウトを再びチェック
する。このプロセスは、ステップ８７０で重大な問題が検出されなくなるまで繰
り返される。ステップ８７０で重大な問題が検出されなければ、システムはステ
ップ８９０で最終的な半導体レイアウトをアウトプットする。
【００４６】 図８のシステムでは、多くの容易に認識される問題をルールベースドＯＰＣ補
正により補正することができるが、扱いづらい状況にある形体はモデルベースド
ＯＰＣ補正を用いて慎重に処理する。このようにして、図８のシステムは、フル
モデルベースドＯＰＣパスの計算時間を必要とすることなく、高品質の半導体レ
イアウトを生成する。モデルベースドＯＰＣは全ての形体に適用されるわけでは
ないので、図８のシステムは通常のモデルベースドＯＰＣシステムよりかなり高
速になることになる。
【００４７】 選択的ルールベースドＯＰＣまたはモデルベースドＯＰＣ 選択的ＯＰＣシステムの別の実施例を図９に示す。図９のシステムでは、ルー
ルベースドＯＰＣまたはモデルベースドＯＰＣを用いて、但し両方は用いずに、
形体を選択的に処理する。
【００４８】 図９の実施例は、各形体を調べるようなループとして開始する。先ず、ステッ
プ９１０では、ルールベースドＯＰＣまたはモデルベースドＯＰＣをその形体に
用いるべきかを判定するような１組の選択的ルールによって、各形体を試験する
。前章で定義したルールと同じものを用いてもよい。選択的ルールは、ルール補
正エリアを保護し、ルール補正が実際に仕様に一致するようになることが確実に
なるようにデザインされることに留意されたい。従って、そのような形体につい
ては、性能チェックまたはモデルベースドＯＰＣを省略することが可能である。
ステップ９２０での判定により、各形体がステップ９２５でモデルベースドＯＰ
Ｃ補正されるか或いはステップ９３０でルールベースドＯＰＣ補正されることが
マークされる。このプロセスは、ステップ９４０での判定ステップを用いて全て
の形体に対して繰り返される。
【００４９】 ステップ９５０では、システムはルールベースドＯＰＣを呼び出し、ステップ
９３０でルールベースドＯＰＣに対してマークされた全ての形体を補正する。モ
デルベースドＯＰＣに対してマークされた形体については、調べない。
【００５０】 ステップ９６０では、システムは、モデルベースドＯＰＣに対してマークされ
た形体を任意選択でプレバイアスし得る。プレバイアスは、形体の形状自体によ
ってのみパターンが画定され、周囲の環境は無視されるような１組のルールであ
り得る。
【００５１】 ステップ９７０では、システムは、モデルベースドＯＰＣに対してマークされ
た形体を製造プロセスのモデルを用いて試験し得る。ステップ９８０において全
ての形体が仕様通りであれば、システムはステップ９９０で最終的な半導体レイ
アウトをアウトプットする。そうでなければ、モデルベースドＯＰＣに対してマ
ークされた形体は、ステップ９８５でモデルベースドＯＰＣを用いて補正される
。
【００５２】 選択的ルールベースドＯＰＣ、モデルベースドＯＰＣ、ルール及びモデルＯＰ Ｃまたは無補正 選択的ＯＰＣシステムの更に別の実行可能な実施例の概念的フローを図１０に
示す。図１０のシステムでは、ルールベースドＯＰＣ、モデルベースドＯＰＣ、
またはルール及びモデルベースドＯＰＣを用いて、或いは全く無補正で、各形体
を調整し得る。
【００５３】 図１０の概念的フローを参照すると、第１のステップは、レイアウトを処理し
、補正タイプ選択ルールを用いて試験し得るような形式にすることである。これ
は、ステップ１０１０に示すように、レイアウトを個々のセグメントに区分し、
評価ポイントを設定することにより実行し得るが、他のシステムを用いてもよい
。
【００５４】 次に、ステップ１０２０では、全てのセグメントを調べ、各組が異なるＯＰＣ
補正システムを用いることになるような異なる組に区分する。或るセグメントは
、無補正（ＮＣ）を要する組に配置されることになる。第２の組のセグメントは
、ルールベースド補正（ＲＣ）のみが適用される組に配置されることになる。第
３の組のセグメントは、モデルベースド補正（ＭＣ）のみが適用される組に配置
されることになる。最後に、第４の組のセグメントは、その両方、ルール及びモ
デルベースド補正（ＲＭＣ）を用いることになる組に配置されることになる。
【００５５】 次に、システムは各組のセグメントを適宜に処理することになる。補正を必要
としないセグメントは、アウトプットに直接配置されることになる。ルールベー
スド補正（ＲＣ）またはルール及びモデルベースド補正（ＲＭＣ）セグメントを
必要とするセグメントは、ステップ１０３０でルールベースド補正を用いて処理
されることになる。そしてルールベースド補正のみ（ＲＣ）セグメントは、ステ
ップ１０４０に示されたようなアウトプットに配置されることになる。
【００５６】 ステップ１０５０では、モデルベースド補正のみ（ＭＣ）セグメントをプレバ
イアスし得る。最終的には、ステップ１０６０で、モデルベースド補正のみ（Ｍ
Ｃ）セグメントと、ルール及びモデルベースド補正（ＲＭＣ）セグメントが、モ
デルベースドＯＰＣを用いて処理される。
【００５７】 図１０の選択的ＯＰＣシステムの一実施例を説明する詳細フローチャートを図
１１Ａに示す。図１１Ａの実施例は、エッジベースドシステムに言及して説明し
ているが、同じことは形状ベースの補正システムなど別タイプのシステムにも適
用し得る。図１１Ａについては３種類の異なるラインを用いて説明している。こ
れらのデータフロータイプの凡例を図１１Ｂに示す。
【００５８】 図１１Ａでは、システムは元のレイアウト１１０２から開始する。元のレイア
ウト１１０２から、システムは補正可能なエッジデータベース１１０７をステッ
プ１１０５で構築する。補正可能なエッジデータベースを全ての実施例において
明示的に作成及び維持する必要がないことに留意されたい。例えば、一実施例で
は、レイアウトデータベース１１０２から即座に明示的にエッジを導くことがで
きる。そしてシステムは、補正可能なエッジデータベース１１０７の全エッジを
調べて各エッジに何れのタイプの補正を用いるべきかを判定する段階に進む。ス
テップ１１１０では、システムは補正可能なエッジデータベース１１０７からエ
ッジを抽出し、ステップ１１１５でそのエッジを試験する。補正の必要が無けれ
ば、システムはステップ１１１０に戻って別のエッジを調べる。
【００５９】 エッジがルールベースドＯＰＣ（ＲＣ）またはルール及びモデルベースドＯＰ
Ｃ（ＲＭＣ）を必要とするのであれば、システムはステップ１１２０に進んでル
ール１１２５を適用する。エッジバイエッジ（edge by edge）ベースでエッジに
ルールベースド補正を実行し得ることに留意されたい。エッジがルールベースド
ＯＰＣ（ＲＣ）のみを必要とすれば、システムは、ステップ１１１０に戻って別
のエッジを調べる前に、ステップ１１３５で所定のようにレイアウトデータベー
スを補正する。エッジがルール及びモデルベースドＯＰＣ（ＲＭＣ）を必要とす
るのであれば、システムはステップ１１４０に進み、ルールからの補正によって
エッジを初期状態にする。その補正されたエッジを用いて、モデルベースドＯＰ
Ｃエッジデータベース１１４７をステップ１１４５で更新する。モデルベースド
ＯＰＣエッジデータベース１１４７を更新した後、システムはステップ１１１０
に戻って別のエッジを調べる。
【００６０】 再びステップ１１１０を参照すると、エッジがモデルベースドＯＰＣのみ（Ｍ
Ｃ）を必要とするのであれば、システムはステップ１１５０に進む。ステップ１
１５０では、システムがエッジをプレバイアスし得る。次に、プレバイアスされ
たエッジを用いてステップ１１４５でモデルベースドＯＰＣエッジデータベース
１１４７を更新する。モデルベースドＯＰＣエッジデータベース１１４７を更新
した後、システムはステップ１１１０に戻って別のエッジを調べる。ステップ１
１１０で全てのエッジを調べ終わったら、システムはモデルベースド補正段階の
開始に進む。
【００６１】 ステップ１１６０では、システムはエッジデータベースに製造モデルを適用す
る。ステップ１１７０では、システムは、モデルベースド補正によって補正する
べき種々のエッジに対する全ての評価ポイントを試験する。ステップ１１７５に
おいて、全てのエッジが定義した仕様と一致したら、システムは終了する。そう
でなければ、システムはステップ１１８０に進んでモデルベースドエッジデータ
ベース１１４７から各エッジを抽出し、ステップ１１８５でモデルベースド補正
を適用することを繰返す。これは、モデルベースドＯＰＣを必要とする全てのエ
ッジが調整されるまで実行される。システムは次に、ステップ１１６０、１１７
０及び１１７５で製造モデルを適用して評価ポイントを試験し、全てのエッジが
仕様通りになったかどうか判定する。この繰返しプロセスは、定義された仕様に
レイアウトが一致するまで続けられる。
【００６２】 複数の異なるモデルの使用 モデルベースドＯＰＣの導入部で示したように、種々の半導体製造プロセスを
モデリングするために、多くの異なる種類のモデルが作成されてきた。各モデル
は、独自の利点及び欠点を有し得る。或る種の定義された環境下では、或るモデ
ルが別のモデルより良好であることがあり得る。
【００６３】 本発明のハイブリッドＯＰＣシステムは、これら異なるモデルを利用し得る。
前章で述べたように、多くの実施例が種々のルールを用いて、用いるべき特定の
補正システムを特定する。これらのルール設定を拡張して、特定の形体を評価す
るために用いるための特定タイプのＯＰＣモデルを選択することができる。従っ
て、特定の形体をモデリングする際に特定の製造モデルが別の製造モデルより良
好であれば、その製造モデルを用いてその特定の形体を試験して補正する。例え
ば、ルール設定は、モデル１で入隅セグメントをモデリングし、モデル２で出隅
セグメントをモデリングし、モデル３でエッジセグメントをモデリングすべきで
あると規定し得る。この方法では、システムは各特定の環境のためのベストモデ
ルを利用することになる。
【００６４】 ハイブリッドＯＰＣの適用 本発明のハイブリッドＯＰＣシステムは、伝統的な光リソグラフィー半導体製
造に非常に有用であるが、適用可能であるのはこの範囲に留まらない。本発明で
開示している事項は、任意のフォトマスクベースド製造プロセスに用いることが
できる。本発明で開示している事項は、例えば、バイナリマスクにも位相シフト
マスクにも適用し得る。位相シフトマスクについての情報は、1999年1月12日に
発行された米国特許第5,858,580号「Phase shifting circuit manufacture meth
od and apparatus（位相シフト回路製造方法及び装置）」に記載されており、該
特許は引用を以って本明細書の一部となす。
【００６５】 一実施例では、特定のレイアウトを維持するべくルールを調整し得る。例えば
、ルールベースドＯＰＣを用いてレイアウトのバイナリ部分を処理し、モデルベ
ースドＯＰＣを用いてレイアウトの位相シフト部分を処理するというようにルー
ルを規定し得る。この方法では、最高の処理がそれを最も必要とするような重要
な部分に施される。
【００６６】 プレフィルタリング 本発明のハイブリッドＯＰＣシステムに限定すれば、ソフトウェアは「プレフ
ィルタ」それ自体の操作に組み込まれ得る。例えば、ユーザはハイブリッドＯＰ
Ｃ処理のための特定エリアのみを指定し得る。一実施例では、ユーザは、ＯＰＣ
処理のためのレイアウトの或るセルのみを特定し得る。更に、実行する処理のタ
イプは、セルバイセル（cell by cell）ベースに制限され得る。例えば、或るセ
ルをルールのみＯＰＣで処理し、別のセルをモデルベースドＯＰＣで処理し、別
のセルをハイブリッドＯＰＣシステムで処理し得る。或る種の形体では、エリア
は重複し得る。エリアベースド補正の場合、本発明は、レイアウトにおいて別の
層を画定し、この層が重複する全てのセグメントを特定のＯＰＣシステムにより
補正されるべきであると決定し得る。
【００６７】 モデルベースド補正を用いた検証 前章で示したように、本発明の多くの実施例は、モデルベースドＯＰＣを用い
て、レイアウトデザインの全ての形体を試験並びに設定する。試験は、検証仕様
を用いて行う。全ての形体が検証仕様で試験されるような実施例では、レイアウ
トはＯＰＣ処理によって本質的に十分に検証される。従って、別の検証ステップ
は必要ない。
【００６８】 検証能力を強化するため、このような実施例のモデルベースドＯＰＣ部分を向
上させ、時として伝統的な検証ツールで利用可能であるような追加形体を与える
ことができる。例えば、モデルベースドＯＰＣ部分は、種々のドーズ設定でレイ
アウトデザインを試験するためのオプションを提供し得る。これは、モデル閾値
（ドーズ）を調整することにより達成し得る。同様に、モデルベースドＯＰＣ部
分は、種々のフォーカス設定でレイアウトデザインを試験するためのオプション
を提供し得る。これは、フォーカス寛容度の検証を行うために或るデフォーカス
値で新たなモデルを構築することにより達成し得る。
【００６９】 モデルベースド補正に基づく学習 モデルベースドＯＰＣを実行する際には、システムは、レイアウトの不良箇所
を補正するべく、繰返し試行錯誤プロセスを実行して形体（エッジ配置など）を
調整することになる。しかしながら、レイアウトデザインが変更されたら、全Ｏ
ＰＣプロセスを再び実行しなければならない。ＯＰＣプロセスは、非常に長い、
計算的に高コストのタスクであるので、単純なデザイン変更は、ＯＰＣプロセス
に起因する長い遅延を引き起こし得る。
【００７０】 そのような遅延を防止するために、本発明では、特定のレイアウトに対して加
えられる変化のデータベースを作成する考え方を導入しており、それによって、
同一レイアウトの僅かに変化したバージョンを再び処理するのであれば、記憶さ
れた変化のデータベースを用いて、変化していないエリアを迅速に補正すること
ができる。このプロセスは、前のＯＰＣプロセスで補正されたエリアが変化して
おらず、それによって同じ補正を適用し得ることを単純に検証するすることにな
る。
【００７１】 一実施例では、この補正データベースはルールデータベースの形式をとる。特
に、各モデルベースドＯＰＣ補正が、モデルベースドＯＰＣ補正を生じさせた初
期条件と共に記憶される。この方法では、ルールを適用して僅かに変更したデザ
インを、ほぼ完全に補正された形に迅速に導くことができる。次に、システムは
、変化したエリアにモデルベースドＯＰＣを適用する。
【００７２】 実施例 本発明のハイブリッドＯＰＣシステムは、多くの異なる環境下で用いることが
できる。ハイブリッドＯＰＣシステムの一実施例を図１２に示す。図１２を参照
すると、コンピュータシステム１２００は、コンピュータ命令を実行するための
プロセッサ１２１０及びコンピュータプログラムを記憶するためのメモリ１２２
０を備えている。本発明のハイブリッドＯＰＣシステムは、メモリ１２２０内で
実行されるようなハイブリッドＯＰＣプログラム１２２５として実現し得る。ハ
イブリッドＯＰＣプログラム１２２５は、局所記憶装置１２４０内に記憶された
レイアウトデータを処理し得る。
【００７３】 ハイブリッドＯＰＣプログラム１２２５は、ネットワーク環境内においても作
動し得る。図１２を参照すると、コンピュータシステム１２００は、コンピュー
タシステム１２００をネットワーク１２７５に結合するようなネットワークイン
ターフェイス１２７０をも有し得る。このような実施例では、ハイブリッドＯＰ
Ｃプログラム１２２５は、記憶装置１２７７などのネットワークにアクセス可能
な記憶システムに位置指定されるようなデータを処理し得る。
【００７４】 自身の半導体レイアウトの向上を希望する顧客に対し、ハイブリッドＯＰＣプ
ログラム１２２５を公表または販売することができる。ハイブリッドＯＰＣプロ
グラム１２２５は、磁気媒体、光学媒体またはその他のコンピュータ読取り可能
媒体で頒布することができる。或いは、インターネット、データ放送またはその
他のディジタル伝送媒体など任意の伝送媒体を用いて、ハイブリッドＯＰＣプロ
グラム１２２５を電子的に頒布することもできる。
【００７５】 半導体回路レイアウトの混合モードＯＰＣのための方法及び装置について説明
してきたが、本発明の範囲を逸脱しない限りにおいて、当業者は、本発明の材料
及び素子の配置に種々の改変及び変更が可能であると考えられる。
【図面の簡単な説明】
【図１Ａ】 幾何学パターンの理想的なマスクを示す図である。
【図１Ｂ】 図１Ａの理想的な幾何学パターンのマスクを示す図である。
【図１Ｃ】 図１Ｂのマスクを用いてシリコンウェーハのフォトレジストに作成された回路
素子を示す図である。
【図２Ａ】 図１Ａの理想的な幾何学パターンの光近接効果補正されたバージョンを示す図
である。
【図２Ｂ】 図２Ａに示された理想的な幾何学パターンの光近接効果補正されたバージョン
の光近接効果補正されたフォトマスクを示す図である。
【図２Ｃ】 図２Ｂのフォトマスクを用いてシリコンウェーハのフォトレジストに作成され
た回路素子を示す図である。
【図３Ａ】 理想的な矩形幾何学形体を示す図である。
【図３Ｂ】 図３Ａのフォトマスクを用いてシリコンウェーハのフォトレジストに作成され
た回路素子を示す図である。
【図３Ｃ】 出隅に突出部分を付加するようなルールベースド光近接効果補正器によって処
理した後の図３Ａの矩形幾何学形体を示す図である。
【図３Ｄ】 図３Ｃの光近接効果補正されたフォトマスクを用いてシリコンウェーハのフォ
トレジストに作成された回路素子を示す図である。
【図４Ａ】 接近して平行であるような形体ラインを有する２つの近接する幾何学形体を示
す図である。
【図４Ｂ】 図４Ａの幾何学形体の製造された結果を示す図である。
【図４Ｃ】 ２つの形体間のギャップを拡大した後の図４Ａの幾何学形体を示す図である。
【図４Ｄ】 図４Ｃの幾何学形体の最終的に製造された結果を示す図である。
【図５】 光リソグラフィープロセスのモデリングを概念的に示す図である。
【図６Ａ】 セグメントが再分された、理想的な矩形幾何学形体のレイアウトを示す図であ
る。
【図６Ｂ】 図６Ａのフォトマスクを用いてシリコンウェーハのフォトレジストに作成され
た回路素子を示す図である。
【図６Ｃ】 モデルベースドＯＰＣを用いて右上隅の２つのセグメントが調整された後の図
６Ａの矩形幾何学形体を示す図である。
【図６Ｄ】 図６Ｃの光近接効果調整されたフォトマスクを用いてシリコンウェーハのフォ
トレジストに作成された回路素子を示す図である。
【図７】 ルールベースドＯＰＣ及びモデルベースドＯＰＣの両者を用いるようなＯＰＣ
システムのフローチャートである。
【図８】 ルールベースドＯＰＣを適用し、次にモデルベースドＯＰＣを選択的に適用す
るようなＯＰＣシステムのフローチャートである。
【図９】 種々のレイアウト形体にルールベースドＯＰＣまたはモデルベースドＯＰＣを
選択的に適用するようなＯＰＣシステムのフローチャートである。
【図１０】 種々のレイアウト形体にルールベースドＯＰＣ、モデルベースドＯＰＣ、ルー
ルベースド及びモデルベースドＯＰＣまたは無補正を選択的に適用するようなＯ
ＰＣシステムの概念的チャートである。
【図１１Ａ】 図１０に示したような種々のレイアウト形体にルールベースドＯＰＣ、モデル
ベースドＯＰＣ、ルールベースド及びモデルベースドＯＰＣまたは無補正を選択
的に適用するようなＯＰＣシステムの一実施例に対する詳細フローチャートであ
る。
【図１１Ｂ】 図１１Ａのフローチャートの凡例を示す図である。
【図１２】 本発明で開示した内容を実現し得るようなコンピュータシステムを示す図であ
る。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ， ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 ザング、ユー−ピング アメリカ合衆国カリフォルニア州94560・ ニューアーク・マグノリアストリート 37151 (72)発明者 チャング、ファング−チェング アメリカ合衆国カリフォルニア州94087・ サニーベイル・ユーコンテラス 1361 (72)発明者 パーク、ホー、ヤング アメリカ合衆国カリフォルニア州94086・ サニーベイル・＃2160・アスターアベニュ ー 1035 (72)発明者 ワング、ヤオ−ティング アメリカ合衆国カリフォルニア州94086・ サニーベイル・コルテマデラアベニュー 970 Ｆターム(参考） 2H095 BB01

Claims (41)

    【特許請求の範囲】
  1. 【請求項１】 半導体マスクを作成する方法であって、 半導体デザインを認容する過程と、 １組の光近接効果補正（ＯＰＣ）ルールにより前記半導体デザインを処理し、
    ルール補正された半導体デザインを生成する過程と、 前記ルール補正された半導体デザインを光学モデルによってモデリングし、モ
    デルド半導体マスクを生成する過程と、 前記補正された半導体デザインを調整し、前記モデルド半導体マスクを補正す
    る過程とを含むことを特徴とする方法。
  2. 【請求項２】 前記ルール補正された半導体デザインをモデリングする前
    記過程が、前記半導体デザインを仕様に対して検証する過程を含むことを特徴と
    する請求項１に記載の方法。
  3. 【請求項３】 前記検証する過程のためのドーズ設定をユーザが選択し得
    ることを特徴とする請求項２に記載の方法。
  4. 【請求項４】 前記検証する過程のためのフォーカス設定をユーザが選択
    し得ることを特徴とする請求項２に記載の方法。
  5. 【請求項５】 半導体マスクを作成する方法であって、 半導体デザインを認容する過程と、 １組のＯＰＣルールにより前記半導体デザインを処理し、ルール補正された半
    導体デザインを生成する過程と、 前記ルール補正された半導体デザインを調べ、１組の形体を識別してモデルベ
    ースドＯＰＣにより処理する過程と、 モデルベースドＯＰＣにより前記１組の形体を処理する過程と、 最終的に補正された半導体デザインをアウトプットする過程とを含むことを特
    徴とする方法。
  6. 【請求項６】 前記モデルベースドＯＰＣにより前記１組の形体を処理す
    る過程が、前記半導体デザインを仕様に対して検証する過程を含むことを特徴と
    する請求項５に記載の方法。
  7. 【請求項７】 前記検証する過程のためのドーズ設定をユーザが選択し得
    ることを特徴とする請求項６に記載の方法。
  8. 【請求項８】 前記検証する過程のためのフォーカス設定をユーザが選択
    し得ることを特徴とする請求項６に記載の方法。
  9. 【請求項９】 ルール補正された半導体デザインを調べ、１組の形体を識
    別してルールベースドＯＰＣにより処理する前記過程が、１組のルールを適用し
    て扱いづらい形体を識別する過程を含むことを特徴とする請求項５に記載の方法
    。
  10. 【請求項１０】 前記ルール補正された半導体デザインを調べる過程が、
    各形体に対する特定のモデルベースドＯＰＣシステムを選択する過程を更に含む
    ことを特徴とする請求項５に記載の方法。
  11. 【請求項１１】 前記形体がセグメントを含むことを特徴とする請求項５
    に記載の方法。
  12. 【請求項１２】 前記形体が形状を含むことを特徴とする請求項５に記載
    の方法。
  13. 【請求項１３】 半導体マスクを作成する方法であって、 半導体デザインを認容する過程と、 特定の形体に対してルールベースドＯＰＣシステムまたはモデルベースドＯＰ
    Ｃシステムを用いるべきかを判定するために各形体を処理する過程と、 前記ルールベースドＯＰＣシステムまたは前記モデルベースドＯＰＣシステム
    により各形体を選択的に補正する過程と、 最終的に補正された半導体デザインをアウトプットする過程とを含むことを特
    徴とする方法。
  14. 【請求項１４】 各形体のために１組のモデルベースドＯＰＣシステムか
    ら特定のモデルベースドＯＰＣシステムを選択し、モデルベースドＯＰＣシステ
    ムにより補正する過程を更に含むことを特徴とする請求項１３に記載の方法。
  15. 【請求項１５】 前記モデルベースドＯＰＣシステムにより補正される前
    記形体が、前記モデルベースドＯＰＣシステムにより補正される前にプレバイア
    スされることを特徴とする請求項１３に記載の方法。
  16. 【請求項１６】 前記モデルベースドＯＰＣにより形体を選択的に補正す
    る過程が、前記半導体デザインを仕様に対して検証する過程を含むことを特徴と
    する請求項１３に記載の方法。
  17. 【請求項１７】 前記検証する過程のためのドーズ設定をユーザが選択し
    得ることを特徴とする請求項１６に記載の方法。
  18. 【請求項１８】 前記検証する過程のためのフォーカス設定をユーザが選
    択し得ることを特徴とする請求項１６に記載の方法。
  19. 【請求項１９】 前記モデルベースドＯＰＣシステムにより形体を補正す
    る過程が、 前記形体を処理し、１組のモデルベースドＯＰＣシステムからの選択されたモ
    デルベースドＯＰＣシステムを判定する過程と、 前記選択されたモデルベースドＯＰＣシステムにより前記形体を処理する過程
    とを更に含むことを特徴とする請求項１３に記載の方法。
  20. 【請求項２０】 前記形体がセグメントを含むことを特徴とする請求項１
    ３に記載の方法。
  21. 【請求項２１】 前記形体が形状を含むことを特徴とする請求項１３に記
    載の方法。
  22. 【請求項２２】 半導体マスクを作成する方法であって、 半導体デザインを認容する過程と、 各形体を処理し、特定の形体に対して、ルールベースドＯＰＣシステムを用い
    るべきか、モデルベースドＯＰＣシステムを用いるべきか、その両方即ちルール
    ベースド及びモデルベースドＯＰＣシステムを用いるべきか、或いは無補正シス
    テムを用いるべきかを判定する過程と、 前記処理過程で判定した選択された補正システムにより各形体を選択的に補正
    する過程と、 最終的に補正された半導体デザインをアウトプットする過程とを含むことを特
    徴とする方法。
  23. 【請求項２３】 各形体のために１組のモデルベースドＯＰＣシステムか
    ら特定のモデルベースドＯＰＣシステムを選択し、モデルベースドＯＰＣシステ
    ムにより補正する過程を更に含むことを特徴とする請求項２２に記載の方法。
  24. 【請求項２４】 前記モデルベースドＯＰＣシステムにより補正される前
    記形体が、前記モデルベースドＯＰＣシステムにより補正される前にプレバイア
    スされることを特徴とする請求項２２に記載の方法。
  25. 【請求項２５】 前記モデルベースドＯＰＣにより形体を選択的に補正す
    る過程が、前記半導体デザインを仕様に対して検証する過程を含むことを特徴と
    する請求項２２に記載の方法。
  26. 【請求項２６】 前記形体がセグメントを含むことを特徴とする請求項２
    ２に記載の方法。
  27. 【請求項２７】 前記形体が形状を含むことを特徴とする請求項２２に記
    載の方法。
  28. 【請求項２８】 半導体マスクを作成する方法であって、 半導体デザインを認容する過程と、 モデルベースドＯＰＣシステムにより前記半導体デザインを処理する過程と、 前記モデルベースドＯＰＣシステムを用いて行った１組の補正を記憶する過程
    と、 前記半導体レイアウトを変更して変更されたレイアウトを作成する過程と、 前記記憶された１組の補正を用いて前記変更されたレイアウトを処理する過程
    とを含むことを特徴とする方法。
  29. 【請求項２９】 前記補正が１組のルールとして記憶されることを特徴と
    する請求項２８に記載の方法。
  30. 【請求項３０】 半導体装置であって、該半導体装置が、 １組のＯＰＣルールにより前記半導体デザインを処理し、ルール補正された半
    導体デザインを生成する過程と、 前記ルール補正された半導体デザインを光学モデルによってモデリングしてモ
    デルド半導体マスクを生成する過程と、 前記補正された半導体デザインを調整して前記モデルド半導体マスクを補正す
    る過程によって生成された、処理されたレイアウトから作成されることを特徴と
    する方法。
  31. 【請求項３１】 半導体装置であって、該半導体装置が、 １組のＯＰＣルールにより前記半導体デザインを処理し、ルール補正された半
    導体デザインを生成する過程と、 前記ルール補正された半導体デザインを調べ、１組の形体を識別してモデルベ
    ースドＯＰＣにより処理する過程と、 モデルベースドＯＰＣにより前記１組の形体を処理する過程と、 最終的に補正された半導体デザインをアウトプットする過程とによって生成さ
    れた、処理されたレイアウトから作成されることを特徴とする方法。
  32. 【請求項３２】 半導体装置であって、該半導体装置が、 特定の形体に対してルールベースドＯＰＣシステムまたはモデルベースドＯＰ
    Ｃシステムを用いるべきかを判定するために各形体を処理する過程と、 前記ルールベースドＯＰＣシステムまたは前記モデルベースドＯＰＣシステム
    により各形体を選択的に補正する過程と、 最終的に補正された半導体デザインをアウトプットする過程とによって生成さ
    れた、処理されたレイアウトから作成されることを特徴とする方法。
  33. 【請求項３３】 コンピュータ読取り可能媒体であって、該コンピュータ
    読取り可能媒体が、 １組のＯＰＣルールにより前記半導体デザインを処理し、ルール補正された半
    導体デザインを生成するためと、 前記ルール補正された半導体デザインを光学モデルによってモデリングしてモ
    デルド半導体マスクを生成するためと、 前記補正された半導体デザインを調整して前記モデルド半導体マスクを補正す
    るためのコンピュータ命令を含むことを特徴とする媒体。
  34. 【請求項３４】 コンピュータ読取り可能媒体であって、該コンピュータ
    読取り可能媒体が、 １組のＯＰＣルールにより前記半導体デザインを処理し、ルール補正された半
    導体デザインを生成するためと、 前記ルール補正された半導体デザインを調べ、１組の形体を識別してモデルベ
    ースドＯＰＣにより処理するためと、 モデルベースドＯＰＣにより前記１組の形体を処理するためと、 最終的に補正された半導体デザインをアウトプットするためのコンピュータ命
    令を含むことを特徴とする媒体。
  35. 【請求項３５】 コンピュータ読取り可能媒体であって、該コンピュータ
    読取り可能媒体が、 特定の形体に対してルールベースドＯＰＣシステムまたはモデルベースドＯＰ
    Ｃシステムを用いるべきかを判定するために各形体を処理するためと、 前記ルールベースドＯＰＣシステムまたは前記モデルベースドＯＰＣシステム
    により各形体を選択的に補正するためと、 最終的に補正された半導体デザインをアウトプットするためのコンピュータ命
    令を含むことを特徴とする媒体。
  36. 【請求項３６】 電磁波形であって、該電磁波形が、 １組のＯＰＣルールにより前記半導体デザインを処理し、ルール補正された半
    導体デザインを生成するためと、 前記ルール補正された半導体デザインを光学モデルによってモデリングしてモ
    デルド半導体マスクを生成するためと、 前記補正された半導体デザインを調整して前記モデルド半導体マスクを補正す
    るためのコンピュータ命令を搬送することを特徴とする波形。
  37. 【請求項３７】 電磁波形であって、該電磁波形が、 １組のＯＰＣルールにより前記半導体デザインを処理し、ルール補正された半
    導体デザインを生成するためと、 前記ルール補正された半導体デザインを調べ、１組の形体を識別してモデルベ
    ースドＯＰＣにより処理するためと、 モデルベースドＯＰＣにより前記１組の形体を処理するためと、 最終的に補正された半導体デザインをアウトプットするためのコンピュータ命
    令を搬送することを特徴とする波形。
  38. 【請求項３８】 電磁波形であって、該電磁波形が、 特定の形体に対してルールベースドＯＰＣシステムまたはモデルベースドＯＰ
    Ｃシステムを用いるべきかを判定するために各形体を処理するためと、 前記ルールベースドＯＰＣシステムまたは前記モデルベースドＯＰＣシステム
    により各形体を選択的に補正するためと、 最終的に補正された半導体デザインをアウトプットするためのコンピュータ命
    令を搬送することを特徴とする波形。
  39. 【請求項３９】 コンピュータ装置であって、該コンピュータ装置が、 コンピュータ命令を処理するためのプロセッサと、 メモリとを有し、 該メモリが、 １組のＯＰＣルールにより前記半導体デザインを処理し、ルール補正された半
    導体デザインを生成するためと、 前記ルール補正された半導体デザインを光学モデルによってモデリングしてモ
    デルド半導体マスクを生成するためと、 前記補正された半導体デザインを調整して前記モデルド半導体マスクを補正す
    るためのコンピュータ命令を含むことを特徴とするコンピュータ装置。
  40. 【請求項４０】 コンピュータ装置であって、該コンピュータ装置が、 コンピュータ命令を処理するためのプロセッサと、 メモリとを有し、 該メモリが、 １組のＯＰＣルールにより前記半導体デザインを処理し、ルール補正された半
    導体デザインを生成するためと、 前記ルール補正された半導体デザインを調べ、１組の形体を識別してモデルベ
    ースドＯＰＣにより処理するためと、 モデルベースドＯＰＣにより前記１組の形体を処理するためと、 最終的に補正された半導体デザインをアウトプットするためのコンピュータ命
    令を含むことを特徴とするコンピュータ装置。
  41. 【請求項４１】 コンピュータ装置であって、該コンピュータ装置が、 コンピュータ命令を処理するためのプロセッサと、 メモリとを有し、 該メモリが、 特定の形体に対してルールベースドＯＰＣシステムまたはモデルベースドＯＰ
    Ｃシステムを用いるべきかを判定するために各形体を処理するためと、 前記ルールベースドＯＰＣシステムまたは前記モデルベースドＯＰＣシステム
    により各形体を選択的に補正するためと、 最終的に補正された半導体デザインをアウトプットするための１組のコンピュ
    ータ命令を含むことを特徴とするコンピュータ装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006235327A (ja) * 2005-02-25 2006-09-07 Toshiba Corp マスクパターンデータ・マスク検査データ作成方法、及びフォトマスクの製造・検査方法
JP2008122948A (ja) * 2006-10-20 2008-05-29 Toshiba Corp 設計レイアウト作成方法、半導体装置の製造方法、及びコンピュータ読み取り可能な媒体
US7638244B2 (en) 2004-02-16 2009-12-29 Kabushiki Kaisha Toshiba Method of correcting mask data, method of manufacturing a mask and method of manufacturing a semiconductor device
JP2010049268A (ja) * 2000-07-10 2010-03-04 Mentor Graphics Corp モデルベース光近接補正用収束技術
JP2011221266A (ja) * 2010-04-09 2011-11-04 Fujitsu Semiconductor Ltd マスクパターン作製装置、マスクパターン作製方法、及びマスクの製造方法
US8230379B2 (en) 2006-10-20 2012-07-24 Kabushiki Kaisha Toshiba Layout generating method for semiconductor integrated circuits

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6467076B1 (en) * 1999-04-30 2002-10-15 Nicolas Bailey Cobb Method and apparatus for submicron IC design
US6301697B1 (en) 1999-04-30 2001-10-09 Nicolas B. Cobb Streamlined IC mask layout optical and process correction through correction reuse
US6440612B1 (en) 1999-09-01 2002-08-27 Micron Technology, Inc. Field correction of overlay error
US6425113B1 (en) 2000-06-13 2002-07-23 Leigh C. Anderson Integrated verification and manufacturability tool
US7412676B2 (en) 2000-06-13 2008-08-12 Nicolas B Cobb Integrated OPC verification tool
US6516459B1 (en) 2000-07-10 2003-02-04 Mentor Graphics Corporation Integrated circuit design correction using fragment correspondence
US20020156639A1 (en) * 2001-02-27 2002-10-24 Akira Ishikawa Business method for a digital photolithography system
US7392168B2 (en) * 2001-03-13 2008-06-24 Yuri Granik Method of compensating for etch effects in photolithographic processing
US6574784B1 (en) 2001-06-14 2003-06-03 George P. Lippincott Short edge management in rule based OPC
US6964031B2 (en) * 2001-09-29 2005-11-08 Kabushiki Kaisha Toshiba Mask pattern generating method and manufacturing method of semiconductor apparatus
JP3615182B2 (ja) * 2001-11-26 2005-01-26 株式会社東芝 光近接効果補正方法及び光近接効果補正システム
JP3592666B2 (ja) 2001-12-04 2004-11-24 株式会社東芝 露光用マスクパターンの補正方法、プログラム、マスクパターン形成方法、及び半導体装置の製造方法
US6763514B2 (en) * 2001-12-12 2004-07-13 Numerical Technologies, Inc. Method and apparatus for controlling rippling during optical proximity correction
US7085698B2 (en) * 2001-12-18 2006-08-01 Synopsys, Inc. Method for providing flexible and dynamic reporting capability using simulation tools
JP4138318B2 (ja) * 2002-01-08 2008-08-27 株式会社ルネサステクノロジ リソグラフィプロセスマージン評価装置、リソグラフィプロセスマージン評価方法およびリソグラフィプロセスマージン評価プログラム
US7013439B2 (en) 2002-01-31 2006-03-14 Juan Andres Torres Robles Contrast based resolution enhancing technology
US7293249B2 (en) 2002-01-31 2007-11-06 Juan Andres Torres Robles Contrast based resolution enhancement for photolithographic processing
US6778275B2 (en) * 2002-02-20 2004-08-17 Micron Technology, Inc. Aberration mark and method for estimating overlay error and optical aberrations
JP2003322945A (ja) * 2002-05-01 2003-11-14 Mitsubishi Electric Corp レイアウトパターンデータの補正装置
US6931613B2 (en) 2002-06-24 2005-08-16 Thomas H. Kauth Hierarchical feature extraction for electrical interaction calculations
DE10233205B4 (de) * 2002-07-17 2006-06-08 Infineon Technologies Ag Verfahren zur Korrektur von lokalen Loading-Effekten beim Ätzen von Photomasken
US6973633B2 (en) 2002-07-24 2005-12-06 George Lippincott Caching of lithography and etch simulation results
TWI292850B (en) * 2002-07-26 2008-01-21 Asml Masktools Bv Method of automatically applying optical proximity correction, method and computer readable medium for generating a rule set utilized for automatically applying optical proxmity correction, and device manufacturing method
US7172838B2 (en) * 2002-09-27 2007-02-06 Wilhelm Maurer Chromeless phase mask layout generation
US6857109B2 (en) 2002-10-18 2005-02-15 George P. Lippincott Short edge smoothing for enhanced scatter bar placement
US7082596B2 (en) * 2002-11-27 2006-07-25 Synopsys, Inc. Simulation-based selection of evaluation points for model-based optical proximity correction
US6854104B2 (en) * 2002-11-27 2005-02-08 Lsi Logic Corporation First approximation for OPC significant speed-up
US6928634B2 (en) 2003-01-02 2005-08-09 Yuri Granik Matrix optical process correction
US7318214B1 (en) 2003-06-19 2008-01-08 Invarium, Inc. System and method for reducing patterning variability in integrated circuit manufacturing through mask layout corrections
US20050234684A1 (en) * 2004-04-19 2005-10-20 Mentor Graphics Corp. Design for manufacturability
US20050015740A1 (en) * 2003-07-18 2005-01-20 Mentor Graphics Corp. Design for manufacturability
US7043712B2 (en) * 2003-09-09 2006-05-09 International Business Machines Corporation Method for adaptive segment refinement in optical proximity correction
US6973636B2 (en) * 2003-10-17 2005-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of defining forbidden pitches for a lithography exposure tool
US7073162B2 (en) 2003-10-31 2006-07-04 Mentor Graphics Corporation Site control for OPC
JP4357287B2 (ja) 2003-12-18 2009-11-04 株式会社東芝 修正指針の発生方法、パターン作成方法、マスクの製造方法、半導体装置の製造方法及びプログラム
US7539954B2 (en) 2004-02-24 2009-05-26 Konstantinos Adam OPC simulation model using SOCS decomposition of edge fragments
US7536660B2 (en) 2004-02-24 2009-05-19 Konstantinos Adam OPC simulation model using SOCS decomposition of edge fragments
US7861207B2 (en) 2004-02-25 2010-12-28 Mentor Graphics Corporation Fragmentation point and simulation site adjustment for resolution enhancement techniques
US7234130B2 (en) 2004-02-25 2007-06-19 James Word Long range corrections in integrated circuit layout designs
US7251806B2 (en) * 2004-04-09 2007-07-31 Synopsys, Inc. Model-based two-dimensional interpretation filtering
US7065738B1 (en) * 2004-05-04 2006-06-20 Advanced Micro Devices, Inc. Method of verifying an optical proximity correction (OPC) model
EP1747520B1 (en) 2004-05-07 2018-10-24 Mentor Graphics Corporation Integrated circuit layout design methodology with process variation bands
US7240305B2 (en) 2004-06-02 2007-07-03 Lippincott George P OPC conflict identification and edge priority system
US7266800B2 (en) * 2004-06-04 2007-09-04 Invarium, Inc. Method and system for designing manufacturable patterns that account for the pattern- and position-dependent nature of patterning processes
US7275225B2 (en) * 2004-06-04 2007-09-25 Invarium, Inc. Correcting design data for manufacture
US7463367B2 (en) * 2004-07-13 2008-12-09 Micron Technology, Inc. Estimating overlay error and optical aberrations
US7588868B2 (en) * 2004-10-06 2009-09-15 Cadence Design Systems, Inc. Method and system for reducing the impact of across-wafer variations on critical dimension measurements
US7627837B2 (en) * 2004-10-15 2009-12-01 Takumi Technology Corp. Model-based pattern characterization to generate rules for rule-model-based hybrid optical proximity correction
US7721246B2 (en) * 2005-02-24 2010-05-18 Synopsys, Inc. Method and apparatus for quickly determining the effect of placing an assist feature at a location in a layout
US7459248B2 (en) 2005-02-24 2008-12-02 James Word Performing OPC on structures with virtual edges
US7493587B2 (en) 2005-03-02 2009-02-17 James Word Chromeless phase shifting mask for integrated circuits using interior region
US7743359B2 (en) * 2005-05-02 2010-06-22 Cadence Design Systems, Inc. Apparatus and method for photomask design
JP4828870B2 (ja) * 2005-06-09 2011-11-30 株式会社東芝 評価パタンの作成方法およびプログラム
US20070083846A1 (en) * 2005-07-28 2007-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Optimized modules' proximity correction
US7657852B2 (en) 2005-08-16 2010-02-02 Pulsic Limited System and technique of pattern matching and pattern replacement
US7434199B2 (en) 2005-09-27 2008-10-07 Nicolas Bailey Cobb Dense OPC
US7265361B2 (en) * 2005-09-28 2007-09-04 Applied Materials, Inc. Beam blanker driver system and method
US7962868B2 (en) 2005-10-28 2011-06-14 Freescale Semiconductor, Inc. Method for forming a semiconductor device using optical proximity correction for the optical lithography
KR100673014B1 (ko) * 2005-10-28 2007-01-24 삼성전자주식회사 포토 마스크의 제조 방법
US7584450B2 (en) * 2006-02-17 2009-09-01 Synopsys, Inc. Method and apparatus for using a database to quickly identify and correct a manufacturing problem area in a layout
US7506285B2 (en) 2006-02-17 2009-03-17 Mohamed Al-Imam Multi-dimensional analysis for predicting RET model accuracy
WO2008020265A1 (en) * 2006-08-16 2008-02-21 Koninklijke Philips Electronics N.V. Method and apparatus for designing an integrated circuit
KR100763538B1 (ko) * 2006-08-29 2007-10-05 삼성전자주식회사 마스크 패턴의 형성 방법 및 이를 이용한 미세 패턴의 형성방법
US20080077907A1 (en) * 2006-09-21 2008-03-27 Kulkami Anand P Neural network-based system and methods for performing optical proximity correction
US7617475B2 (en) 2006-11-13 2009-11-10 United Microelectronics Corp. Method of manufacturing photomask and method of repairing optical proximity correction
WO2008078213A1 (en) * 2006-12-21 2008-07-03 Nxp B.V. A method and system for identifying weak points in an integrated circuit design
US20080178140A1 (en) * 2007-01-18 2008-07-24 United Microelectronics Corp. Method for correcting photomask pattern
US7739650B2 (en) 2007-02-09 2010-06-15 Juan Andres Torres Robles Pre-bias optical proximity correction
KR100828026B1 (ko) * 2007-04-05 2008-05-08 삼성전자주식회사 집적회로 설계패턴의 레이아웃 수정방법 및 이를 수행하기위한 장치
US7805699B2 (en) 2007-10-11 2010-09-28 Mentor Graphics Corporation Shape-based photolithographic model calibration
US7886243B1 (en) * 2007-12-27 2011-02-08 Cadence Design Systems, Inc. System and method for using rules-based analysis to enhance models-based analysis
US7765021B2 (en) * 2008-01-16 2010-07-27 International Business Machines Corporation Method to check model accuracy during wafer patterning simulation
US20090258302A1 (en) * 2008-04-10 2009-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Sub-resolution assist feature of a photomask
US20090265148A1 (en) * 2008-04-16 2009-10-22 Synopsys, Inc. Modeling a sector-polarized-illumination source in an optical lithography system
US8042069B2 (en) * 2008-08-07 2011-10-18 United Microelectronics Corp. Method for selectively amending layout patterns
US8176446B2 (en) 2008-09-11 2012-05-08 International Business Machines Corporation Method for compensating for variations in structures of an integrated circuit
US7900169B2 (en) * 2009-01-06 2011-03-01 International Business Machines Corporation OPC model calibration process
US8103984B1 (en) * 2009-02-23 2012-01-24 Cadence Design Systems, Inc. System and method for compressed design phase contour data
US9507250B2 (en) * 2009-12-17 2016-11-29 International Business Machines Corporation Optical proximity correction for improved electrical characteristics
CN102478761B (zh) * 2010-11-25 2014-01-22 无锡华润上华半导体有限公司 掩膜版制作方法及系统
US8464194B1 (en) * 2011-12-16 2013-06-11 International Business Machines Corporation Machine learning approach to correct lithographic hot-spots
CN103309149B (zh) * 2013-06-08 2016-03-23 上海华力微电子有限公司 光学临近效应修正方法
US10191376B2 (en) * 2014-08-19 2019-01-29 Intel Corporation Cross scan proximity correction with ebeam universal cutter
JP6537592B2 (ja) * 2014-08-19 2019-07-03 インテル・コーポレーション 電子ビーム（ｅｂｅａｍ）直接書き込みシステムのためのコーナー部の丸み補正
JP6508504B1 (ja) * 2017-06-19 2019-05-08 大日本印刷株式会社 図形パターンの形状補正装置および形状補正方法

Family Cites Families (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11A (ja) * 1836-08-10
US10A (en) * 1836-08-10 Gtttlslto andi
US3A (en) * 1836-08-11 Thomas blanchard
US67074A (en) * 1867-07-23 Improvement in quartz-mills
US2324169A (en) * 1940-08-05 1943-07-13 Simms Motor Units Ltd Distributor ignition for internal combustion engines
US2344436A (en) * 1940-08-06 1944-03-14 Wilbur G Laird Floating roof storage apparatus for volatile liquids
US3210560A (en) * 1961-04-17 1965-10-05 Westinghouse Electric Corp Semiconductor device
US4231811A (en) 1979-09-13 1980-11-04 Intel Corporation Variable thickness self-aligned photoresist process
DE3067832D1 (en) 1980-07-10 1984-06-20 Ibm Process for compensating the proximity effect in electron beam projection devices
US4456371A (en) 1982-06-30 1984-06-26 International Business Machines Corporation Optical projection printing threshold leveling arrangement
US4812962A (en) 1987-04-09 1989-03-14 Harris Corp. Area feature sorting mechanism for neighborhood-based proximity correction in lithography processing of integrated circuit patterns
US4895780A (en) 1987-05-13 1990-01-23 General Electric Company Adjustable windage method and mask for correction of proximity effect in submicron photolithography
US4902899A (en) 1987-06-01 1990-02-20 International Business Machines Corporation Lithographic process having improved image quality
JP2830330B2 (ja) 1989-04-04 1998-12-02 松下電器産業株式会社 近接効果補正方法
US5182718A (en) 1989-04-04 1993-01-26 Matsushita Electric Industrial Co., Ltd. Method and apparatus for writing a pattern on a semiconductor sample based on a resist pattern corrected for proximity effects resulting from direct exposure of the sample by a charged-particle beam or light
JP2881892B2 (ja) 1990-01-16 1999-04-12 富士通株式会社 投影露光用マスク
US5051598A (en) 1990-09-12 1991-09-24 International Business Machines Corporation Method for correcting proximity effects in electron beam lithography
IL97022A0 (en) 1991-01-24 1992-03-29 Ibm Israel Partitioning method for e-beam lithography
US5208124A (en) 1991-03-19 1993-05-04 Hewlett-Packard Company Method of making a mask for proximity effect correction in projection lithography
US5242770A (en) 1992-01-16 1993-09-07 Microunity Systems Engineering, Inc. Mask for photolithography
CA2132005A1 (en) 1992-04-06 1993-10-14 Jang Fung Chen Method for improved lithographic patterning in a semiconductor fabrication process
US5256505A (en) 1992-08-21 1993-10-26 Microunity Systems Engineering Lithographical mask for controlling the dimensions of resist patterns
US6007310A (en) 1993-11-23 1999-12-28 Sarcos, Lc Volumetric pump with sterility seal
US5424154A (en) 1993-12-10 1995-06-13 Intel Corporation Lithographic emhancement method and apparatus for randomly spaced structures
US5447810A (en) 1994-02-09 1995-09-05 Microunity Systems Engineering, Inc. Masks for improved lithographic patterning for off-axis illumination lithography
US5636002A (en) 1994-04-29 1997-06-03 Lucent Technologies Inc. Auxiliary mask features for enhancing the resolution of photolithography
GB2291219B (en) 1994-07-05 1998-07-01 Nec Corp Photo-mask fabrication and use
US5573890A (en) 1994-07-18 1996-11-12 Advanced Micro Devices, Inc. Method of optical lithography using phase shift masking
JPH08297692A (ja) 1994-09-16 1996-11-12 Mitsubishi Electric Corp 光近接補正装置及び方法並びにパタン形成方法
JP3273456B2 (ja) 1995-02-24 2002-04-08 アルプス電気株式会社 モータ駆動スライド型可変抵抗器
US5682323A (en) 1995-03-06 1997-10-28 Lsi Logic Corporation System and method for performing optical proximity correction on macrocell libraries
JP3409493B2 (ja) 1995-03-13 2003-05-26 ソニー株式会社 マスクパターンの補正方法および補正装置
US5553273A (en) 1995-04-17 1996-09-03 International Business Machines Corporation Vertex minimization in a smart optical proximity correction system
US5663893A (en) 1995-05-03 1997-09-02 Microunity Systems Engineering, Inc. Method for generating proximity correction features for a lithographic mask pattern
US5657235A (en) * 1995-05-03 1997-08-12 International Business Machines Corporation Continuous scale optical proximity correction by mask maker dose modulation
US5663017A (en) 1995-06-07 1997-09-02 Lsi Logic Corporation Optical corrective techniques with reticle formation and reticle stitching to provide design flexibility
JP3331822B2 (ja) 1995-07-17 2002-10-07 ソニー株式会社 マスクパターン補正方法とそれを用いたマスク、露光方法および半導体装置
JP2917879B2 (ja) 1995-10-31 1999-07-12 日本電気株式会社 フォトマスク及びその製造方法
US6185727B1 (en) * 1995-12-12 2001-02-06 International Business Machines Corporation Design verification for asymmetric phase shift mask layouts
JP3934719B2 (ja) * 1995-12-22 2007-06-20 株式会社東芝 光近接効果補正方法
JP3469422B2 (ja) 1996-02-23 2003-11-25 株式会社東芝 荷電ビーム描画方法及び描画装置
US5723233A (en) 1996-02-27 1998-03-03 Lsi Logic Corporation Optical proximity correction method and apparatus
US6269472B1 (en) * 1996-02-27 2001-07-31 Lsi Logic Corporation Optical proximity correction method and apparatus
US5972541A (en) 1996-02-27 1999-10-26 Lsi Logic Corporation Reticle and method of design to correct pattern for depth of focus problems
US5705301A (en) 1996-02-27 1998-01-06 Lsi Logic Corporation Performing optical proximity correction with the aid of design rule checkers
US5862058A (en) 1996-05-16 1999-01-19 International Business Machines Corporation Optical proximity correction method and system
US5707765A (en) 1996-05-28 1998-01-13 Microunity Systems Engineering, Inc. Photolithography mask using serifs and method thereof
US5740068A (en) 1996-05-30 1998-04-14 International Business Machines Corporation Fidelity enhancement of lithographic and reactive-ion-etched images by optical proximity correction
US5885734A (en) 1996-08-15 1999-03-23 Micron Technology, Inc. Process for modifying a hierarchical mask layout
US5994002A (en) 1996-09-06 1999-11-30 Matsushita Electric Industrial Co., Ltd. Photo mask and pattern forming method
JP3518275B2 (ja) 1996-09-06 2004-04-12 松下電器産業株式会社 フォトマスクおよびパターン形成方法
JP3551660B2 (ja) 1996-10-29 2004-08-11 ソニー株式会社 露光パターンの補正方法および露光パターンの補正装置および露光方法
US5847959A (en) 1997-01-28 1998-12-08 Etec Systems, Inc. Method and apparatus for run-time correction of proximity effects in pattern generation
US5821014A (en) 1997-02-28 1998-10-13 Microunity Systems Engineering, Inc. Optical proximity correction method for intermediate-pitch features using sub-resolution scattering bars on a mask
US5900340A (en) 1997-03-03 1999-05-04 Motorola, Inc. One dimensional lithographic proximity correction using DRC shape functions
US5920487A (en) 1997-03-03 1999-07-06 Motorola Inc. Two dimensional lithographic proximity correction using DRC shape functions
JPH10282635A (ja) 1997-04-09 1998-10-23 Sony Corp パターンデータ補正方法、電子線描画方法、フォトマスク及びその作製方法、露光方法、半導体装置及びその製造方法、並びにパターンデータ補正装置
US6078738A (en) 1997-05-08 2000-06-20 Lsi Logic Corporation Comparing aerial image to SEM of photoresist or substrate pattern for masking process characterization
JP3713359B2 (ja) * 1997-05-19 2005-11-09 マスプロ電工株式会社 レベル測定器
US6282696B1 (en) 1997-08-15 2001-08-28 Lsi Logic Corporation Performing optical proximity correction with the aid of design rule checkers
US6370679B1 (en) 1997-09-17 2002-04-09 Numerical Technologies, Inc. Data hierarchy layout correction and verification method and apparatus
US6243855B1 (en) * 1997-09-30 2001-06-05 Kabushiki Kaisha Toshiba Mask data design method
US5958635A (en) 1997-10-20 1999-09-28 Motorola, Inc. Lithographic proximity correction through subset feature modification
JP3101594B2 (ja) 1997-11-06 2000-10-23 キヤノン株式会社 露光方法及び露光装置
US6114071A (en) 1997-11-24 2000-09-05 Asml Masktools Netherlands B.V. Method of fine feature edge tuning with optically-halftoned mask
US6081658A (en) 1997-12-31 2000-06-27 Avant! Corporation Proximity correction system for wafer lithography
US6312854B1 (en) 1998-03-17 2001-11-06 Asml Masktools Netherlands B.V. Method of patterning sub-0.25 lambda line features with high transmission, “attenuated” phase shift masks
JP2000020564A (ja) 1998-06-29 2000-01-21 Mitsubishi Electric Corp レイアウトパターンデータ補正装置、レイアウトパターンデータ補正方法、その補正方法を用いた半導体装置の製造方法、および、半導体装置の製造プログラムを記録した記録媒体
JP3241010B2 (ja) 1998-11-18 2001-12-25 日本電気株式会社 半導体製造プロセスの光近接効果補正方法
JP2000162758A (ja) * 1998-11-30 2000-06-16 Matsushita Electric Ind Co Ltd 光学的近接効果補正方法
US6249904B1 (en) * 1999-04-30 2001-06-19 Nicolas Bailey Cobb Method and apparatus for submicron IC design using edge fragment tagging to correct edge placement distortion
US6301697B1 (en) 1999-04-30 2001-10-09 Nicolas B. Cobb Streamlined IC mask layout optical and process correction through correction reuse
US6467076B1 (en) * 1999-04-30 2002-10-15 Nicolas Bailey Cobb Method and apparatus for submicron IC design

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010049268A (ja) * 2000-07-10 2010-03-04 Mentor Graphics Corp モデルベース光近接補正用収束技術
US7638244B2 (en) 2004-02-16 2009-12-29 Kabushiki Kaisha Toshiba Method of correcting mask data, method of manufacturing a mask and method of manufacturing a semiconductor device
JP2006235327A (ja) * 2005-02-25 2006-09-07 Toshiba Corp マスクパターンデータ・マスク検査データ作成方法、及びフォトマスクの製造・検査方法
JP2008122948A (ja) * 2006-10-20 2008-05-29 Toshiba Corp 設計レイアウト作成方法、半導体装置の製造方法、及びコンピュータ読み取り可能な媒体
US8230379B2 (en) 2006-10-20 2012-07-24 Kabushiki Kaisha Toshiba Layout generating method for semiconductor integrated circuits
TWI401581B (zh) * 2006-10-20 2013-07-11 Toshiba Kk 半導體積體電路設計佈局產生方法、半導體裝置製造方法、及電腦可讀取媒體
JP2011221266A (ja) * 2010-04-09 2011-11-04 Fujitsu Semiconductor Ltd マスクパターン作製装置、マスクパターン作製方法、及びマスクの製造方法

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