JP3266499B2 - 光学的近接補正方法及びシステム - Google Patents

光学的近接補正方法及びシステム

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    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G03F7/70441—Optical proximity correction [OPC]

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  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、概して超大規模集
積回路（ＶＬＳＩ）回路素子の製造に関係し、より詳細
には、光学的近接補正（ＯＰＣ）を用いる、リソグラフ
ィ上のイメージ、及び反応性イオン・エッチング（ＲＩ
Ｅ）されたイメージの正確性の向上に関係する。
【０００２】
【従来の技術】半導体素子の製造は、コンピュータ支援
設計（ＣＡＤ）生成のパターンを素子基板の表面上に正
確に複製することに依存している。この複製工程は一般
には光学的リソグラフィで行われ、その後に種々のサブ
トラクティブ（エッチング）、及びアディティブ（付
着）工程が続く。光学的リソグラフィのパターン化は、
フォトマスクとして周知の金属が被覆された石英板を照
射することを含み、このフォトマスクは、金属層にエッ
チングされたコンピュータ生成パターンの拡大されたイ
メージをもつ。この照射されたイメージは、素子の基板
上でサイズが縮小され、感光性フィルム上にパターン化
される。パターン転写の間に起こる干渉、及び工程の影
響により、素子基板上に形成されるイメージは、コンピ
ュータ・イメージによって表されるイメージの理想的な
寸法や形からは変化する。これらの変化は、パターンの
性質に依存し、同時に工程条件の多様性に依存する。こ
れらの変化は、半導体素子の性能に大きく影響を与えか
ねないので、理想的なイメージを確実に生成するＣＡＤ
補正体系に焦点を当てた多くの方法が追及されてきた。
【０００３】先進的なＶＬＳＩ回路の性能向上（即ち速
度の向上に対する回路の寸法縮小）は、小寸法（例え
ば、０．５μｍ以下）下での一連のリソグラフィ工程、
及びＲＩＥ工程におけるパターンの正確性の欠如によ
り、ますます制限されるようになる。フォトリソグラフ
ィの工程では、パターンが、フォトマスクからウェハー
上の感光性のフィルム（レジスト）に転写される。ＲＩ
Ｅ工程ではレジスト中のこのパターンが、ウェハー基板
上の多種のフィルム上に転写される。
【０００４】非常に高い実効解像度をもつ工程を、多く
の金をかけて開発するのに代る方法は、ウェハー処理の
間に発生するパターンの歪みを補償するように、マスク
・パターンの形状を選択的にバイアスすることである、
即ち、結果としてパターンの歪みが補償されるようにパ
ターンの形状を変える（前もってパターン形状を歪ませ
る）ことである。これは、例えば、パターンのエッジま
たは辺をシフト（変移）させることによって行われる。
光学的近接補正（ＯＰＣ）の用語は、選択的にマスクを
バイアスするこの工程を表現するために一般的に使われ
ているが、この用語は光学的イメージ転写に関係ないパ
ターン歪みの補正を含む傾向もある。イメージ転写の不
正確さを補正するためにパターンをバイアスする考え方
は、電子ビーム・リソグラフィに一般に応用されてきて
おり、フォト・マスクの電子ビーム書き込み及び直接的
なウェハー書き込み操作の双方において、後方散乱電子
の影響を少なくするために用いられている。例えば、米
国特許第５，２７８，４２１号を参照されたい。
【０００５】ＯＰＣは、自動的なパターン・バイアスの
考え方の適用を、ＶＬＳＩ技術で採用されている２つの
主要なパターン転写工程に拡張するものである。ＯＰＣ
の現在の実施は先ず１つは「規則に基づく（ｒｕｌｅｓ
−ｂａｓｅｄ）」補正として分類され、この方法ではパ
ターンの大きさ、近接状況、及び密度のようなパターン
属性に対してバイアス量を関連付ける規則に基づいて、
コンピュータ支援設計（ＣＡＤ）データ・セット中でパ
ターンがソートされ、補正される。そしてもう１つは
「たたみ込みに基づく（ｃｏｎｖｏｌｕｔｉｏｎ−ｂａ
ｓｅｄ）」補正として分類され、この方法ではＣＡＤパ
ターンは、特定のパターン環境に基づいてバイアスされ
る。規則関数及びたたみ込み関数の双方とも、プロセス
・シミュレーション又は経験的データのいずれからも生
成できる。「規則に基づく」ＯＰＣ実施の例としては、
（１）Ｒｉｃｈａｒｄ Ｃ．Ｈｅｎｄｅｒｓｏｎ及びＯ
ｂｅｒｄａｎ Ｗ．Ｏｔｔｏによる「ＣＤ ｄａｔａ
ｒｅｑｕｉｒｅｍｅｎｔｓｆｏｒ ｐｒｏｘｉｍｉｔｙ
ｅｆｆｅｃｔ ｃｏｒｒｅｃｔｉｏｎｓ」、１４ｔｈ
Ａｎｎｕａｌ ＢＡＣＵＳ Ｓｙｍｐｏｓｉｕｍ ｏ
ｎ Ｐｈｏｔｏｍａｓｋ Ｔｅｃｈｎｏｌｏｇｙ ａｎ
ｄ Ｍａｎａｇｅｍｅｎｔ、ＷｉｌｌｉａｍＬ．Ｂｒｏ
ｄｓｋｙ及びＧｉｌｂｅｒｔ Ｖ．Ｓｈｅｌｄｅｎ編に
よるＰｒｏｃ．ＳＰＩＥ ２３２２（１９９４）、頁２
１８〜２２８、及び（２）Ｏｂｅｒｄａｎ Ｗ．Ｏｔｔ
ｏ、Ｊｏｓｅｐｈ Ｇ．Ｇａｒｏｆａｌｏ、 Ｋ．Ｋ．
Ｌｏｗ、Ｃｈｉ−Ｍｉｎ Ｙｕａｎ、Ｒｉｃｈａｒｄ
Ｃ．Ｈｅｎｄｅｒｓｏｎ、Ｃｈｒｉｓｔｐｈｅ Ｐｉｅ
ｒｒａｔ、Ｒｏｂｅｒｔ Ｌ．Ｋｏｓｔｅｌａｋ、Ｓｈ
ｉｅｌａ Ｖａｉｄｙａ及びＰ．Ｋ．Ｖａｓｕｄｅｖに
よる「Ａｕｔｏｍａｔｅｄ ｏｐｔｉｃａｌ ｐｒｏｘ
ｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ−−ａ ｒｕｌｅｓ
−ｂａｓｅｄ ａｐｐｒｏａｃｈ」、Ｏｐｔｉｃａｌ／
Ｌａｓｅｒ Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ ＶＩ
Ｉ、Ｔｉｍｏｔｈｙ Ａ．Ｂｒｕｎｎｅｒ編、Ｐｒｏ
ｃ．ＳＰＩＥ ２１９７（１９９４）、頁２７８〜２９
３を参照されたい。「たたみ込みに基づく」ＯＰＣ実施
の例としては、（１）Ｊｏｈｎ Ｐ．Ｓｔｉｒｎｉｍａ
ｎ及びＭｉｃｈａｅｌ Ｌ．Ｒｉｅｇｅｒによる「Ｆａ
ｓｔｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｌａｔｉｏｎ ｗ
ｉｔｈ ｚｏｎｅ ｓａｍｐｌｉｎｇ」、Ｏｐｔｉｃａ
ｌ／Ｌａｓｅｒ Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ
ＶＩＩ、Ｔｉｍｏｔｈｙ Ａ．Ｂｒｕｎｎｅｒ編、Ｐｒ
ｏｃ． ＳＰＩＥ２１９７（１９９４）、頁２９４〜３
０１、及び（２）Ｊｏｈｎ Ｓｔｉｒｎｉｍａｎ及びＭ
ｉｃｈａｅｌ Ｒｉｅｇｅｒによる「Ｏｐｔｉｍｉｚｉ
ｎｇ ｐｒｏｘｉｍｉｔｙ ｃｏｒｒｅｃｔｉｏｎ ｆ
ｏｒ ｗａｆｅｒ ｆａｂｒｉｃａｔｉｏｎ ｐｒｏｅ
ｓｓｅｓ」、１４ｔｈ Ａｎｎｕａｌ ＢＡＣＵＳ Ｓ
ｙｍｐｏｓｉｕｍ ｏｎ Ｐｈｏｔｏｍａｓｋ Ｔｅｃ
ｈｎｏｌｏｇｙ ａｎｄ Ｍａｎａｇｅｍｅｎｔ、Ｗｉ
ｌｌｉａｍ Ｌ．Ｂｒｏｄｓｋｙ及びＧｉｌｂｅｒｔ
Ｖ．Ｓｈｅｌｄｅｍ編、Ｐｒｏｃ．ＳＰＩＥ ２３２２
（１９９４）、頁２３９〜２４６を参照されたい。本発
明に最も関連しているこれらの実施の共通の性質は、Ｃ
ＡＤデータが、素子の機能を定義する設計としてよりも
むしろ、幾何学的な形状の集合として扱われていること
である。
【０００６】現在の実施形態では２つの大きな欠点があ
る。第１の欠点は、リソグラフィ又はＲＩＥ工程のいず
れにおいてもパターン複製の正確性を、素子機能の改善
よりも、ＯＰＣを正しく実行する基準として用いる結果
として、数多くの不必要な補正が必要になるということ
である。このことは、ＶＬＳＩチップの価値を何ら増加
させることなく、ＣＡＤデータ・セット及び設計ルール
検査デックを複雑化し、ＣＡＤデータ、マスク・ライタ
・データ、及ぶ検査ツール・データの量を増加させ、Ｏ
ＰＣ工程のコストを増加させる。こうしたことは、配線
幅の補正に焦点を当てた１次元の補正に対しても、角
（かど）部が丸みをもつような現象を扱う２次元の補正
に対してもいえることである。第２の欠点は、ＣＡＤレ
イアウトへの新しい頂点（屈曲点及び角点）の追加に関
係し、これはデータ量を大きく増加させ、マスク検査を
複雑にする。効率的なＯＰＣ手順の目標は、補正過程で
付加される頂点を最少化することでなくてはならない。
【０００７】
【発明が解決しようとする課題】したがって本発明の目
的は、ＯＰＣ工程の効率、即ちコストと利益性の比を改
善するための方法、及び装置を提供することである。本
発明のもう１つの目的は、重要なフィーチャのみを補正
し、可能な限り追加の頂点の発生を除去するＯＰＣ手順
を提供することである。更に本発明の特定の目的は、デ
ータ量を不必要に増加させることなく、現実的なデータ
・セットに基づいて、タイムリでコスト効率の良い方法
で補正を行う近接補正手順を提供することである。
【０００８】
【課題を解決するための手段】本発明に従い、改善され
た光学的近接補正の方法と装置が提供され、これは回路
を定義しているデータ量を過度に増加させずに、設計レ
ベルの重要な部分をバイアスさせる。本発明は、基本的
なＣＡＤ機能をもつ階層的な設計ルール検査（ＤＲＣ）
システムを実現し、ブール演算をサポートし、パターン
補償前に機能的に関連するフィーチャ即ちパターン部分
を識別することにより、ＶＬＳＩ製造工程中のＯＰＣの
効率を改善する。本発明は、ＣＡＤレイアウト中に存在
するエッジを分離するための単純な幾何学的操作に基づ
いており、新しい頂点の追加なしにフィーチャのバイア
ス操作を可能にする。
【０００９】更に詳細には、本発明は一連の縮小、拡
大、及び減算操作を用い、ＣＡＤパターン・データを原
設計に存在する頂点に接する基本的な四角形に分解す
る。このようにして定義された四角形は次に、ＣＡＤ設
計レベルの前のレベル、又は後のレベルに対するそれら
の四角形の空間的な関係を基準にした、それらの機能的
な関連性に基づいて分類される。ＶＬＳＩ素子機能の向
上に関係すると見られる、基本的な四角形のみのエッジ
をシフトさせることにより、新しい頂点の生成は最少化
され、必要な作業は、回路設計の高付加価値部分に対し
てのみなされる。実際の近接分類及びバイアスは、現存
する実施形態と同じように、規則、たたみ込み関数、又
はこれらの何らかの組合わせに基づいて行われる。
【００１０】特定の実例では、ＣＡＤ設計中の複数のゲ
ート領域が先ず識別される。ＣＡＤ設計中の複数の設計
形状が、幾何学的タイプに従ってソートされる。複数の
ソートされた設計形状は、第２の設計形状と少くとも１
側面を共有している。ソートされた設計形状は、その後
幅を基準にグループ化される。最後に、ゲート領域とし
て識別されたすべてのグループ化された設計形状は、利
用可能なＯＰＣ規則に基づいてバイアスされる。
【００１１】
【発明の実施の形態】ここで図を参照すると、特に図１
には、ＣＭＯＳ素子のゲート・レベルの例が示されてい
る。重要な領域は、多結晶シリコン・ゲート１１、１
２、１３及び１４を画定している形状と、拡散領域を画
定している形状１５、及び１６との交差領域によって示
されている。多結晶シリコン・ゲート・レベルの設計の
みを見ると、２つのパターンは同一である。しかし拡散
位置の知識を加味すると、左のレイアウトでの近接補正
は３つの垂直線１７、１８、及び１９に限られ、一方右
側のレイアウトでは、より複雑なＵ字型のパターン２０
を補正する必要があることが分る。
【００１２】図２はＣＭＯＳ素子のゲート・レベルのも
う１つの例を示し、ここでは拡散領域２３中の２つの重
要な角（かど）部２１、及び２２が示されている。２次
元のＯＰＣ手順では、角部の丸み効果を打ち消すため
に、エッジ装飾、即ちセリフ（ｓｅｒｉｆ）が用いられ
る。拡散領域２３を示す多角形では、角部が丸みをもつ
とき重ね合わせ許容度が小さくなる角部２１及び２２の
みがＯＰＣに関係する。
【００１３】本発明に従ったＯＰＣ手順は、３つのソー
ト及び１つのバイアスの手順から成り、ここではゲート
導体（ＧＣ）レベルの例を使って説明されている。第１
のソート手順は、多結晶シリコン設計中のすべての活性
なゲート領域を、ＧＣレベル形状が拡散レベル形状に交
差している領域として捜し出す。第２のソート手順は設
計データを独立に分割し、現存する直線の屈曲点（例え
ば、図３の３０、３２）、又は直線の端点で終端する幾
何学的形状（多くは四角形）にする。この幾何学的ソー
ティングは一連の縮小、拡大、及び減算の操作により行
われる。縮小操作は、指定の縮小パラメータより小さい
すべての形状（独立の形状であるか、又は幾何学的付属
物であるかにかかわらず）を除去する。拡大操作は、除
去後のデータをそれぞれの原サイズに戻す。本来の多結
晶シリコン設計からこの新しいデータ・セットを減算し
たものは、特定の幅をもつ形状となる。これらの縮小、
拡大及び減算の操作を縮小値の範囲全体にわたって繰り
返すことにより、データをサイズが増大して行く幾何学
的形状に分離できる。フィーチャ・サイズの変化は、設
計データ中の現存する屈曲点において発生すべきである
ので、これらの形状の境界は現存する屈曲点上に一致す
る。最後のソート操作は、第１のソート操作で捜し出さ
れた活性なゲート領域に実際に一致する幾何学的形状の
み選択する。ここでフィーチャ・サイズの変更を「ゲー
トを包含する形状」に行うバイアス操作は、先ず初め
に、設計規則に違反する恐れなしに、活性なゲート領域
全体をバイアスし（エッジをシフトさせ）、そして原設
計に少くとも１つの頂点が存在する点に幾何学的形状の
ベクトルが移動されるようにすることにより、追加の頂
点の数を最少にする。
【００１４】本発明を実例を使って図示する。図３に示
されているようなパターンを、基本的な四角形に分解す
ることを想定する。このパターンをパターンＡと呼び、
これは処理中のＶＬＳＩ回路設計のＣＡＤデータ・セッ
トから得られたものとする。最小のフィーチャ・パター
ン・サイズが設計の２グリッド分とし、最大のフィーチ
ャ・パターン・サイズを設計の１０グリッド分と仮定す
る。パターンＡは図４に示すように、各辺毎にパターン
を２設計グリッド分縮小させる縮小操作が行われる。４
１及び４２にあるパターンの２つの部分は幅が０の線に
縮小され、ＣＡＤレイアウトから失われる。縮小操作の
後、このパターンは各辺毎に２設計グリッド分拡大して
戻される。縮小操作で残ったすべてのパターンは、図５
で示すようにそれらの元のサイズに戻り、ここでパター
ンＢと呼ぶ。次にパターンＡ（図３）からパターンＢ
（図５）を減算することにより、図６に示すような差分
のパターンが得られる。この差分のパターンは、最初の
縮小操作で失われた２つの線４１及び４２であることが
分かる。
【００１５】図５に示されているパターンＢは、次に図
７に示すように、各辺毎に３設計グリッド分パターンを
縮小させる縮小操作が行われる。再び４３及び４４で示
すパターンの２つの部分が、幅が０の線に縮小され、こ
の操作によって失われる。その結果のパターンは、次に
各辺毎に３設計グリッド分拡大して戻され、図８に示す
パターンＣとなる。ここで図６で示されている最初の差
分パターンが、パターンＢ（図５）からパターンＣ（図
８）を減算して得られた第２の差分パターンに加えら
れ、図９に示すパターンが得られる。最初の縮小操作で
失われた２つの線４１及び４２に加えて、第２の縮小操
作で失われた２つの線４３及び４４も、このパターンに
含まれていることに注意されたい。これらの２つの線の
組は、これらの操作の組合わせにおいて、実効的にサイ
ズでソートされたことにも注意されたい。
【００１６】図８で示されているパターンＣは、次に図
１０で示されているように、各辺毎に４設計グリッド分
パターンを縮小させる縮小操作が行われる。今回は４５
に示すパターンの１部分が幅０の線に縮小される。その
結果得られたパターンは、次に各辺毎に４設計グリッド
分拡大されて戻され、図１１に示されているパターンＤ
が得られる。ここで図９に示されている差分パターンの
和が、パターンＣ（図８）からパターンＤ（図１１）を
減算して得られる第３の差分パターンに加算され、図１
２に示されるパターンが得られる。初めの２つの縮小操
作で失われた線４１、４２、４３、及び４４に加えて、
第３の縮小操作で失われた４５もこのパターンが含んで
いることに注意されたい。ここでも又、この操作の組合
わせにおいて、線が実効的にサイズによってソートされ
たことにも注意されたい。最大の形状サイズが１０設計
グリッド分と想定されているので、これ以上の縮小手順
及び拡大手順の繰返しは必要ない。その理由は、各辺毎
の５設計グリッド分の縮小操作は、１０設計グリッドの
最大フィーチャ・サイズに等しいからである。
【００１７】ここで図１２に示されている差分パターン
の和を、パターンＤ（図１１）に加えると、図１３に示
されているように、本来のパターンが基本的な四角形に
分解されたものが得られる。この実例では、多結晶シリ
コン・ゲート、即ちＧＣレベルが、一組の単純な四角形
に分解された。次のステップは、分解手順で生成された
四角形からＯＰＣを行うべきものを選択することであ
る。これは、これらの四角形と、前のＣＡＤレベルとの
交差、このケースでは図１４に示されているように、拡
散領域との交差を調べることによって行われる。２つの
四角形４３及び４４が拡散領域１４１の上に存在し、こ
れらの四角形が、拡散領域と交差するものとして選択さ
れる。これはブール演算によって行われ、この演算は２
つの四角形４３及び４４のみが、拡散領域１４１と交差
するものとして識別する。
【００１８】この手順は図１５の流れ図に要約されてい
る。原ＣＡＤデータはステップ１５０で入力される。こ
のＣＡＤデータ・セットに対して上記で概略説明したよ
うに、分解手順が行われる。更に一般的にいえば、ＣＡ
Ｄ設計の最小のフィーチャ・サイズは、第１の事前指定
されるサイズ（例えば上記の例では２設計グリッド分）
であり、最大のフィーチャ・サイズは第２の事前指定さ
れるサイズ（例えば上記の例では１０設計グリッド分）
であると決められる。この手順は、機能ブロック１５１
においてｎを最小フィーチャ・サイズと定め、ｍを最大
フィーチャ・サイズとし、更にｉ＝ｎと設定して初期化
される。この手順は原設計から始まり、縮小、拡大、及
び減算の多数の反復を行い、一連のパターンを得る。最
初にパターンは、機能ブロック１５２中の縮小操作が行
われ、パターンは各辺毎にｉ設計グリッド分縮小され
る。第２にパターンは、機能ブロック１５３で各辺毎に
ｉ設計グリッド分拡大して戻され、新しいパターンが得
られる。この新しいパターンは一時的に保管される。機
能ブロック１５３で得られたパターンが、機能ブロック
１５４で機能ブロック１５１への入力パターンから減算
され、差のパターンを得る。この差のパターンはここで
一時的に保管される。機能ブロック１５５でｉは１だけ
増分され、その後判定ブロック１５６で、２ｉがｍに等
しいか又はｍより大きいかを判定するテストが行われ
る。もしそうでなければ、機能ブロック１５７で、機能
ブロック１５３で生成されたパターンが取出され、この
手順は機能ブロック１５２へループ・バックし、ここで
機能ブロック１５３で生成されたパターンは、再び機能
ブロック１５２の縮小操作及び機能ブロック１５３の拡
大操作が行われ、その後機能ブロック１５４で新たな差
分パターンが生成される。指数値ｉの２倍がｍに等しい
か又はｍより大きくなるとき、判定ブロック１５６での
テストで判定されて、機能ブロック１５８ですべての差
分パターンが結合され、分解されたパターン設計を得
る。分解されたパターン設計が生成されると、機能ブロ
ック１５９でＯＰＣに関連する分解パターンが捜し出さ
れる。ブール演算が行われ、前の設計レベル又は後の設
計レベルとの交差に基づいて、重要なフィーチャを捜し
出す。更に同じ設計レベル又は他の設計レベル上の他の
フィーチャとの近接度も、分割されたデータ部分を区分
するのに用いることができる。ＯＰＣに関連する部分を
捜し出し、機能ブロック１６０でこれらの部分にＯＰＣ
が行われる。
【００１９】図１の多結晶シリコン・ゲート１２の場
合、ゲート１２のパターンは、垂直な部分及び水平な部
分が同じ線幅をもつから、上述したソート・プロセスで
は、ゲート１２全体が１つのパターンとして分類される
ことになる。ゲート１２の重要な領域は、拡散領域１５
と重なった斜線の領域であるが、ＯＰＣ補正では、この
斜線の領域だけでなく、垂直線１７、１８全体のエッジ
または辺をシフトさせるようにバイアスする。したがっ
て、図３の３０、３２のような屈曲部または角部がＯＰ
Ｃ補正によって生じることはない。なお、拡散領域と重
なった斜線領域以外の重要でない領域は、歪みによって
影響を受ける度合いが少ないから、バイアスによるエッ
ジ・シフト（歪み）を受けても、問題を生じることはな
い。図３のパターンの場合は、斜線の領域３４、３６が
ソート・プロセスでそれぞれパターン部分として分離さ
れるが、領域３４、３６は屈曲部３０、３２をエッジと
する四角形として分離されるから、領域３４、３６に対
するＯＰＣ補正の結果として新たな屈曲部または角部が
生じることはない。
【００２０】本発明は図１６に示されているハードウェ
ア上で実現できる。チップの原ＣＡＤ設計は、ＩＢＭ６
０９５グラフィックス設計端末装置のような、グラフィ
ックス設計端末装置１６１で生成される。端末装置１６
１で生成されたデータ・セットは、ＩＢＭ ＲＩＳＣ６
０００ワークステーションのようなワークステーション
１６２に出力される。ワークステーションは形状プロセ
ッサとして働き、上記のように先ずチップ設計を分解す
る。分解手順が完了後、ワークステーションはそこでデ
ータ・セットに対してＯＰＣ補正を行う。このようにし
て補正されたデータ・セットは出力されて端末装置１６
１に戻され、ここでＯＰＣ補正が検討される。ＯＰＣ補
正が検討され受容できると判断されると、その後データ
・セットは、ＩＢＭ ＥＳ／９０００コンピュータのよ
うなメインフレーム・コンピュータ１６３に出力され
る。このメインフレーム・コンピュータ１６３は、マス
ク・ライタ入力データを用意するのに必要となる後処理
を行う。
【００２１】この方法は、６４Ｍｂダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）のゲート・レベル
の製造に採用され、活性なゲート領域のみをバイアスす
る場合に比べ、１０パーセントのデータの削減ができ
た。
【図面の簡単な説明】
【図１】ＣＭＯＳ素子のゲート・レベルの重要な領域を
示す平面図である。
【図２】多角形の拡散領域中で、ＯＰＣに関与する重要
な角（かど）点を示す平面図である。
【図３】ＶＬＳＩ回路設計で遭遇するようなパターン例
を示す平面図である。
【図４】縮小操作が行われた図３に示すパターンの平面
図である。
【図５】縮小操作で残ったすべてのパターンが、それぞ
れの初めのサイズに戻されるように拡大された、図４に
示すパターンの平面図である。
【図６】図３に示す初めのパターンから図５のパターン
が減算されたものを示す平面図である。
【図７】縮小操作が行われた図５に示すパターンの平面
図である。
【図８】縮小操作で残ったすべてのパターンが、それぞ
れの初めのサイズに戻されるように拡大された、図７に
示すパターンの平面図である。
【図９】図６に示されているパターンに、図５及び図８
に示すパターンの差分を加えたものの平面図である。
【図１０】縮小操作が行われた図８に示すパターンの平
面図である。
【図１１】縮小操作で残ったすべてのパターンが、それ
ぞれの初めのサイズに戻されるように拡大された、図１
０に示すパターンの平面図である。
【図１２】図６及び図９に示されているパターンに、図
８及び図１１に示すパターンの差分を加えたものを示す
平面図である。
【図１３】図３に示されている初めのパターンの構成
が、基本的な四角形に分解されたものを示す平面図であ
る。
【図１４】選択手順、即ち分解手順中に、前記四角形と
前のＣＡＤレベルとの交差に基づいて生成された２つの
四角形を示す平面図である。
【図１５】本発明の基本手順を示す流れ図である。
【図１６】本発明を実施できる代表的なハードウェアを
示すブロック図である。
【符号の説明】
１１、１２、１３、１４ 多結晶シリコン・ゲート １５、１６、２３ 拡散領域 １７、１８、１９、２０ 近接補正を必要とする領
域 ２１、２２ ＯＰＣ補正を必要とする
角点 ４１、４２ 最初の縮小操作で失われ
る部分 ４３、４４ 第２の縮小操作で失われ
る部分 ４５ 第３の縮小操作で失われ
る部分 １４１ 拡散領域 １６１ グラフィックス設計端末
装置 １６２ ワークステーション １６３ メインフレーム・コンピ
ュータ
フロントページの続き (56)参考文献 特開 平５−80486（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G03F 1/08 H01L 21/027 H01L 21/3065

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】ＶＬＳＩパターン化操作における正確性を
    制御するための光学的近接補正方法であって、 （ａ）チップ設計の原設計データ・セットを入力するス
    テップと、 （ｂ）前記入力された原設計データ・セットに一連の縮
    小、拡大、及び減算の操作を行って、前記原設計データ
    ・セットが表す原パターンを、前記原設計データ・セッ
    トに存在している屈曲点で接する複数個の基本的四角形
    に分解するステップと、 （ｃ）前記複数個の基本的四角形のうちから、光学的近
    接補正を行うべき基本的四角形を選択するステップと、 （ｄ）前記選択された光学的近接補正を行うべき基本的
    四角形について光学的近接補正を行うステップとを含
    む、光学的近接補正方法。
  2. 【請求項２】前記分解するステップ（ｂ）が、 （イ）前記原設計データ・セットが表す原パターンを第
    １のパターンとし、該第１のパターンを、最小のフィー
    チャ・サイズに等しい所定量だけ縮小させて前記最小の
    フィーチャを除去するステップと、 （ロ）前記縮小が行われて前記最小のフィーチャが除去
    されたパターンを、前記所定量だけ拡大して第２のパタ
    ーンを得るステップと、 （ハ）前記第１のパターンから前記第２のパターンを減
    算し、前記除去されたフィーチャのパターンを表す差分
    のパターンを得るステップと、 （ニ）前記第２のパターンを前記ステップ（イ）の前記
    第１のパターンとして使用して、前記縮小ステップ、前
    記拡大ステップ及び前記減算ステップを最大のフィーチ
    ャ・サイズのパターンを処理するまで反復させるステッ
    プと、 を含む、請求項１に記載の光学的近接補正方法。
  3. 【請求項３】前記分解するステップ（ｂ）が、複数の前
    記差分パターンを結合させるステップを更に含む、請求
    項２に記載の光学的近接補正方法。
  4. 【請求項４】前記光学的近接補正を行うべき基本的四角
    形を選択するステップ（ｃ）が、他の設計データ・セッ
    トのパターンと交差する基本的四角形を選択するため
    に、ブール演算を使用する、請求項２に記載の光学的近
    接補正方法。
  5. 【請求項５】前記光学的近接補正を行うべき基本的四角
    形を選択するステップ（ｃ）が、前記原設計データ・セ
    ットのパターン又は他の設計データ・セットのパターン
    との近接度により、前記光学的近接補正を行うべき基本
    的四角形を選択する、請求項２に記載の光学的近接補正
    方法。
  6. 【請求項６】前記光学的近接補正を行うべき基本的四角
    形がゲート導体であり、前記他の設計データ・セットの
    パターンが拡散領域である、請求項４に記載の光学的近
    接補正方法。
  7. 【請求項７】ＶＬＳＩパターン化操作において正確性を
    制御するために、チップ設計に光学的近接補正を行うシ
    ステムであって、 チップ設計の原設計データ・セットを生成するためのグ
    ラフィックス設計手段と、 前記入力された原設計データ・セットに一連の縮小、拡
    大、及び減算の操作を行って、前記原設計データ・セッ
    トが表す原パターンを、前記原設計データ・セットに存
    在している屈曲点で接する複数個の基本的四角形に分解
    し、前記複数個の基本的四角形のうちから、光学的近接
    補正を行うべき基本的四角形を選択する形状処理装置手
    段と、 前記選択された光学的近接補正を行うべき基本的四角形
    について光学的近接補正を行う後処理装置手段と、 を含む、光学的近接補正を行うシステム。
  8. 【請求項８】前記形状処理装置手段がプログラム化さ
    れ、（イ）前記原設計データ・セットが表す原パターン
    を第１のパターンとし、該第１のパターンを、最小のフ
    ィーチャ・サイズに等しい所定量だけ縮小させて前記最
    小のフィーチャを除去するステップと、（ロ）前記縮小
    が行われて前記最小のフィーチャが除去されたパターン
    を、前記所定量だけ拡大して第２のパターンを得るステ
    ップと、（ハ）前記第１のパターンから前記第２のパタ
    ーンを減算し、前記除去されたフィーチャのパターンを
    表す差分のパターンを得るステップと、（ニ）前記第２
    のパターンを前記ステップ（イ）の前記第１のパターン
    として使用して、前記縮小ステップ、前記拡大ステップ
    及び前記減算ステップを最大のフィーチャ・サイズのパ
    ターンを処理するまで反復させるステップとを行う、請
    求項７に記載の光学的近接補正を行うシステム。
  9. 【請求項９】前記形状処理装置手段が、複数の前記差分
    パターンを結合させる、請求項８に記載の光学的近接補
    正を行うシステム。
  10. 【請求項１０】前記形状処理装置手段が、他の設計デー
    タ・セットのパターンと交差する基本的四角形を選択す
    るために、ブール演算を使用する、請求項８に記載の光
    学的近接補正を行うシステム。
  11. 【請求項１１】前記形状処理装置手段が、前記原設計デ
    ータ・セットのパターン又は他の設計データ・セットの
    パターンとの近接度により、前記光学的近接補正を行う
    べき基本的四角形を選択する、請求項８に記載の光学的
    近接補正を行うシステム。
  12. 【請求項１２】前記光学的近接補正を行うべき基本的四
    角形がゲート導体であり、前記他の設計データ・セット
    のパターンが拡散領域である、請求項１０に記載の光学
    的近接補正を行うシステム。
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