JP5078543B2 - 階層ｏｐｃのための局所的な色付け - Google Patents

Description

本発明は、一般に、ＶＬＳＩ回路設計に関し、より詳細には、例えば交互位相シフト・マスク（alternating phase shift mask）又は二重露光マスクにおいて色付けを必要とするリソグラフィ・マスク設計における光近接効果補正（optical proximity correction）に関する。

超大規模集積（ＶＬＳＩ）相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを含む集積回路は、一連の材料の付加（すなわち、低圧化学気相堆積、スパッタリング作業など）、材料の除去（すなわち、ウェット・エッチング、反応性イオンエッチングなど）、及び材料の変化（すなわち、酸化、イオン注入など）によって、シリコン・ウェハ上に製造される。これらの物理的操作及び化学的操作は、ウェハ全体と相互作用する。例えば、ウェハを酸浴槽の中に置いた場合には、ウェハの表面全体がエッチングにより除去されることになる。極めて小さい電気活性デバイスをウェハ上に作るためには、これらの操作の影響は、小さい明確な領域に限定されなければならない。

ＣＭＯＳデバイスのＶＬＳＩ製造において用いられるリソグラフィは、（フォトレジスト又はレジストと呼ばれることもある）感光性ポリマーに開口部をパターン形成するプロセスであり、このプロセスにおいては、一連の処理ステップにおける特定の操作によってシリコンベースの（又は他の）材料を変化させる小さな範囲が定められる。ＣＭＯＳチップの製造は、フォトレジストを繰返しパターン形成し、続いて、エッチングし、注入し、堆積し、又は他の操作を行い、このプロセス手順の別の反復のために塗布される新しいレジストに道をあけるように使用済みフォトレジストを除去することを含む。

基本的なリソグラフィ・システムは、光源と、ステンシル、すなわちウェハに転写されるパターンを有するフォトマスクと、レンズの集合体と、ウェハ上に存在するパターンをマスク上のパターンと位置合わせするための手段とからなる。５０から１００のチップを含むウェハが、一度に１から４チップのステップでパターン形成されるため、リソグラフィ・ステッパは、レイリーの式、

に示されるパラメータによって制限され、ここで、λは、投射系において用いられる光源の波長であり、ＮＡは、用いられる投射光学系の開口数である。ｋ_１は、組み合わされたリソグラフィ・システムが、理論上の解像度限界を実際にどの程度利用できるかを示すファクタであり、標準的な露光系の場合には０．８から０．５の範囲である。光リソグラフィにおける最も高い解像度は、現時点では、２４８ｎｍの波長で作動する遠紫外線（deep ultra violet；ＤＵＶ）ステッパを用いて達成される。３５６ｎｍの波長で作動するステッパも、広く用いられている。

従来のフォトマスクは、石英板上のクロム・パターンからなり、クロムがマスクから除去されたすべての場所で光を通すことができる。特定の波長の光が、マスクを通してフォトレジストで被覆されたウェハ上に投射され、マスク上に孔がパターン形成されたすべての場所でレジストを露光させる。レジストを適切な波長の光に露光させることによって、レジスト・ポリマーの分子構造の変化が引き起こされ、現像剤が露光範囲のレジストを溶解して除去することができるようになる（逆に、ネガ型レジスト系は、露光されていないレジストのみが現像により除去されることを可能にする）。フォトマスクは、照射されたときに、オンにされる（透明な範囲によって覆われた点）か又はオフにされる（クロムによって覆われた点）かのいずれかとすることができる個々の無限に小さい光源のアレイとして描かれる。

これらの従来のフォトマスクは、一般に、クロム・オン・ガラス（ＣＯＧ）バイナリ・マスクと呼ばれる。完全な平方ステップ関数（perfectly square step function）は、正確なマスク面の理論的限界においてのみ存在する。ウェハ平面内などの、マスクから離れたあらゆる距離において、回折効果によって像が有限の像傾斜を示すことになる。小さいディメンションにおいては、すなわち、印刷される像のサイズ及び間隔がλ／ＮＡ（ＮＡは露出系の開口数である）に対して小さいときには、近くの像の電界ベクトルが、相互作用して構造的に付加されることになる。結果として得られるフィーチャ間の光強度曲線は、完全に暗ではなく、隣接するフィーチャの相互作用によって生じる相当量の光強度を示す。露出系の解像度は、投射された光像のコントラスト、すなわち隣接する明フィーチャと暗フィーチャとの間の強度差によって、制限される。名目上の暗領域における光強度の増加によって、最終的には、隣接するフィーチャが個別の像ではなく１つの組み合わされた構造として印刷されることになる。

小さい像をリソグラフィにおいて複製することが可能な品質は、利用可能なプロセス寛容度（process latitude）、すなわち正しい像サイズをもたらし続ける許容可能な線量及び焦点の変動量に大きく依存する。位相シフト・マスク（ＰＳＭ）リソグラフィは、マスクに関して第３のパラメータを導入することによって、リソグラフィ・プロセス寛容度を改善するか、又はより低いｋ_１値（式１を参照されたい）の演算を可能にする。電界ベクトルは、あらゆるベクトル量と同様に大きさと方向を有し、そのため、電界振幅をオン及びオフにすることに加えて、ベクトルの位相を変化させることができる。ＰＳＭにおいては、この位相変化は、光ビームがマスク材料を通って移動する長さを修正することによって達成される。マスクを適切な深さだけ窪ませることによって、マスクの薄い部分を横断する光の位相とマスクの厚い部分を横断する光の位相とが１８０°ずれる、すなわち、それらの電界ベクトルは、大きさは等しいが正反対の方向を指すものとなり、その結果、これらの光ビーム間の相互作用はいずれも完全に打ち消し合うことになる。ＰＳＭに関するさらなる情報については、非特許文献１を参照されたい。ＰＳＭリソグラフィの限界は、最新のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）技術から派生した（derivatives）高性能論理回路の製造によって、特有の課題となる（uniquelychallenged）可能性がある。これらの技術は、１／４ミクロン以下の印刷ゲート長と、広いチップ範囲にわたるゲート構造体上の厳密な寸法制御とについての直接的要件を伴う開発サイクルに入っている。これらの論理回路技術は、確立されたＤＲＡＭ技術におけるゲート長の縮小に基づくものであるため、全体的なレイアウト・ピッチは、すべてのクリティカル・マスク・レベルについて一定のままであり、縮小されたゲート・レベル上に光学的に分離された細線を生じさせる。分離された細線に関する厳密な線幅制御についての要件は、これらの論理回路用途のための位相エッジＰＳＭの要件を導き出す。位相エッジＰＳＭリソグラフィ・マスクは、マスク上の不透明なフィーチャの下の位相遷移によって生じるコントラスト増強を利用する。この位相遷移は、マスク上の細線構造の一方の側の石英マスク基板内に適切な深さのエッチングを施すことによって達成される。１８０°の位相遷移によって像強度が最小になるため、これらの超過位相エッジ（excess phase edges）によって暗い細線が印刷されることになる。現在のところ、望ましくない像は、残留位相エッジ（residual phase edges）によって露光されないまま残された領域においてのみ光を透過させる第２のマスクであるトリム・マスクを用いて、消去される。

位相シフト・マスクを用いることによる解像度の向上が十分に実証されてきたが、この技術の実施は、位相シフト・マスクを作るのに必要な付加的な設計レベルを組み込むように既存の回路設計を修正することができるコンピュータ支援設計（ＣＡＤ）技術に大きく依存する。設計の修正は、位相シフトを必要とするマスク上の領域を定め（すなわち、マスク基板にエッチングすることによって）、望ましくない位相エッジによって印刷された線を削除するのに必要なトリム領域を定め、それぞれの設計レベル（すなわち、位相、トリム）に付加的な形状を挿入することからなる。マスクの一部を位相遷移０°として定め、他の部分を位相遷移１８０°として定めるプロセスは、一般に位相色付け（phase coloring）と呼ばれる。全体にわたって正しいソリューションを見出すための位相色付けアルゴリズムについての課題は、設計スタイルに大きく依存する。したがって、こうしたアルゴリズムは、効果的に自動化するのは困難であった。

現在、位相色付けは、バイナリ設計問題と考えられており、ネット及びネット色付けを用いてマスクを形成するものである。その方法は、一般に、設計要素間の競合を排除することができるように、（「−」又は「＋」のような）バイナリ品質を割り当てるものである。位相シフト・マスク設計においては、部分間の像強度が最小になるように、マスクの一部に０°の位相シフトが割り当てられ、他の部分に１８０°の位相シフトが割り当てられる。このように、位相シフト・マスク設計は、位相色付けを用いて解決することができる一種のバイナリ問題である。

位相色付け方法は、従来型のフラットＶＬＳＩ ＣＡＤデータ又は階層ＶＬＳＩ ＣＡＤデータから位相シフト・マスク設計を生成するように適合することができる。

フラット・データベース及び階層データベースについての位相色付け方法は、本発明の譲受人に譲渡されたＫｉｍ他の特許文献１に示されている。

ＶＬＳＩ回路設計のためのＣＡＤデータ構造は、フラット・データ構造又は階層データ構造のいずれかを含むことができる。ＣＡＤデータ構造入力は、マスク上に作成される各々の形状要素とマスク上のその形状の位置とを含む。当然のことながら、ＶＬＳＩデバイスのためのこうしたデータ構造は、極めて複雑であり、各々のデバイスについて幾つかのマスクが必要とされる場合には各々のマスクのための多数の形状を含む。好ましくは、データは、ストレージ・リソース及び計算リソースを最小にするために階層データ構造で維持される。

位相シフト・マスクの作成において、ある形状の位相色付けが「近くの（nearby）」形状の位相色付けに影響を及ぼすことがある。こうした形状は、位相色付けに関して「結合（coupled）」されている。近くの形状の各々のペアは、「介入ペア（intrusionpair）」と呼ばれ、これは、一方の位相が他方の位相を決定することを意味する。ＣＡＤデータ構造入力は、すべての介入ペアのリストを含むか、又はそうでなければ、介入ペアのリストを導出することができるデータを含むことが好ましい。

Ｋｉｍの特許の方法は、形状要素のデータベースを形成し、形状要素の色が割り当てられる。このデータベースは、一般にネット・リストと呼ばれる。ネットは、互いに位相結合され単一のものとして扱われる形状の組であり、位相は、形状をネットとして格納することを可能にする「接続」関数として結合される。より高レベルのネットの要素であるネットは、「ネスト化ネット（nested net）」と呼ばれる。

この方法は、すべての介入ペアが配置され、色及びネットが割り当てられるまで続く。近くに他のいずれかの形状がない形状には、別に制約がない限り、いずれかの色を任意に割り当てることができる。

フラットＶＬＳＩ ＣＡＤデータ構造を用いて操作することに加えて、Ｋｉｍ他の特許は、階層ＶＬＳＩ ＣＡＤデータ構造にも適用可能である。多くのＣＡＤシステムは、ＶＬＳＩデバイスの物理的な設計を階層２次元幾何モデルの形で記述する。これらのシステムは、ＶＬＳＩデバイスを設計する複雑なタスクを単純化するものであるが、従来より、階層設計を分析する問題を有する。この主な理由は、従来の方法はデータをフラットに分析し（すなわち、マスク形状のすべてのインスタンスが設計の根ノードの座標系に変換される）、一方、マスク・データは典型的にはネスト形態で設計される（すなわち、マスク形状は、階層的に設計され、１つの設計において何度も再使用される）ことである。ネスト形態のままで設計の分析を容易にするようにＶＬＳＩ回路設計コンポーネント間の相互接続の階層表現を作成するための１つのシステム及び方法が、インターナショナル・ビジネス・マシーンズ・コーポレーションに譲渡された、Ｋｉｍ他の「Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｂｕｉｌｄｉｎｇ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ ｉｎ Ｈｉｅｒａｒｃｈｉｃａｌ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ」と題する特許文献２に記載されている。このシステムは、逆レイアウト・ツリー（inverse layout tree）として知られるある種のグラフィック技術を用いて相互接続を記述する。逆レイアウト・ツリーは、各々がレイアウト・ツリーの葉ノードを根とする（rooted at a leaf node）ツリーのフォレストである。したがって、典型的な実装形態においては、設計マスク形状は逆レイアウト・ツリーの根を形成し、一方、葉は、根をもつマスク形状（rooted mask shape）のフラット・レイアウトを表す。逆レイアウト・ツリーを用いることによって、種々のネスト・レベルにおけるマスク形状のインスタンスを操作するための手段が与えられる。

このシステムは、ネットを用いて、幾つかのルールの組によって相互接続される設計のコンポーネントをグループ化する。具体的には、このシステムは、ネスト化ネット合成を用いて、ネスト化されたコンポーネント設計の形状間の相互接続データを識別し、保存する。特に、このシステムは、ネスト化ネット合成を用いて、ネスト形態でデータを維持しながら、ネスト化された設計のＶＬＳＩ設計コンポーネントの（電気的相互接続又は磁気的相互接続などの）相互接続を識別し、保存する。

同様に、ネスト化ネット合成は、階層ＶＬＳＩデータベースにおけるマスク形状間の位相結合を識別し保存するのに用いることができ、Ｋｉｍ他の方法は、このデータベース上で、マスク形状を適切に色付けしてマスク形状の間の像強度を最小にするように作動することができる。局所的に相互作用するマスク形状のグループは、レイアウト・ツリー内のマスク形状の独立したサブネットによって表される。

このように、Ｋｉｍ他の方法は、バイナリ特性をＶＬＳＩ設計要素に割り当てる目的で、要素を自動的に色付けする。Ｋｉｍ他の方法は、データをフラット化することなくクリーンな色付けソリューション（clean coloring solution）を発見することを試みながらサブネットを横断し要素の色を反転させることによって、サブネットの各々の中でクリーンな色付けソリューションを発見することを試みる。しかしながら、設計密度が増大するのに伴って、サブネットのサイズが大きくなり、クリーンな色付けソリューションを発見する可能性が著しく減少し、フラット化が必要になる。

フォトマスクに位相変調を加えることによって、達成可能な解像度が著しく増加する。他の解像度向上方法もまた達成可能な解像度を増加させることを示しており、これらの幾つかもまた、交互位相シフト・マスクに類似する色付けステップを経なければならない。これらの方法の１つの例は、単一のパターン形成層を２つのマスクに印刷された２つの層に分解することである。分解された各々のマスクに特定の形状を割り当てることを、これ以降、色付けと呼ぶ（これは、交互ＰＳＭ技術において位相色付けを割り当てることに類似している）。次いで、２つのマスクの各々はウェハ上に露光され、結果として生じたそれらの像が再結合されて元の所望のパターンを形成する。両方のマスクがフォトレジストの単一膜の中に露光される場合には、この技術は、一般に、当該技術分野では周知の二重露光（double-exposure；ＤＥ）と呼ばれる。第１の露光が第２の膜に転写され、次いで、別のフォトレジスト層が、ウェハに付加され、第２のマスクを用いて露光される場合には、この技術は、当該技術分野において同様に公知の二重露光二重エッチング（double-exposure-double etch；ＤＥ２）と呼ばれることが多い。これらのパターン形成技術は公知であるが、これらは、他にも理由はあるが現実の設計レイアウトを２つのマスク層に分解する難しさのために、広く実施されているわけではない。

印刷されるフィーチャのサイズが露光波長より小さいサブ波長リソグラフィは、リソグラフィ・プロセスに著しい負担をかける。主に像形成プロセスの非線形性及びフォトレジストの非線形応答のために、意図される像の歪みが必然的に現れる。最も顕著な２つのタイプの歪みは、粗密環境（dense and isolated environment）において同様に描かれたフィーチャの線幅の幅広い変動（粗密バイアス（dense-iso bias））と、描かれた位置からの線端の後退（line-endpull-back）又は線端の短縮（line-end shortening；ＬＥＳ）である。前者のタイプの歪みは、回路のタイミング及び歩留まりの変動を引き起こす可能性があり、一方、後者は、電流許容範囲の低下及び電気的故障の可能性の増大につながる可能性がある。

光近接効果補正又は光近接性補償（ＯＰＣ）は、これらのタイプの歪みを補償するのに用いられる技術である。ＯＰＣは、広義には、後に続くリソグラフィ・プロセスの歪みに対して、クリティカルＩＣ層のマスク・レイアウトを（歪み前に）補償する手順として定義される。これは、専用のＯＰＣソフトウェアを用いて行われる。ＯＰＣソフトウェアの核心は、プロセス歪みの数学的記述である。この記述は、ＯＰＣが「ルールベースＯＰＣ」と呼ばれる単純な形の操作ルールか、又は、「モデルベースＯＰＣ（ＭＢＯＰＣ）」としてより詳細かつ複雑なプロセス・モデルのいずれかの形式のものとすることができる。ＯＰＣソフトウェアは、線端のセグメントを移動させ、歪みが生じるレイアウトを（事前に）補償する特別なフィーチャを付加することによって、マスク・レイアウトを自動的に変化させる。ＯＰＣが行われた後、マスク・レイアウトは元の（ＯＰＣ前の）マスクとは全く異なるものとなるが、この手順の最終的な結果として、ＩＣ設計者の本来の意図に最も近いウェハ上の印刷パターンが得られる。フルチップ・スケールでＯＰＣを行う市販のソフトウェア・ツールが存在する。ＯＰＣは、像フィールドの選択された点における像強度の迅速な計算に大きく依存する。

米国特許第５，８８３，８１３号 米国特許第５，４８１，４７３号 米国特許第５，６８２，３２３号 米国特許第６，８５４，１０４号 米国特許第６，８２９，３８０号 米国特許第６，９２８，６３６号 米国特許第６，９３４，９２９号 米国特許第５，９２３，５６６号 MarcD.Levenson、「Phase-Shifting Mask:Strategies:Isolated Dark Lines」、Microlithography World、March/April 1992、p6-12

一般に、高密度実装設計においては、交互ＰＳＭ又はＤＥ若しくはＤＥ２のための分解されたマスクのような色付けを必要とするフォトマスクは、典型的には、色付けソリューションを得る際にフラット化（すなわち、階層の最上位レベルに）される。したがって、フラット化されたデータは、処理に日数がかかり一般に非効率であるＯＰＣエンジンに渡される。したがって、色付けを必要とする高密度実装フォトマスク設計のための、階層データ構造を利用したより効率的なＯＰＣ技術が必要とされている。

したがって、従来技術の問題及び欠点を考慮すると、本発明の目的は、集積回路を作成するための色付けを必要とするマスクを設計し、色競合解像度に起因するデータのフラット化を防止するための方法を提供することである。

本発明の別の目的は、集積回路を作成するための色付けを必要とするマスクを設計するためにコンピュータによって実行可能な命令が格納されたコンピュータ可読ストレージ・メディアを含むコンピュータ・プログラム製品を提供することである。

本発明のさらに別の目的及び利点は、一部は明らかであり、一部は明細書から明らかとなる。

広義には、本発明は、全体的な色付けの前に階層設計ユニットに対して光近接効果補正（ＭＢＯＰＣ）を行う、モデルベースの光近接効果補正方法を対象とする。本発明の実施形態は、特に位相色付けについて説明されるが、分解されたマスクの色付けといった位相色付け以外の他の色付け操作も用いることができ、この方法の利点を享受することが分かる。本発明の方法は、位相色付けの前に設計レイアウトに対してＭＢＯＰＣを行うことによって位相競合解像度に起因するデータのフラット化を防止し、その一方で、階層は基本的に損なわれないままとなる。位相色付けは、データがフラット化されるかどうかが重要ではないときには、ＭＢＯＰＣ後に行われる。本方法は、位相形状を生成し、各々の色付けされていない設計ユニット・レイアウトについてＯＰＣ設計ユニット・レイアウトを形成するが、それらを色付けするものではない。繰返し可能ユニットは、同じ繰返し可能ユニットに対してＯＰＣが１度だけ行われるようにタグ付けされる。次いで、ＭＢＯＰＣは、設計をタイルのように並べて、各々のユニットに対して一時的な局所的位相色付けを行う。各々の色付けされた設計ユニット・レイアウトに対してＯＰＣが完了した後で、局所的な色付け情報は、廃棄され、色付けされていないＯＰＣ修正済み設計ユニットとして階層的に格納される。既にＯＰＣが行われた位相形状は、設計レイアウト全体の中に配置されたときに、標準的な方法か又は以前のクリーンな色付けソリューション検証ステップからの色付けデータを用いて、全体的に色付けすることができる。

当業者には明らかとなる上記の目的及び他の目的は、マスクを設計するための方法であって、
色付けされることになる色付けされていない形状を含む階層設計ユニットの複数のインスタンスの配置を含む設計レイアウトを提供するステップと、
階層設計ユニット内の色付けされていない形状を局所的に色付けして、局所的に色付けされた設計ユニットを形成するステップと、
局所的に色付けされた設計ユニットに対して光近接効果補正（ＯＰＣ）を行って、ＯＰＣ修正済み設計ユニットを形成するステップと、
ＯＰＣ修正済み設計ユニットの局所的な色付けを廃棄して、色付けされていないＯＰＣ修正済み階層設計ユニットを形成するステップと、
色付けされていないＯＰＣ修正済み階層設計ユニットを配置して、当該配置に従って修正済み設計レイアウトを形成するステップと、
修正済み設計レイアウトを全体的に色付けするステップと、
を含む方法を対象とする本発明において達成される。

別の態様においては、本発明は、色付けを必要とするマスクを設計するために前述の方法ステップを実行する、機械によって実行可能な命令のプログラムを具体化した、機械によって読み取り可能なプログラム・ストレージ・デバイスを提供する。

さらに別の態様によれば、本発明は、前述の方法ステップに従ってマスクが設計され、ＯＰＣ修正済みマスク・レイアウトを用いてマスクが製造され、マスクを用いて基板がパターン形成される、集積回路を製造する方法を提供する。

本発明に係る方法は、ＯＰＣがフラット化データに対してではなく階層データに対して行われるため、色付けを必要とするマスクの納期を著しく短縮する。

本発明のさらに別の目的及び利点は、一部は明らかであり、一部は詳細な説明から明らかとなる。

新規であると考えられる本発明の特徴及び本発明の要素の特徴は、特に特許請求の範囲に記載される。図面は、単なる説明のためのものであって、縮尺に合わせて描かれてはいない。しかしながら、発明自体は、構成及び作動方法の両方に関して、以下の添付図面と併せて詳細な説明を参照することによって最も良く理解される。

本発明並びに本発明の種々の特徴及び利点となる詳細は、添付図面に示され以下の説明に詳述される限定されない実施形態を参照して、より十分に説明される。図面に示される特徴は、必ずしも縮尺に合わせて描かれているわけではないことに留意されたい。周知の構成要素及び処理技術の説明は、本発明を不必要に不明瞭にすることのないように省略されている。本明細書において用いられる例は、単に、本発明が実施される方法の理解を容易にすること、さらに、当業者が本発明を実施できるようにすることが意図されている。したがって、例は、本発明の範囲を限定するものと解釈されるべきではない。特に、実施形態は、交互位相シフト・マスク（交互ＰＳＭ）設計に関して説明されるが、本発明は、ＤＥ又はＤＥ２のための分解マスクを含むがこれに限定されるものではない、色付けを必要とする他のマスクの設計にも適用可能である。

光の波長より狭い線幅を有するマスク・パターンの正確な決定は、一般に、マスク・パターンの形状を事前に補正して、いわゆる光近接効果によって生じるウェハ上のパターン変形を可能にする技術の集まりである、ＯＰＣ（optical proximity correction；光近接効果補正）を用いて実施される。このＯＰＣ技術の集まりは、ＰＰＣ（process proximity effect correction；プロセス近接効果補正）とも呼ばれる。このタイプの典型的なＯＰＣツールは、ルールベースＯＰＣである。

ルールベースＯＰＣは、以下のように実施される。設計が許容するすべてのパターンを表すテスト・パターンを用いて、テスト用マスク・パターンが用意される。テスト・パターンは、マスク・パターンを通してパターン・エッチングのためにウェハ上に転写され、それによりテスト用ウェハが製造される。

次いで、テスト用ウェハ上のパターン・ジオメトリが測定される。測定されたデータは、テスト用マスク・パターンからの設計データと共に、ルールベースＯＰＣ、すなわちマスク・パターン設計データに追加されるバイアス・データを求めるための設計ルールの集まり、を生成するための基礎として用いられる。次いで、マスク・パターンは、ルールベースＯＰＣを用いて補正される。補正は、ＣＡＤプロセスにおけるマスク・パターン・レイアウト・ステージにおいて行われる。ＯＰＣを通して作成されたマスクは、ＯＰＣマスクと呼ばれる。

ルールベースＯＰＣとは別に、シミュレーションベースＯＰＣ又はモデルベースＯＰＣ（ＭＢＯＰＣ）と呼ばれる別の補正技術の組が存在する。

このタイプの近接効果補正は、事前に用意された限られた数のテスト・パターンの測定値に基づく光近接効果を考慮に入れたパターン転写プロセスを表すシミュレーションベースＯＰＣモデル（カーネル又はプロセス・モデルとも呼ばれる）を生成することを伴う。マスク・パターンと、マスク・パターンを通してウェハ上に転写されたパターン・ジオメトリとの間の形状の差異は、シミュレーションベースＯＰＣモデルによってシミュレートされる。シミュレーションの結果は、マスク・パターンを補正するのに用いられる。

ＯＰＣは、集積回路のような電子部品の製造において用いられる周知の技術であり、本明細書において詳述される必要はない。ＯＰＣは、特許文献３、特許文献４、特許文献５、特許文献６及び特許文献７を含む多くの米国特許において説明されている。

最初に図３を参照すると、この図は、交互位相シフト・マスクを形成する一連のステップについての従来技術のフロー図を符号３００として示しており、この方法によってデータのフラット化がもたらされる。ステップ３０２において、設計ユニット・レイアウトが作成され、当該技術分野において知られているように階層設計として配置される。ステップ３０４において、クリティカル・フィーチャ全体にわたって位相形状が形成され、回路設計要素とＯＰＣが行われる位相形状との両方を含む階層交互ＰＳＭ設計ユニットが形成され、設計階層が保存される。位相形状は、ステップ３０６において、元の位相形状の色指定を反転させることになる可能性がある色付けの競合を回避するように、バイナリ色付けされる。特に、高密度実装設計の場合には、当該技術分野では周知のように、以前は繰返し可能ユニットであったものが現在は繰返し可能であると認識されないためデータのフラット化が生じやすい。次いで、フラット化され色付けされたデータは、ＯＰＣエンジンに渡される（ステップ３０８及びステップ３１０）。ステップ３０８においてＯＰＣタイルが形成され、ステップ３１０においてＯＰＣタイルに対してＯＰＣが行われる。本方法はステップ３１２において終了し、上記の従来技術の方法によって、極めてフラット化されたデータに基づくＯＰＣ処理済み交互位相シフト・マスクが形成されることになる。

ここで図１を参照すると、本発明の方法のフロー図が、全体を符号１００として示されている。この方法においては、ステップ１０２において、設計ユニット・レイアウトが作成され、階層設計として配置される。クリティカル・フィーチャ全体にわたって位相形状が形成され、回路要素のクリティカル・フィーチャとＯＰＣが行われる位相形状とを含む階層ＯＰＣ設計ユニットが形成される。このように、ステップ１０４において設計階層が保存される。次いで、本発明の一実施形態によれば、ステップ１０６において、チップ全体についてクリーンなソリューションが存在することを検証するために位相形状が全体的に色付けされる。ステップ１０８において、クリーンなソリューションが存在するかどうかを判定するために、色付けステップ１０６が照会される。クリーンなソリューションが存在しない場合には、方法は、クリーンなソリューションが存在することが発見されるまで、ステップ１０２、１０４、及び１０６に戻る。クリーンなソリューションが存在しない場合には、方法が終了する。

クリーンなソリューションが存在していることが発見された場合には、本発明の一実施形態においては、全体的な色付けソリューションが保持される。方法はステップ１１０に続き、このステップでは、必要に応じて、光相互作用の範囲に基づいてＯＰＣサブ処理ユニット又はタイルが形成される。ＯＰＣタイルは、納期を改善するように、独立処理又は並列処理のために典型的に形成された設計のユニットである。こうしたＯＰＣタイルは、典型的には、マスク形状のサブセットと共に、タイルの縁周囲の光相互作用領域に基づいて、マスク形状のサブセット周囲の背景領域を含む。当該技術分野において公知のように、背景領域によって、ＯＰＣエンジンが他のタイルとは独立にタイルの縁近くの形状を修正できるようになる。ＯＰＣエンジンは、ＯＰＣ設計ユニットが再使用できる（反復される）かどうかを定め、こうした繰返し可能なＯＰＣ設計ユニットを識別する。設計ユニットが反復される場合には、その設計ユニットは繰返し可能であると認識され、再使用のためにマークされる。これらの設計ユニットは、一度だけ処理され、ステップ１１６において設計ユニットが組み立てられるときに再使用される。

本発明によれば、次に、各々のＯＰＣ設計ユニットの位相形状は、階層が維持されるように局所的に色付けされ（ステップ１１２）、次いで、ステップ１１４において、各々の局所的に色付けされた階層ＯＰＣ設計ユニットに対してＯＰＣが行われる。次いで、階層ＯＰＣ済み設計ユニットについて局所的な色付けが廃棄される。ＯＰＣ済みであるが色付けされていない階層設計ユニットは、ステップ１１６において全体的な設計レイアウトに組み立てられる。次いで、ステップ１０６、１０８において保持された全体的な色付けからの色が、組み立て済みの色付けされていないＯＰＣ設計ユニットに割り当てられる。方法は、ステップ１２０において終了する。

本発明に係る方法の別の実施形態が、全体を２００として図２に示されている。この方法においては、ステップ２０２において、設計ユニット・レイアウトが作成され、階層設計として配置される。ステップ２０４において、クリティカル・フィーチャ全体にわたって位相形状が形成され、回路のクリティカル・フィーチャとＯＰＣが行われる位相形状とを含むＯＰＣ設計ユニットが形成される。設計階層が保存される。ステップ２０６において、チップ全体についてクリーンな色付けソリューションが存在することが検証される。例えば、色付けの検証は、本発明の譲受人に譲渡されたＧａｌａｎ他の特許文献８に記載されるように、位相形状を割り当てることなく行われる。この実施形態においては、全体的な色付けソリューションが保持される必要はない。ステップ２０８において、ＯＰＣ処理ユニットが必要に応じて形成され、ＯＰＣ設計ユニットの階層が定められ、各々のユニットの再使用の機会も定められる。ステップ２１０において、サブ処理ユニット又はＯＰＣ設計ユニットの各々について位相形状が局所的に色付けされる。ステップ２１２において、局所的に色付けされた階層設計ユニットの各々に対してＯＰＣが行われ、局所的な色付けが廃棄される。ステップ２１４において、色付けされていない階層ＯＰＣ設計ユニットが組み立てられ、ステップ２１６において、レイアウト全体が色付けされる。ステップ２１８において、方法は終了する。

図４（Ａ）、図４（Ｂ）及び図４（Ｃ）は、交互位相シフト・マスクを形成するのに用いられる従来技術の方法において、データがどのようにフラット化されるかを示す。

図４（Ａ）においては、２つのセル（設計ユニット）が、全体を符号４００として示されており、１つのセル４０２ａ’と同一のセル４０２ａ’’とを含む。各々のセルは、それぞれ、２つのフィーチャ４０４ａ’及び４０４ａ’’を含む。位相形状４０６’、４０８ａ’及び４１０ａ’はフィーチャを囲み、セル４０２ａ’’について同一の位相形状４０６ａ’’、４０８ａ’’及び４１０ａ’’が示されている。

同様に、図４（Ｂ）においては、１つのセル（設計ユニット）が、全体を符号４１２として示されており、位相形状４１６、４１８、４２０及び４２２によって分離された３つのフィーチャ４１４を含む

セル４０２ａ’、４０２ａ’’及び４１２がレイアウトに配置されたときには、設計ユニットの１つ（４０２ａ’’）について色付けが反転され、ＯＰＣエンジンは、反転された設計ユニット４０２ａ’’が元のセル４０２ａ’と同一であると認識することができず、１度だけＯＰＣ処理を行うことになる。全体を符号４２４で示された、組み合わされた設計ユニットは、設計ユニット４０２ａ’、４０２ａ’’及び４１２の組み合わせであり、ユニット４０２ａ’’についての色付けが、０−１−０から１−０−１に変化したことが分かり、それにより、等しく開始された各々のユニットについて別個のＯＰＣ操作が必要となる。

設計階層の展開は、設計の多くの範囲に影響を及ぼし、高価なＯＰＣ操作をフラット・データに対して実質的に行わせることになるため、上記のことは問題である。この問題は、位相情報が多くの設計ユニット全体にわたって伝送される高密度実装設計において特に深刻である。

交互位相シフト・マスクを形成する従来技術の方法によって引き起こされるデータ・フラット化の別の例が、図５（Ａ）〜図５（Ｂ）に示される。

この設計においては、基本ユニットが、全体を符号５００として示されており、２つの同一のセル５０４ａ’及び５０４ａ’’と、２つの他の同一のセル５０２ａ’及び５０２ａ’’とを含む。各々のセルは、他のセルを回転させて配置したものである。セル５０２ａ’がフィーチャ５０６ａ’及び５０８ａ’を有し、セル５０４ａ’がフィーチャ５１０ａ’及び５１２ａ’を有するというように、セルはすべてフィーチャを含む。

図５（Ｂ）においては、位相形状がフィーチャの周囲に形成されており、５１４ａ’〜５２６ａ’及び５１４ａ’’〜５２６ａ’’として示される。

図６（Ａ）は、レイアウトに組み立てられたときに色付けされた位相形状を示し、図６（Ｂ）は、最終的に得られる色付けされたＯＰＣ設計を示す。セル５０２ａ’は、色付け０−１−０−１として開始されるが、回転された同一のセル５０２ａ’’においては、色付けは１−０−１−０に変更されなければならない。ＯＰＣエンジンがセル５０２ａ’とセル５０２ａ’’とを等しいと認識するためには、両方のセルについて同じ位相色が存在しなければならない。セル５０２ａ’が０−１−０−１であり、セル５０２ａ’’が１−０−１−０であるため、このことは当てはまらない。これは、互いに等しく開始される設計ユニットについて別個のＯＰＣ操作を行わざるを得ないため、データのフラット化を引き起こす。６０６ａ’と６０６ａ’’（繰返し可能セル）が同じ色付け０−１−０−１を有する、本発明の以下の図８と比較されたい。この設計は、各々の同一のセルの両側に異なる位相形状が位置しており、レイアウトにおいて色付けされフラット・データに対してＯＰＣが行われたときに反復特性が失われるため、データのフラット化が生じている。

図７、及び、図８〜図１２は、図５（Ａ）〜図６（Ｂ）の従来技術の方法と比較した本発明の方法を示す。したがって、図５（Ｂ）において符合５１２として示される、同じ基本形状を含む（位相形状を含む）設計ユニットが、図７において符号６００として示されている。これは、図５（Ｂ）において示されるものと同じ構成であり、本発明の方法と、その方法によってどのようにデータのフラット化が回避されるかを実証することができる。図１の本発明のステップ１０２〜１０８は、図５（Ａ）〜図６（Ｂ）においても好ましいことに留意されたい。

図７においては、設計ユニット６０２ａ’及び回転された設計ユニット６０２ａ’’、並びに、設計ユニット６０４ａ’及び回転された設計ユニット６０４ａ’’が示されている。設計ユニットは、外側の点線内に示されるサブ処理ユニット６０６ａ’及び６０６ａ’’並びに６０８ａ’及び６０８ａ’’として再設計される。位相形状を有する元の設計ユニットは、上の符号６０２ａ’、６０２ａ’’、６０４ａ’及び６０４ａ’’として内側の点線内に示される。このように、元のセル設計ユニットは、サブ処理ユニットとして再構成される（図１のステップ１１０）。設計ユニット及びサブ処理ユニットは、繰返し可能であり、再使用することができる。それらは、ＯＰＣエンジンにおけるパターン認識機構によって繰返し可能であるとマークされ、再使用のためにタグ付け機構によってタグ付けされ、データのフラット化を引き起こすことなくネスト化された設計ユニットに対して行われる他の操作と同じ方法で階層エンジンによって処理される。それらの追跡は、処理されるインスタンスとしてのデータ表現で説明される（Their tracing is accounted for in the data representation asinstance processed.）。

次いで、図８において、サブ処理ユニットが局所的に色付けされ、新たに色付けされた設計ユニット６１４ａ’、６１４ａ’’、６１６ａ’及び６１６ａ’’を形成する（図１のステップ１１２）。セル６０６ａ’及び回転されたセル６０６ａ’’は繰返し可能であり、局所的な色付けによって同じ色付け０−１−０−１となることに留意されたい。セル６０８ａ’及び６０８ａ’’についても同じである。局所的に色付けされたセル６０８ａ’又は６０８ａ’’は、局所的な色付けの後は同一であるため、それらの一方のみがＯＰＣ処理される必要がある。結果が図９に示されている。

図９において示されるように、同様に局所的に色付けされた背景領域又はバッファ領域を含む、局所的に色付けされた設計ユニットの各々は、次いで、ＯＰＣによって処理され、ＯＰＣ色付けされたユニット６１８ａ’、６１８ａ’’、６２０ａ’及び６２０ａ’’を形成する。図１のステップ１１４である。繰返し可能設計ユニットは、１度だけ処理される。次いで、結果として得られるＯＰＣ済み設計ユニットは階層構造で保存されるが、局所的な色付けは廃棄することができる。

図１０は、繰返し可能な階層設計ユニットを用い、図９の局所的な色付けが廃棄された、組み立て済みＯＰＣを示す。次いで、図６（Ｂ）の全体的な色付けが、図１１の組み立て済みＯＰＣ設計に付加され、１２において示されるように最終的な色付けされた設計が得られる。図１２は、ＯＰＣは行われたが従来技術のデータのフラット化は回避された、最終的な色付けされた基本セル設計を示し、このＯＰＣ方法は、従来技術の方法よりコンピュータ処理にかかる時間が著しく短い。

本発明は、交互ＰＳＭ設計のような色付けを必要とするマスク設計が階層の上位レベルにおいてのみ非競合ソリューションを有することが多いため、高密度実装データ・ボリュームを用いて直面するマスク製造問題を最小限にするものである。位相認識配置ツールがレイアウトを最適化することを可能にする特別な設計技術は、まだ利用不可能である。したがって、現在の方法を用いると、フラット化されたデータが、処理に日数がかかるモデルベースＯＰＣエンジンに渡される。本発明のＯＰＣ方法は、マスク補正を行う時点で所定の全体的なクリーンな位相色付けソリューションが存在するかどうかにかかわらず、最初に局所的な色付けを行い、光相互作用の範囲内で局所的にＯＰＣを行う。マスクが十分に装飾された（すなわち、ＯＰＣが行われた）ときにのみ、マスク製造を補正するために全体的なクリーンな色付けソリューションが存在しなければならない。本発明の方法は、ネスト形態で（すなわち、階層的に）補正し、いずれにしてもデータがフラット化されることになるＯＰＣ後にフラットに再色付けすることができる、クリーンな局所的に色付けされた設計ユニットを、ＯＰＣエンジンに渡す。このソリューションは、マスク設計を作成するための処理日数を節約することになる。

同様に、２つの別個のフォトマスク設計に分解することをベースとする、色付けが必要なパターン形成層について、本発明は、階層レイアウトに対してＯＰＣ補正を行うための手段を提供し、フラット化されたデータの処理と比べて著しい速度上の利点をもたらす。この場合には、マスク層の各々についてのＯＰＣ補正は、互いに独立したものであってもよいし、そうでなくてもよい。ＤＥ２プロセスにおいては、各々のマスクの像は、典型的には別個のフォトレジスト膜に露光され、その後、互いに完全に独立に第２の膜に転写される。この場合には、各々のマスク層についてのＯＰＣ補正は、互いに独立に行うことができる。これらの独立した補正は、各々のＯＰＣ処理ユニットに対して並列に（すなわち、同時に）行うことができるが、必ずしもそうである必要はない。一方、ＤＥプロセスについては、各々のマスクの像は、典型的には互いに干渉することなく単一のフォトレジスト層に付加される。このため、各々のＤＥマスクについてのＯＰＣは、典型的には他のＤＥマスクの存在を認識する必要があり、各々のＤＥマスク層についての補正は、各々のＯＰＣ処理ユニットにおいて同時に行われる必要がある。

本発明は、特に、特定の好ましい実施形態と組み合わせて説明されたが、上記の説明を考慮すると、多くの代替、変更及び変形が当業者に明らかとなることは明白である。したがって、特許請求の範囲は、こうした代替、変更及び変形のいずれをも、本発明の真の範囲及び趣旨に入るものとして包含すると考えられる。

交互位相シフト・マスクを設計するための本発明の方法を示すフロー図である。 交互位相シフト・マスクを設計するための本発明の別の方法を示すフロー図である。 交互位相シフト・マスクを設計するための従来技術の方法を示すフロー図である。 オッドイーブン位相サイクル設計においてデータがどのようにフラット化されるかを示す図である。 交互位相シフト・マスクを設計するための従来技術の方法においてデータがどのようにフラット化されるかを示す図である。 交互位相シフト・マスクを設計するための従来技術の方法においてデータがどのようにフラット化されるかを示す図である。 交互位相シフト・マスクを設計する際のデータのフラット化を防止するために本発明の方法を用いるステップを示す図である。に本発明の方法を用いるステップを示す図である。 交互位相シフト・マスクを設計する際のデータのフラット化を防止するために本発明の方法を用いるステップを示す図である。 交互位相シフト・マスクを設計する際のデータのフラット化を防止するために本発明の方法を用いるステップを示す図である。 交互位相シフト・マスクを設計する際のデータのフラット化を防止するために本発明の方法を用いるステップを示す図である。 交互位相シフト・マスクを設計する際のデータのフラット化を防止するために本発明の方法を用いるステップを示す図である。 交互位相シフト・マスクを設計する際のデータのフラット化を防止するために本発明の方法を用いるステップを示す図である。

Claims (3)

1. 集積回路を製造するためのマスクを設計するための方法であって、
   色付けされることになる色付けされていない形状を含む階層設計ユニットの複数のインスタンスの配置を含む設計レイアウトを提供するステップであって、前記設計レイアウトは、交互位相シフト・マスク設計、二重露光マスク設計、及び二重露光エッチング・マスク設計からなる群から選択される、ステップと、
   局所的に色付けする前に前記設計レイアウトを全体的に色付けして全体色付け情報を形成することによって、前記設計レイアウトがクリーンな色付けソリューションを有することを検証するステップと、
   前記設計レイアウトを、形状のサブセットを含むサブ処理ユニットに再構成するステップと、
   前記処理ユニット内の前記形状のサブセットを局所的に色付けして、局所的に色付けされた設計ユニットを形成するステップと、
   前記局所的に色付けされた設計ユニットに対して光近接効果補正（ＯＰＣ）を行って、ＯＰＣ修正済み設計ユニットを形成するステップと、
   前記ＯＰＣ修正済み設計ユニットの前記局所的な色付けを廃棄して、色付けされていないＯＰＣ修正済み階層設計ユニットを形成するステップと、
   前記色付けされていないＯＰＣ修正済み階層設計ユニットを配置して、当該配置に従って修正済み設計レイアウトを形成するステップと、
   前記修正済み設計レイアウトを前記全体色付け情報に従って全体的に色付けするステップと、を含む方法。
2. 集積回路を製造するためのマスクを設計するためにコンピュータに、
   色付けされることになる色付けされていない形状を含む階層設計ユニットの複数のインスタンスの配置を含む設計レイアウトを提供するステップであって、前記設計レイアウトは、交互位相シフト・マスク設計、二重露光マスク設計、及び二重露光エッチング・マスク設計からなる群から選択される、ステップと、
   局所的に色付けする前に前記設計レイアウトを全体的に色付けして全体色付け情報を形成することによって、前記設計レイアウトがクリーンな色付けソリューションを有することを検証するステップと、
   前記設計レイアウトを、形状のサブセットを含むサブ処理ユニットに再構成するステップと、
   前記処理ユニット内の前記形状のサブセットを局所的に色付けして、局所的に色付けされた設計ユニットを形成するステップと、
   前記局所的に色付けされた設計ユニットに対して光近接効果補正（ＯＰＣ）を行って、ＯＰＣ修正済み設計ユニットを形成するステップと、
   前記ＯＰＣ修正済み設計ユニットの前記局所的な色付けを廃棄して、色付けされていないＯＰＣ修正済み階層設計ユニットを形成するステップと、
   前記色付けされていないＯＰＣ修正済み階層設計ユニットを配置して、当該配置に従って修正済み設計レイアウトを形成するステップと、
   前記修正済み設計レイアウトを前記全体色付け情報に従って全体的に色付けするステップと、を実行させるコンピュータ・プログラム。
3. 集積回路を製造するための方法であって、
   色付けされることになる色付けされていない形状を含む階層設計ユニットの複数のインスタンスの配置を含む設計レイアウトを提供するステップであって、前記設計レイアウトは、交互位相シフト・マスク設計、二重露光マスク設計、及び二重露光エッチング・マスク設計からなる群から選択される、ステップと、
   局所的に色付けする前に前記設計レイアウトを全体的に色付けして全体色付け情報を形成することによって、前記設計レイアウトがクリーンな色付けソリューションを有することを検証するステップと、
   前記設計レイアウトを、形状のサブセットを含むサブ処理ユニットに再構成するステップと、
   前記処理ユニット内の前記形状のサブセットを局所的に色付けして、局所的に色付けされた設計ユニットを形成するステップと、
   前記局所的に色付けされた設計ユニットに対して光近接効果補正（ＯＰＣ）を行って、ＯＰＣ修正済み設計ユニットを形成するステップと、
   前記ＯＰＣ修正済み設計ユニットの前記局所的な色付けを廃棄して、色付けされていないＯＰＣ修正済み階層設計ユニットを形成するステップと、
   前記色付けされていないＯＰＣ修正済み階層設計ユニットを配置して、当該配置に従って修正済み設計レイアウトを形成するステップと、
   前記修正済み設計レイアウトを前記全体色付け情報に従って全体的に色付けするステップと、
   前記修正済み設計レイアウトを含むマスクを製造するステップと、
   前記マスクを用いて基板をパターン形成するステップと、を含む方法。

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