JP2003517200A - シリコンオンインシュレータ（ｓｏｉ）技術によるラテラル絶縁ゲートバイポーラトランジスタ（ｌｉｇｂｔ）素子 - Google Patents

シリコンオンインシュレータ（ｓｏｉ）技術によるラテラル絶縁ゲートバイポーラトランジスタ（ｌｉｇｂｔ）素子

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JP2003517200A JP2001545345A JP2001545345A JP2003517200A JP 2003517200 A JP2003517200 A JP 2003517200A JP 2001545345 A JP2001545345 A JP 2001545345A JP 2001545345 A JP2001545345 A JP 2001545345A JP 2003517200 A JP2003517200 A JP 2003517200A
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テオドール、レタビック
ヨハンス、バン、ゾル
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Abstract

(57)【要約】 ラテラル薄膜ＳＯＩ素子は、半導体基板と、前記基板上の埋込み絶縁層と、第２導電型のボディ領域内に形成された第１導電型のソース領域とソース領域に接続されたボディ領域内の第２導電型のボディコンタクト領域とを有する埋込み絶縁層上のＳＯＩ層内のＬＩＧＢＴとを含む。第１導電型のラテラルドリフト領域はボディ領域に隣接して設けられ、薄くドーピングされたドレイン領域を形成し、第１導電型のドレインコンタクト領域はドレインコンタクト領域に接続された、ドレイン領域内の第２導電型のアノード領域を有するドリフト領域によりボディ領域から離れて横方向に配置される。ゲート電極は、表面絶縁領域により少なくとも実質的にボディ領域及びドリフト領域から絶縁された状態でボディ領域に隣接するラテラルドリフト領域の一部を覆って延び、かつ動作中にチャネル領域が形成されるボディ領域の一部を覆って形成されている。

Description

【発明の詳細な説明】
【０００１】発明の背景 本発明は、セミコンダクタオンインシュレータ（ＳＯＩ）素子の分野に属し、
特に高電圧用途に適するラテラル絶縁ゲートバイポーラトランジスタ（ＬＩＧＢ
Ｔ）に関する。
【０００２】 高電圧パワー素子の製作においては、折り合い及び妥協は、一般に、降伏電圧
、サイズ、オン抵抗、飽和電流及び製造の簡素化や信頼性などの分野で行わなけ
ればならない。しばしば、降伏電圧のような一つのパラメータを向上させると、
オン抵抗のような他のパラメータを劣化させることになる。理想的には、このよ
うな素子は、動作上及び製作上の欠点を最少にした上で、全ての分野において良
好な特性をなすであろう。
【０００３】 ラテラル薄膜シリコンオンインシュレータ（ＳＯＩ）素子のある特定の有利な
形態は、半導体基板と、前記基板上の埋込み絶縁層と、前記埋込み絶縁層上のＳ
ＯＩ層内のラテラルトランジスタ素子とを有し、ＭＯＳＦＥＴ等の前記素子は、
埋め込み絶縁層上に半導体表面層を有し、また第２導電型のボディ領域内に形成
された第１導電型のソース領域と、表面絶縁領域によってボディ領域から絶縁さ
れ、ボディ領域のチャネル領域を覆うゲート電極と、第１導電型の直線的に傾斜
したラテラルドリフト領域のような薄くドープされたラテラル領域と、前記ドリ
フト領域によってチャネル領域から離れて横方向に配置された第１導電型のドレ
イン領域とを有する。
【０００４】 しかし、上述したようなＳＯＩ ＭＯＳＦＥＴは、なお、所定の電流伝導容量
に対して比較的大きな面積を要し、またより小さな面積の素子で高オン抵抗を要
するという欠点を有する。これらの不都合を克服するために、米国特許第４，９
６３，９５１号、同第５，６５４，５６１号及び同５，８６９，８５０号に説明
されているように、様々のタイプのラテラル絶縁ゲートバイポーラトランジスタ
（ＬＩＧＢＴ）のデザインが開発されてきている。これらの従来技術によるＬＩ
ＧＢＴのデザインは、通常、向上した電流容量という利点を提供し、ラッチ・ア
ップへの免除を改良するための種々の特徴を有するが、オン状態性能（飽和電流
）におけるさらなる改良が、電流容量をさらに増加させるために、及び／又は所
定の飽和電流値に対する素子面積を低減するために望まれる。
【０００５】 すなわち、パワー半導体素子の性能を高めるために、降伏電圧、サイズ、飽和
電流及び製造の容易さのようなパラメータのより最適な組合せを達成するための
進行中の努力でもって、多数の技術及びアプローチが用いられてきたことは明白
である。上述の構造は、素子性能における様々のレベルの改良を可能にするが、
高電圧、高電流動作に対する全てのデザイン要求を十分に最適化する素子又は構
造ではない。
【０００６】 従って、動作及び製造パラメータ、特にオン状態性能（飽和電流）及び／又は
低減面積がさらに最適化された、高電圧、高電流環境で高性能なＬＩＧＢＴ Ｓ
ＯＩ素子構造を有することが望ましい。
【０００７】発明の要約 本発明の目的は、高電圧、高電流環境で高性能のＬＩＧＢＴ ＳＯＩ素子構造
を提供することにある。本発明のさらなる目的は、オン状態性能及び／又は低減
面積等の動作及び製造パラメータが改良されたこのようなトランジスタ素子構造
を提供することにある。
【０００８】 本発明によれば、これらの目的は、第２導電型のボディコンタクト領域がソー
ス領域に隣接したボディ領域内に設けられ、第２導電型のアノード領域がドレイ
ン領域内に設けられてドレインコンタクト領域に接続され、ソース領域とドレイ
ンコンタクト領域との間の電流の流れる方向のソース領域の寸法が、ドレインコ
ンタクト領域及びアノード領域の対応する寸法よりも大きい、上述した一般的な
タイプのＬＩＧＢＴ ＳＯＩ素子構造で達成される。
【０００９】 本発明の好ましい実施形態においては、ドレインコンタクト領域、アノード領
域及びソース領域は、ドレインコンタクト領域を中心とする閉同心領域を形成す
る。特に有利な構成においては、これらの閉同心領域は、環状領域である。
【００１０】 本発明のさらなる好ましい実施形態においては、複数のＬＩＧＢＴ素子が、Ｓ
ＯＩ層内に互いに隣接して形成され、かつ並列に接続されている。
【００１１】 従って、本発明によるＬＩＧＢＴ ＳＯＩ素子は、前記素子を高電圧、高電流
環境での動作に適合させる有利な性能及び製造特徴、特に向上したオン状態性能
（飽和電流）及び／又は低減された素子面積の組合せを達成できる点で、重要な
進歩を提供する。
【００１２】 本発明のこれら及び他の態様は、以下に記載された実施形態を参照して説明さ
れ、明らかにされる。
【００１３】好ましい実施形態の説明 本発明は、添付図面と共に読解される以下の説明を参照してより完全に理解す
ることができる。
【００１４】 なお、図において、同じ導電型を有する半導体領域は、断面図中において、同
方向にハッチングされて示され、また図は実際の縮尺では描かれていないことを
理解されたい。
【００１５】 図１の２−２線の単純化した図２の断面図において、ＳＯＩ ＬＩＧＢＴ素子
２０は、半導体基板２２と、埋込み絶縁層２４と、前記素子が作られる半導体表
面ＳＯＩ層２６とを含む。ＬＩＧＢＴ素子は、一導電型（通常ｎ型）のソース領
域２８と、第２の、反対の導電型のボディ領域３０と、薄くドープされたドレイ
ン領域を形成する第１導電型のラテラルドリフト領域３２と、第１導電型のドレ
インコンタクト領域３４とを含む。また前記素子構造は、酸化表面絶縁領域３８
によって下にある半導体表面層２６から絶縁されているゲート電極３６も含む。
本発明の範囲内で、本発明の起点として働くＬＩＧＢＴ素子は、本発明の精神及
び範囲から逸脱することなく、全て従来技術に詳しい、線形ラテラルドーピング
プロファイル、段状酸化領域３８Ａ、３８Ｂ、フィールドプレート部３６Ａを形
成する延長ゲート電極構造及び薄くしたラテラルドリフト領域部３２Ａ等の種々
の性能増強特徴、あるいは他の望まれるような性能増強特徴を有することができ
る。さらに、ＬＩＧＢＴ素子２０は、ボディ領域と同じ導電型であるがより濃く
ドープされ、ボディ領域３０内に位置する、ソース領域２８に隣接した表面ボデ
ィコンタクト領域４０と、ドレインコンタクト領域３４と接する、ドレイン領域
内の第２導電型のアノード領域４２とを含む。
【００１６】 図２に示す単純化した素子構造は、ソース領域２８を表面ボディコンタクト領
域４０とを接続し（好ましくはあるが必須ではない）、素子への外部電気的接続
を可能にするソース及びボディ領域コンタクト４４によって完成される。同様に
、ドレイン及びアノード領域コンタクト４６は、ドレインコンタクト領域３４と
アノード領域４２とを接続するために、および素子のこの部分への外部接続を可
能にするために設けられている。上述のようにこれらのコンタクト４４、４６を
設けることにより、「短絡アノード」（あるいは「短絡ドレイン」）構成が達成
され、直接並列接続されたＬＤＭＯＳＴ素子とＬＩＧＢＴ素子の等価なものが効
果的に提供されることに注意すべきである。このようにして、両タイプの素子の
性能利点が実現される素子構造が達成される。
【００１７】 本発明のさらなる特徴が、図２の素子の単純化した平面図が示された図１に示
されている。この図において、図を簡単にするために最上層の金属被覆及び酸化
物は図示されておらず、素子は、ここでは同心円として示す複数の同心領域によ
って形成されていることがわかるが、正方形、六角形等の他の形状も本発明の範
囲内にあることを強調されるべきである。素子の多数の閉同心領域は、ドレイン
コンタクト領域３４を中心としており、アノード領域４２、ラテラルドリフト領
域３２、ボディ領域３０、ソース領域２８及びボディコンタクト領域４０を順に
含む。本発明によれば、どのような閉同心領域の形状でも、ソース領域とドレイ
ンコンタクト領域との間の電流方向（ここでは半径方向）のソース領域の寸法（
ここではその円周）は、対応するドレインコンタクト領域及びアノード領域の寸
法（ここでは円周）よりも大きい。すなわち、図１において、ソース領域２８の
円周は、ドレインコンタクト領域３４及びアノード領域４２の円周よりも大きい
。
【００１８】 本発明によれば、上述の構造的特徴は、素子のオン状態性能を実質的に高める
。本発明は本質的に、ＬＤＭＯＳＴ素子と並列のＬＩＧＢＴを提供するので、結
果として得られる構造は、低ドレインバイアスでＬＤＭＯＳＴ素子のように作動
し、これにより強化スイッチング特性が達成され、また高ドレインバイアスでは
ＬＩＧＢＴのように作動し、これにより改良された飽和電流及びオン状態性能の
効果が達成される。さらに、閉同心構造を採用することにより、ソース領域の円
周（又は長さ）を、ドレイン領域の円周よりも大きくすることができ、これによ
り、同じドレインバイアスに対するドレイン領域での電流集中及び高電流密度が
生ずる。この高電流密度は、バイポーラ電動を起こすために要するドレインバイ
アスの低下をもたらし、かつ大きなドリフト領域の導電率変調を生成し、これに
よりさらにオン状態性能が改良され、飽和電流が高まる。図１に示すような環状
素子構成は好ましい実施形態であることは知られているが、本発明の範囲内で、
同心の正方形や六角形等の他の形状も代替的に用いることができることを理解さ
れたい。また、本発明の飽和電流強化効果は、ホール注入効率及び導電率変調は
このような素子内では不十分なので、ドリフト領域ドーピングプロファイルが直
線的に傾斜したＳＯＩ素子においては特に重要であることに注意すべきである。
本発明によって達成される改良を定量化すると、環状構成を有する６５０Ｖの短
絡アノードＬＩＧＢＴ ＳＯＩ素子は、従来技術による素子に比べて、約７倍に
達する飽和電流の増加を示すことができる。
【００１９】 また、本発明に係る素子は、従来のＬＩＧＢＴ及びＬＤＭＯＳ素子を製作する
ためのと同様の標準的なプロセス技術を完全に用いることによって作成すること
ができることが強調されるべきである。さらに、本発明による構造によって可能
になった向上した電流利得及び電流密度は、特定の性能のレベルのために設計さ
れた素子は実質的に類似する従来の素子よりも小さく作成できるという点で、あ
るいは実質的に向上した素子性能は所定の素子面積内で達成することができると
いう点で、設計者をより柔軟にする。
【００２０】 さらに、単一の素子のみを図示したことに注意すべきであり、本発明を織り込
んだ実際の製品は、並列に接続され、かつ高電流容量を達成するために従来の技
術による方法で互いに隣接して形成された複数のこのような素子を含むことがで
きることを理解されたい。
【００２１】 図に単純化して示した素子は特定の素子構造を描いているが、素子の外形及び
構成における種々の変形が本発明の範囲内で可能なことを理解されたい。また、
本発明は、当業者に良く知られた他の点における異なる構造を有する種々の異な
るタイプの高電圧ＬＩＧＢＴ素子に組み込むことができる。
【００２２】 上述のように、本発明は、動作及び製造パラメータ、特にオン状態性能（飽和
電流）及び／又は低減面積を高めながら、高電圧、高電流環境で高性能であるＬ
ＩＧＢＴ ＳＯＩ素子構造を提供する。
【００２３】 本発明をいくつかの好ましい実施形態を参照して示し、説明してきたが、当業
者は、形状及び細部における種々の変更が、本発明の精神又は範囲から逸脱する
ことなく可能であることを理解すべきである。なお、本願明細書において、一つ
の要素の前に置く「ａ」又は「ａｎ」という単語は、複数のこのような要素の存
在を排除せず、また「具備する」（「ｃｏｍｐｒｉｓｉｎｇ」）という単語は、
記載又は請求された要素以外の他の要素の存在を排除しない。
【図面の簡単な説明】
【図１】 本発明の好ましい実施形態に係るＳＯＩ ＬＩＧＢＴ素子の単純化した平面図
である。
【図２】 図１の２−２線の単純化した断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 テオドール、レタビック オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 ヨハンス、バン、ゾル オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5F110 AA07 BB12 CC02 DD01 DD11 HJ07 HM02 HM04 HM12

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板（２２）と、半導体基板上の埋込み絶縁層（２４）と、第２導電型
    のボディ領域（３０）内に形成された第１導電型のソース領域（２８）と、前記
    ソース領域（２８）に隣接する、前記ボディ領域（３０）内の前記第２導電型の
    ボディコンタクト領域（４０）と、前記ボディ領域（３０）に隣接し、薄くドー
    ピングされたドレイン領域を形成する第１導電型のラテラルドリフト領域（３２
    Ａ）と、前記ラテラルドリフト領域（３２Ａ）により前記ボディ領域（３０）か
    ら離れて横方向に配置された第１導電型のドレインコンタクト領域（３４）と、
    前記ドレインコンタクト領域（３４）に接続された、前記ドレイン領域内の前記
    第２導電型のアノード領域（４２）と、前記ボディ領域（３２）に隣接する前記
    ラテラルドリフト領域の一部を覆って延び、かつ動作中にチャネル領域が形成さ
    れる前記ボディ領域（３０）の一部を覆うゲート電極（３６）とを有する、前記
    埋め込み絶縁層（２４）上のＳＯＩ層（２６）内のラテラル絶縁ゲートバイポー
    ラトランジスタ（ＬＩＧＢＴ）とを具備し、前記ゲート電極（３６）が表面絶縁
    領域（３８）により前記ボディ領域（３０）及びドリフト領域（３２Ａ）から絶
    縁され、前記ソース領域（２８）とドレインコンタクト領域（３４）との間の電
    流が流れる方向の前記ソース領域（２８）の寸法が、前記ドレインコンタクト領
    域（３４）及び前記アノード領域（４２）の対応する寸法よりも大きいことを特
    徴とするラテラル薄膜シリコンオンインシュレータ（ＳＯＩ）素子（２０）。
  2. 【請求項２】 前記ドレインコンタクト領域（３４）、前記アノード領域（４２）及び前記ソ
    ース領域（２８）が前記ドレインコンタクト領域（３４）を中心とする閉同心領
    域を構成することを特徴とする請求項１記載のラテラル薄膜シリコンオンインシ
    ュレータ（ＳＯＩ）素子。
  3. 【請求項３】 前記閉同心領域が環状領域から成ることを特徴とする請求項２記載のラテラル
    薄膜シリコンオンインシュレータ（ＳＯＩ）素子。
  4. 【請求項４】 複数の前記ＬＩＧＢＴ素子が、前記ＳＯＩ層内に互いに隣接して形成され、か
    つ並列に接続されていることを特徴とする請求項１記載のラテラル薄膜シリコン
    オンインシュレータ（ＳＯＩ）素子。
  5. 【請求項５】 前記ラテラルドリフト領域が、段階的に勾配したドーピングプロファイルを有
    することを特徴とする請求項１記載のラテラル薄膜シリコンオンインシュレータ
    （ＳＯＩ）素子。
JP2001545345A 1999-12-13 2000-11-29 シリコンオンインシュレータ（ｓｏｉ）技術によるラテラル絶縁ゲートバイポーラトランジスタ（ｌｉｇｂｔ）素子 Withdrawn JP2003517200A (ja)

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US09/459,628 US6191453B1 (en) 1999-12-13 1999-12-13 Lateral insulated-gate bipolar transistor (LIGBT) device in silicon-on-insulator (SOI) technology
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