JP2003509865A - インジウム熱結合体を有する電子アセンブリを構成する方法、およびインジウム熱結合体を有する電子アセンブリ - Google Patents

インジウム熱結合体を有する電子アセンブリを構成する方法、およびインジウム熱結合体を有する電子アセンブリ

Info

Publication number
JP2003509865A
JP2003509865A JP2001524152A JP2001524152A JP2003509865A JP 2003509865 A JP2003509865 A JP 2003509865A JP 2001524152 A JP2001524152 A JP 2001524152A JP 2001524152 A JP2001524152 A JP 2001524152A JP 2003509865 A JP2003509865 A JP 2003509865A
Authority
JP
Japan
Prior art keywords
alloy
sheet
semiconductor chip
lid
substance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001524152A
Other languages
English (en)
Other versions
JP5030352B2 (ja
JP2003509865A5 (ja
Inventor
ディションフ，テランス・ジェイ
チュリラ，ポール・ダブリュ
プレン，デイビット・エイチ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2003509865A publication Critical patent/JP2003509865A/ja
Publication of JP2003509865A5 publication Critical patent/JP2003509865A5/ja
Application granted granted Critical
Publication of JP5030352B2 publication Critical patent/JP5030352B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 本発明の一態様によれば、電子アセンブリを構成する方法が提供される。電子アセンブリは、パッケージ基板およびパッケージ基板に搭載された半導体チップを含む半導体パッケージと、熱伝導部材と、インジウムを含む物質とから構成される。本方法は、半導体チップのパッケージ基板と反対側に熱伝導部材があり、かつ半導体チップと熱導電部材の少なくとも一部との間に物質を配置して熱伝導部材と半導体パッケージを、互いに対して選択された方向で、固定することを含む。物質は、一方の側で半導体チップに熱的に結合され、および反対側で熱伝導部材の部分に熱的に結合される。

Description

【発明の詳細な説明】
【０００１】 （発明の背景） １．発明の分野 本発明は、電子アセンブリを構成する方法、および本発明の方法により作成す
ることができる電子アセンブリに関する。
【０００２】 ２．関連技術の検討 集積回路は半導体ウェハ上に形成される。ウェハは、その後、半導体チップに
切断される。各半導体チップは、その後、パッケージ基板に搭載される。半導体
チップ内の集積回路は、電力を供給され、データ信号がパッケージ基板を介して
集積回路へ送信され、および集積回路から受信される。
【０００３】 集積回路に電力が供給されたとき、熱が半導体チップに生成される。その熱が
外部へ移動しない場合は、熱が集積回路の破壊を引き起こすことがある。熱伝導
プレートが、しばしば半導体チップに隣接して配置される。熱伝導グリースを半
導体チップと熱伝導プレートとの間に設けることができる。熱伝導グリースが、
半導体チップおよび反対側の熱導電プレートに接触し、半導体チップと熱伝導プ
レートとの間の熱結合として作用する。熱は、グリースを通って半導体チップか
ら熱伝導プレートへ移動し、熱伝導プレートから、ヒート・シンクまたは他の装
置へ移動し、周囲へ対流する。
【０００４】 熱結合としてグリースを使用することは、高出力応用分野では適していないこ
とが多い。熱伝導グリースは、大量の熱が半導体チップ上で生成されたとき、十
分な量の熱を移動しないためである。熱伝導グリースが良好な熱伝導体でない一
つの理由は、熱伝導グリース内に金属がないためである。一方、金属は通常導電
性である。したがって、導電性金属が、半導体チップの部品とパッケージ基板と
の間で短絡を引き起こすことがあるため、熱結合体として金属を使用することは
通常避けられる。
【０００５】 （発明の概要） 本発明の一態様によれば、電子アセンブリを構成する方法が提供される。電子
アセンブリは、パッケージ基板およびパッケージ基板に搭載された半導体チップ
を含む半導体パッケージと、熱伝導部材と、インジウムを含む物質とから構成さ
れる。本方法は、半導体チップのパッケージ基板と反対側に熱伝導部材があり、
かつ半導体チップと熱導電部材の少なくとも一部との間に物質を配置して熱伝導
部材と半導体パッケージを、互いに対して選択された方向で、固定することを含
む。物質は、一方の側で半導体チップに熱的に結合され、および反対側で熱伝導
部材の部分に熱的に結合される。
【０００６】 本発明は、添付の図面を参照して例示によってさらに記載される。
【０００７】 （発明の詳細な説明） 添付の図面の図１〜図１１は、電子アセンブリを構成する方法を示している。
インジウムを含む合金が蓋内の凹部内に配置される。インジウムを含む合金は加
熱されると、合金と蓋の材料との間の反応のために、望ましくないボイドを合金
の中に形成する。ボイドは、合金を加熱し、および合金上に空気のジェットを向
けることによって、外へもみ動かされる（massaged out）。空気のジェットがそ
のシートの上に当るときに合金がはねることを防ぐために、合金より高い溶融温
度を有するインジウムのシートが使用される。キャップと合金とは、それから、
電子アセンブリに半導体パッケージとともにアセンブリされる。主にインジウム
を使用するために、合金は良好な熱伝導性を有する。合金は、半導体パッケージ
の部品が互いに電気的に絶縁されることを確実にする電気絶縁体である。合金は
、半導体パッケージのパッケージ基板の材料を通り抜けない。合金は、また比較
的低い溶融温度を有し、半導体パッケージの半導体チップ内の集積回路に破壊を
引き起こすことなく、合金を溶融させることができる。合金は加熱されたときに
ボイドを生成するにもかかわらず、ボイドは、合金の熱伝導部分から離れてもみ
動かされる。
【０００８】 添付の図面の図１は、本発明による電子アセンブリの構成に使用される熱伝導
蓋１０を示す。蓋１０は良好な熱伝導性を有する銅などの材料から作られる。蓋
１０は、中央部１２と４つの側壁１４とを含む。凹部１６が、側壁１４の内側で
中央部１２の上に形成される。
【０００９】 蓋１０は清浄にされ、その後、図２に示されるように、第１の合金の第１のシ
ート１８が凹部１６内に挿入される。第１のシート１８は、側壁１４と凹部１６
との間にはまるような寸法にされている。第１の合金は好ましくは、質量比で、
４４．７％のビスマス、２２．６％の鉛、１９．１％のインジウム、８．３％の
錫、および５．３％のカドミウムを含む。この種の合金のシートは、ニューヨー
ク、ユチカのＩｎｄｉｕｍ Ｃｏｒｐｏｒａｔｉｏｎ ｏｆ Ａｍｅｒｉｃａか
ら入手することができる。そのような合金の選択および特性は、以下の記載から
明らかとなろう。
【００１０】 蓋１０および第１のシート１８は、図３に示されるように、第１の合金１８を
溶融するために、第１の合金の約１１５℃である溶融温度より高く加熱される。
第１の合金１８内のインジウムは、蓋１０の銅と反応し、第１の合金１８内に気
泡すなわちボイド２０を発生させる。第１の合金１８内のボイド２０は、熱伝導
目的には望ましくない。しかしながら、ボイド２０の数は、純粋なインジウムを
合金１８の代わりに使用するときより、はるかに少ない。
【００１１】 第１の合金１８は、その後、図４に示されるように第１の合金を凝固させるた
めに冷却される。ボイド２０は、凝固した第１の合金１８内に捕らえられる。
【００１２】 図５に示されるように、その後、第２のシート２２が第２の合金１８の上に配
置される。第２のシート２２は、一般に約２ｍｍの厚みであり、好ましくは純粋
なインジウムで作られる。第２のシート２２は蓋１０のリム２４まで位置する。
【００１３】 図６に示されるように、その後、赤外線放射２６で下方から蓋１０を加熱する
。熱は、蓋１０から第１の合金１８へ伝達される。蓋１０、第１の合金、および
第２のシート２２の組み合わせは、第１の合金１８の溶融温度１１５℃より高い
温度に加熱される。実質的に第２のシート２２の純粋なインジウムは、約１３５
℃の溶融点を有する。蓋１０、第１の合金１８、および第２のシート２２の組み
合わせが、第２のシート２２の１３５℃の溶融点より低い温度に加熱される。し
たがって、第１の合金１８は溶融され、第２のシート２２は固体のままである。
実質的に純粋なインジウムの第２のシート２２と比較したとき、第１の合金１８
のより低い溶融点は、主に、第１の合金１８内に鉛を含有するためである。鉛は
質量で０．５％から３０％を有することが好ましい。
【００１４】 ノズル２８を用いて、空気のジェット３０を第２のシート２２の中央部に向け
る。空気のジェット３０は、第２のシート２２にほぼ直角に当り、第２のシート
２２の中央部から外側に広がる。空気のジェット３０の偏向のために、第２のシ
ート２２に力が作られ、力は、第２のシート２２から第１の合金１８へ伝達され
る。空気によって作られた力は、ボイド２０を、第１の合金１８の中央部３２か
ら外側へもみ動かす。ほとんどのボイド２０は、リム２４と第２のシート２２の
縁部との間の界面から逃げる。いくらかのボイド２０は、まだ第１の合金１８の
外側部分に残ることがある。しかしながら、第１の合金１８の中央部３２は、実
質的にまたは完全にボイドが無い。その後、第１の合金１８は、図７に示される
ように凝固させるために冷却される。凝固した第１の合金１８の外側領域にいく
つかのボイド２０が残ることもある。第２のシート２２は、凝固した第２の合金
１８上に位置する。
【００１５】 図８は、第１の合金１８と第２のシート２２を含むキャップ１０を反転させた
状態で示し、かつ、本発明の実施形態による電子アセンブリを構成するために使
用される半導体パッケージ３４を図示する。半導体パッケージは、パッケージ基
板３８および半導体チップ４０を含む。
【００１６】 パッケージ基板３８は、少なくとも誘電体材料から部分的に作られる。誘電体
材料は、例えば、その表面を形成するビスマテイネイト・トリアジン（bismatei
nite triazine)樹脂などの樹脂でよい。ボール・グリッド・アレイ４２の形態の
はんだボールのアレイが、パッケージ基板３８の下部表面上に配置される。
【００１７】 半導体チップ４０は、シリコンなどの半導体材料で作られ、内部に集積回路（
図示せず）を有する。はんだバンプ４４のアレイは、集積回路を含む半導体チッ
プ４０の上部表面上に形成され、その後、半導体チップ４０が、図８に示される
ようにフリップされ、はんだバンプ４４が、「ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌ
ａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔ（Ｃ４）」と一般に呼ばれるプロセスによ
って底部に設けられる。パッケージ基板３８と半導体チップ４０との間にはんだ
バンプ４４を備えた半導体チップ４０がパッケージ基板３８の上部表面上に配置
される。半導体パッケージ３４は、その後加熱されかつ冷却され、それによって
、パッケージ基板３８へ他のバンプ４４を取り付ける。
【００１８】 第２の合金の第３のシート５０が半導体チップ４０を覆って配置される。第３
のシート５０の第２の合金の組成は、第１の合金１８の組成と同じでよい。
【００１９】 図９に示されるように、その後、第２のシート２２の下方表面を第３のシート
５０の上部表面と接触させる。第２のシート２２、第１の合金１８、蓋１０の組
み合わせが第３のシート５０上に載る。
【００２０】 図９に示される組み合わせは、その後、１３５℃より高い温度に加熱される。
第１の合金１８、第２の合金５０、第２のシート２６は、１３５℃より高い温度
で溶融する。図９に示される組み合わせは、半導体チップ４０内の集積回路の破
壊を避けるように、１５０℃より高い温度までは決して加熱されない。第１の合
金１８、第２の合金５０、第２のシート２２が溶融したときの、パッケージ基板
３８上に置かれた蓋１０が図１０に示される。第３のシート５０の溶融した材料
が、半導体チップ４０の上部表面上に適切な熱結合を確実するための濡れ層とし
て作用する。第１の合金１８と、第２の合金５０と、インジウムの第２のシート
２６との溶融した混合物５２が、半導体チップ４０と蓋１０の中央部１２との間
の全領域を満たす。したがって、溶融した混合物５２は、半導体チップ４０の上
部表面と蓋１０の中央部分１２の下部表面とに接触する。
【００２１】 溶融する混合物５２の材料を選択することによって、混合物５２は、他の金属
が混合物５２の代わりに使用された場合に発生することがあるような、パッケー
ジ基板３８の誘電体材料を破壊しない。
【００２２】 その後、図１０に示される組み合わせは、図１１に示されるように、混合物５
２を凝固させるために冷却される。エポキシ・ビード５４が、その後配置され、
蓋１０とパッケージ基板３８との間の境界を満たす。エポキシ・ビード５２は、
蓋１０をパッケージ基板３８に固定し、それによって、電子アセンブリ６０の構
成が終了する。
【００２３】 混合物５２は、主に混合物５２内のインジウムの形態の金属の使用のため、半
導体チップ４０と蓋１０との間の有効な熱結合を提供する。混合物５２内のイン
ジウムは、少なくとも１０％などのより高い百分率にすると、より良好な熱導体
であるが、有効な熱結合を提供するためには、好ましくは質量で少なくとも１％
である。インジウムを含む混合物は、電気絶縁体であり、例えばパッケージ基板
３８上のはんだバンプ４４または電気トレースなどの半導体パッケージ３４の部
品は、混合物５２がこれら部品と接触しても、互いに電気的に絶縁される。熱が
、半導体チップ４０から蓋１０へ伝達される中央部３２は、半導体チップ４０と
蓋１０との間の有効な熱伝達経路が存在することを確実にするなどのように、実
質的にボイドがないことに留意されたい。
【００２４】 ある例示的な実施形態が、記載されかつ添付の図面に示されたが、そのような
実施形態は、単に例示的なものであり、本発明を限定するものではなく、本発明
は、当業者により修正が可能であることから、示されかつ記載された特定の構成
および配置に限定されないことを理解される。
【図面の簡単な説明】
【図１】 本発明の実施形態による電子アセンブリの構成に使用される蓋の側面断面図で
ある。
【図２】 第１合金の第１シートが蓋の凹部内に挿入された後の、蓋の側面断面図である
。
【図３】 第１シートが、第１合金の溶融させるように加熱された後の側面断面図である
。
【図４】 第１合金が凝固された後の、蓋の側面断面図である。
【図５】 凹部内に配置された第２シートをさらに示す、蓋の側面断面図である。
【図６】 図５の組み合わせがどのように加熱され、第１合金内のボイドがどのように外
側に動かされるかを示す側面断面図である。
【図７】 冷却された後の、蓋、第１合金、および第１シートの側面断面図である。
【図８】 蓋、第１合金、および第２シートを含み、さらにパッケージ基板および半導体
チップを有する半導体パッケージを含み、さらに第２合金の第３シートを含む、
電子アセンブリの部品の側面断面図である。
【図９】 第２シートが第３シート上に配置された後の、図８の部品の側面断面図である
。
【図１０】 第１合金、第２シート、および第３シートを混合物に溶融するために加熱され
た後の、図９の部品の側面断面図である。
【図１１】 冷却し、混合物の凝固後の、図１０の部品の側面断面図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ (72)発明者 プレン，デイビット・エイチ アメリカ合衆国・97229・オレゴン州・ポ ートランド・ノースウエスト ホルコム・ 17044 Ｆターム(参考） 5F036 AA01 BA23 BB14 BB23 BD01

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 （ｉ）パッケージ基板、およびそのパッケージ基板上に集積
    回路を有する半導体チップを搭載した半導体パッケージと、 （ii）熱的な伝導部材と、 （iii)インジウムを含む物質と から、電子アセンブリを構成する方法であって、 前記熱的な伝導部材および前記半導体パッケージを、互いに対して選択された
    方向に固定することを含み、少なくとも伝導部材の一部分が、前記半導体チップ
    の前記パッケージ基板と反対側に配置され、前記物質が、前記半導体チップと前
    記伝導部材の部分との間に配置され、前記物質が、前記半導体チップと前記部材
    の部分との間を熱結合する方法。
  2. 【請求項２】 前記物質が、前記物質の一方の側で前記半導体チップと接触
    する請求項１に記載の方法。
  3. 【請求項３】 前記物質が、前記物質の反対側で前記伝導部材の部分と接触
    する請求項２に記載の方法。
  4. 【請求項４】 前記物質が、２つの部品間で短絡を引き起こすことなく、前
    記半導体パッケージの２つの部品を接触させることができるように、電気的に絶
    縁性である熱的な伝導合金である請求項１に記載の方法。
  5. 【請求項５】 前記物質を加熱することをさらに含み、前記物質が半導体ダ
    イに隣接し、前記物質がその溶融点より高い温度に加熱される請求項１に記載の
    方法。
  6. 【請求項６】 前記物質が１５０℃より低い溶融点を有し、その溶融点より
    高いが、前記集積回路の破壊を引き起こす温度より低い温度まで加熱される請求
    項５に記載の方法。
  7. 【請求項７】 前記伝導部材が凹部を有する蓋を有し、前記物質が、前記凹
    部に配置される材料の第１のシートであり、前記方法が、前記第１のシートを溶
    融させるために、前記凹部の前記第１のシートを加熱することをさらに含む請求
    項１に記載の方法。
  8. 【請求項８】 前記蓋が、前記合金が溶融されるために加熱されたとき、前
    記合金と反応する熱的な導電材料であり、前記合金と前記蓋の材料との間で反応
    し、前記合金内にボイドを結果として生じ、 前記方法が、前記物質の部分から少なくともいくつかのボイドを取り除くこと
    をさらに含み、前記物質の一部分が、前記蓋および前記半導体パッケージが選択
    された方向に配置されたとき、前記半導体チップと前記蓋の部分との間に位置す
    る請求項７に記載の方法。
  9. 【請求項９】 前記蓋の前記材料と反応したときの前記合金が、前記蓋の前
    記材料と反応したときの純粋なインジウムによって作られるボイドよりも少ない
    ボイドを作る請求項８に記載の方法。
  10. 【請求項１０】 前記蓋の前記熱的な伝導材料が銅である請求項８に記載の
    方法。
  11. 【請求項１１】 前記ボイドが、前記物質の部分から外にもみ動かされる請
    求項８に記載の方法。
  12. 【請求項１２】 前記ボイドが、前記物質の部分の外に前記ボイドを動かす
    力を作る流体のジェットによって外にもみ動かされる請求項１１に記載の方法。
  13. 【請求項１３】 前記物質を覆って材料の第２のシートを配置すること、お
    よび 前記物質を前記物質の溶融点を超える温度に加熱することをさらに含み、前記
    物質を溶融させるが、前記物質の第２のシートの溶融点より低い温度で、前記材
    料の第２のシートは変わらないままで前記物質を溶融し、流体のジェットを前記
    第２のシート上に当て、前記第２のシートが、前記流体のジェットによって前記
    溶融した物質がはねることを防ぐ請求項１２に記載の方法。
  14. 【請求項１４】 前記第２のシートの材料がインジウムを含む請求項１３に
    記載の方法。
  15. 【請求項１５】 前記ボイドが外にもみ動かされた後に前記物質を冷却し、
    前記物質が前記物質の溶融点より低い温度に冷却されること、 前記半導体チップに隣接して前記物質を配置すること、および 前記物質を前記物質の溶融点より高く加熱し、前記半導体チップを覆って前記物
    質のリフローを引き起こすことをさらに含む請求項１３に記載の方法。
  16. 【請求項１６】 インジウムを含む第３のシートを、前記半導体チップを覆
    って配置することをさらに含み、前記第３のシートおよび前記物質が、それらの
    溶融点より高い温度に同時に加熱され、前記第３のシートが、前記半導体チップ
    に適切に熱的に結合するための濡れ層として作用する請求項１５に記載の方法。
  17. 【請求項１７】 （ｉ）パッケージ基板、および集積回路が形成され、前記
    パッケージ基板に搭載された半導体チップを含む半導体パッケージと、 （ii）凹部を有する、熱的な伝導材料の蓋と、 （iii)第１の合金の第１のシートと から、電子アセンブリを構成する方法であって、 前記凹部内に前記第１のシートを配置すること、 前記第１のシートを、前記第１の合金を柔らかくするために、その溶融点より
    高い温度に加熱し、前記第１の合金を前記蓋の材料と反応させ、前記第１の合金
    内にボイドを生じさせること、 インジウムを含みかつ前記第１の合金より高い溶融点を有する材料の第２のシ
    ートを前記第１の合金上に配置すること、 前記第２のシートと前記第１の合金が、第１の合金の溶融点と前記第２の合金
    の溶融点との間の温度にある状態で流体のジェットを前記第２のシートへ向け、
    、前記第２のシートが前記流体のジェットによる前記第１の合金がはねることを
    防ぎ、前記流体のジェットが前記第１の合金の少なくとも一部へボイドをもみ出
    すこと、 前記半導体チップが前記凹部に隣接させるように、前記蓋と前記半導体パッケ
    ージを選択された方向に配置しすること、 前記第２のシートと前記第１の合金を前記第２のシートの溶融点より高い温度
    に加熱させ、前記半導体チップの上で前記第２のシートと前記第１の合金のリフ
    ローさせること を含み、前記第２のシートと前記第１の合金が、前記半導体チップと前記蓋との
    間に配置された前記第１の合金の部分によって前記蓋と前記半導体チップとの間
    の熱的結合を行い、前記第１の合金が、２つの部品間で短絡を生じることなく、
    前記半導体パッケージの２つの部品を接続することができるように電気的に絶縁
    性である方法。
  18. 【請求項１８】 前記合金がインジウムを含む請求項１７に記載の方法。
  19. 【請求項１９】 パッケージ基板と、 前記パッケージに搭載された半導体チップと、 前記半導体チップの前記パッケージ基板の反対側に配置される熱的な伝導部材
    と、 前記半導体チップと前記熱的な伝導部材との間の金属を含む物質とを備えた電
    子アセンブリであって、前記半導体チップを前記熱的な伝導部材と熱的に結合す
    るように、前記物質が一方の側で前記半導体チップと接触し、反対側で前記熱的
    な伝導部材と接触する電子アセンブリ。
  20. 【請求項２０】 前記物質が、前記２つの部品間で短絡を引き起こすことな
    く、前記半導体パッケージの２つの部品を接触することができるように、電気的
    に絶縁性である請求項１９に記載の電子アセンブリ。
  21. 【請求項２１】 前記金属がインジウムである請求項２０に記載の電子アセ
    ンブリ。
JP2001524152A 1999-09-13 2000-08-29 電子アセンブリを構成する方法 Expired - Fee Related JP5030352B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/394,860 1999-09-13
US09/394,860 US6461891B1 (en) 1999-09-13 1999-09-13 Method of constructing an electronic assembly having an indium thermal couple and an electronic assembly having an indium thermal couple
PCT/US2000/023778 WO2001020673A1 (en) 1999-09-13 2000-08-29 A method of constructing an electronic assembly having an indium thermal couple and an electronic assembly having an indium thermal couple

Publications (3)

Publication Number Publication Date
JP2003509865A true JP2003509865A (ja) 2003-03-11
JP2003509865A5 JP2003509865A5 (ja) 2007-10-25
JP5030352B2 JP5030352B2 (ja) 2012-09-19

Family

ID=23560692

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001524152A Expired - Fee Related JP5030352B2 (ja) 1999-09-13 2000-08-29 電子アセンブリを構成する方法

Country Status (8)

Country Link
US (2) US6461891B1 (ja)
JP (1) JP5030352B2 (ja)
KR (1) KR20020035870A (ja)
CN (1) CN1319158C (ja)
AU (1) AU7088900A (ja)
MX (1) MXPA02002649A (ja)
MY (1) MY122678A (ja)
WO (1) WO2001020673A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6461891B1 (en) 1999-09-13 2002-10-08 Intel Corporation Method of constructing an electronic assembly having an indium thermal couple and an electronic assembly having an indium thermal couple
US6709898B1 (en) * 2000-10-04 2004-03-23 Intel Corporation Die-in-heat spreader microelectronic package
US20050040369A1 (en) * 2002-01-30 2005-02-24 Lalena John N. Thermal interface materials; and compositions comprising indium and zinc
US6882041B1 (en) * 2002-02-05 2005-04-19 Altera Corporation Thermally enhanced metal capped BGA package
US7436058B2 (en) * 2002-05-09 2008-10-14 Intel Corporation Reactive solder material
CN1799107A (zh) * 2003-04-02 2006-07-05 霍尼韦尔国际公司 热互连和界面系统,其制备方法和应用
DE10335111B4 (de) * 2003-07-31 2006-12-28 Infineon Technologies Ag Montageverfahren für ein Halbleiterbauteil
US7132746B2 (en) * 2003-08-18 2006-11-07 Delphi Technologies, Inc. Electronic assembly with solder-bonded heat sink
JP4411123B2 (ja) * 2004-03-31 2010-02-10 新光電気工業株式会社 放熱板の製造方法
JP2007266150A (ja) * 2006-03-28 2007-10-11 Fujitsu Ltd 熱伝導性接合材、半導体パッケージ、ヒートスプレッダ、半導体チップ、及び半導体チップとヒートスプレッダとを接合する接合方法
JP5211457B2 (ja) * 2006-09-19 2013-06-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7633151B2 (en) * 2007-03-16 2009-12-15 Advanced Micro Devices, Inc. Integrated circuit package lid with a wetting film
US7834442B2 (en) * 2007-12-12 2010-11-16 International Business Machines Corporation Electronic package method and structure with cure-melt hierarchy
JP5153316B2 (ja) * 2007-12-21 2013-02-27 新光電気工業株式会社 半導体パッケージ用放熱板およびそのめっき方法
US8378480B2 (en) * 2010-03-04 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy wafers in 3DIC package assemblies

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5331968A (en) * 1976-09-03 1978-03-25 Ibm Circuit package and method of manufacture thereof
JPH0621278A (ja) * 1992-07-03 1994-01-28 Hitachi Ltd 半導体集積回路モジュール
JPH07106477A (ja) * 1993-07-06 1995-04-21 Hewlett Packard Co <Hp> 熱伝導板付きヒートシンクアセンブリ

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4034468A (en) * 1976-09-03 1977-07-12 Ibm Corporation Method for making conduction-cooled circuit package
US4069498A (en) 1976-11-03 1978-01-17 International Business Machines Corporation Studded heat exchanger for integrated circuit package
US4092697A (en) 1976-12-06 1978-05-30 International Business Machines Corporation Heat transfer mechanism for integrated circuit package
US4323914A (en) 1979-02-01 1982-04-06 International Business Machines Corporation Heat transfer structure for integrated circuit package
US4607277A (en) 1982-03-16 1986-08-19 International Business Machines Corporation Semiconductor assembly employing noneutectic alloy for heat dissipation
US4620215A (en) 1982-04-16 1986-10-28 Amdahl Corporation Integrated circuit packaging systems with double surface heat dissipation
US4545840A (en) * 1983-03-08 1985-10-08 Monolithic Memories, Inc. Process for controlling thickness of die attach adhesive
CA2002213C (en) 1988-11-10 1999-03-30 Iwona Turlik High performance integrated circuit chip package and method of making same
DE4027169C2 (de) * 1989-08-31 1994-05-05 Aisin Seiki Außen-Rückspiegel für ein Kraftfahrzeug
JPH04192552A (ja) 1990-11-27 1992-07-10 Nec Corp 半導体素子用パッケージ
JP3258764B2 (ja) * 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
US5747874A (en) * 1994-09-20 1998-05-05 Fujitsu Limited Semiconductor device, base member for semiconductor device and semiconductor device unit
KR0137826B1 (ko) * 1994-11-15 1998-04-28 문정환 반도체 디바이스 패키지 방법 및 디바이스 패키지
JP3318811B2 (ja) * 1994-12-29 2002-08-26 ソニー株式会社 半導体発光素子のパッケージ及びその製造方法
US5616958A (en) * 1995-01-25 1997-04-01 International Business Machines Corporation Electronic package
US5659203A (en) * 1995-06-07 1997-08-19 International Business Machines Corporation Reworkable polymer chip encapsulant
US5837562A (en) * 1995-07-07 1998-11-17 The Charles Stark Draper Laboratory, Inc. Process for bonding a shell to a substrate for packaging a semiconductor
AT1470U1 (de) * 1995-08-01 1997-05-26 Austria Card Laminierte karte und verfahren zu ihrer herstellung
US5977629A (en) * 1996-01-24 1999-11-02 Micron Technology, Inc. Condensed memory matrix
KR100443484B1 (ko) * 1996-02-19 2004-09-18 마츠시타 덴끼 산교 가부시키가이샤 반도체장치및그제조방법
JPH09306954A (ja) 1996-05-20 1997-11-28 Hitachi Ltd 半導体装置及びその実装方法並びに実装構造体
JP2891184B2 (ja) * 1996-06-13 1999-05-17 日本電気株式会社 半導体装置及びその製造方法
US6140144A (en) * 1996-08-08 2000-10-31 Integrated Sensing Systems, Inc. Method for packaging microsensors
US6074898A (en) * 1996-09-18 2000-06-13 Sony Corporation Lead frame and integrated circuit package
US6144101A (en) * 1996-12-03 2000-11-07 Micron Technology, Inc. Flip chip down-bond: method and apparatus
US6130116A (en) * 1996-12-13 2000-10-10 Tessera, Inc. Method of encapsulating a microelectronic assembly utilizing a barrier
US5786635A (en) * 1996-12-16 1998-07-28 International Business Machines Corporation Electronic package with compressible heatsink structure
US5783465A (en) * 1997-04-03 1998-07-21 Lucent Technologies Inc. Compliant bump technology
JPH10303352A (ja) * 1997-04-22 1998-11-13 Toshiba Corp 半導体装置および半導体装置の製造方法
US5923086A (en) 1997-05-14 1999-07-13 Intel Corporation Apparatus for cooling a semiconductor die
JPH10335383A (ja) * 1997-05-28 1998-12-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US5940687A (en) * 1997-06-06 1999-08-17 International Business Machines Corporation Wire mesh insert for thermal adhesives
US5904495A (en) * 1997-06-11 1999-05-18 Massachusetts Institute Of Technology Interconnection technique for hybrid integrated devices
JP3241639B2 (ja) 1997-06-30 2001-12-25 日本電気株式会社 マルチチップモジュールの冷却構造およびその製造方法
US5950072A (en) * 1997-07-25 1999-09-07 Stmicroelectronics, Inc. Low-profile removable ball-grid-array integrated circuit package
TW360935B (en) * 1997-11-14 1999-06-11 Amic Technology Inc Variable package structure and process for producing the same
US6063647A (en) * 1997-12-08 2000-05-16 3M Innovative Properties Company Method for making circuit elements for a z-axis interconnect
JP3219043B2 (ja) * 1998-01-07 2001-10-15 日本電気株式会社 半導体装置のパッケージ方法および半導体装置
US6281573B1 (en) 1998-03-31 2001-08-28 International Business Machines Corporation Thermal enhancement approach using solder compositions in the liquid state
US6326239B1 (en) * 1998-04-07 2001-12-04 Denso Corporation Mounting structure of electronic parts and mounting method of electronic parts
US6181006B1 (en) * 1998-05-28 2001-01-30 Ericsson Inc. Thermally conductive mounting arrangement for securing an integrated circuit package to a heat sink
JP3842447B2 (ja) * 1998-08-17 2006-11-08 シチズン時計株式会社 Ｉｃの実装構造
US6261870B1 (en) * 1998-08-28 2001-07-17 Lsi Logic Corporation Backside failure analysis capable integrated circuit packaging
US6404048B2 (en) * 1998-09-03 2002-06-11 Micron Technology, Inc. Heat dissipating microelectronic package
US6275381B1 (en) 1998-12-10 2001-08-14 International Business Machines Corporation Thermal paste preforms as a heat transfer media between a chip and a heat sink and method thereof
JP4275806B2 (ja) * 1999-06-01 2009-06-10 株式会社ルネサステクノロジ 半導体素子の実装方法
SG87046A1 (en) * 1999-08-17 2002-03-19 Micron Technology Inc Multi-chip module with stacked dice
US6461891B1 (en) 1999-09-13 2002-10-08 Intel Corporation Method of constructing an electronic assembly having an indium thermal couple and an electronic assembly having an indium thermal couple
US6258626B1 (en) * 2000-07-06 2001-07-10 Advanced Semiconductor Engineering, Inc. Method of making stacked chip package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5331968A (en) * 1976-09-03 1978-03-25 Ibm Circuit package and method of manufacture thereof
JPH0621278A (ja) * 1992-07-03 1994-01-28 Hitachi Ltd 半導体集積回路モジュール
JPH07106477A (ja) * 1993-07-06 1995-04-21 Hewlett Packard Co <Hp> 熱伝導板付きヒートシンクアセンブリ

Also Published As

Publication number Publication date
CN1319158C (zh) 2007-05-30
WO2001020673A1 (en) 2001-03-22
AU7088900A (en) 2001-04-17
US6461891B1 (en) 2002-10-08
CN1373903A (zh) 2002-10-09
JP5030352B2 (ja) 2012-09-19
MY122678A (en) 2006-04-29
US20020151110A1 (en) 2002-10-17
MXPA02002649A (es) 2003-01-28
US20020020912A1 (en) 2002-02-21
KR20020035870A (ko) 2002-05-15
US6882043B2 (en) 2005-04-19

Similar Documents

Publication Publication Date Title
JP2003509865A (ja) インジウム熱結合体を有する電子アセンブリを構成する方法、およびインジウム熱結合体を有する電子アセンブリ
US6744126B1 (en) Multichip semiconductor package device
US7190060B1 (en) Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
JP2009302564A (ja) 直付リード線を備えるｉｃチップパッケージ
US7566649B2 (en) Compressible films surrounding solder connectors
US20080153210A1 (en) Electronic assembly having an indium wetting layer on a thermally conductive body
US20050189636A1 (en) Packaging substrates for integrated circuits and soldering methods
TW201248830A (en) Multi-chip module with stacked face-down connected dies
CN1326225A (zh) 芯片倒装型半导体器件及其制造方法
JP2002527909A (ja) 相互接続された接地平面を有するテープボールグリッドアレイ
US20100025862A1 (en) Integrated Circuit Interconnect Method and Apparatus
JP2006156492A (ja) 半導体装置
JPH0810716B2 (ja) 電子パッケージ
JPH05267511A (ja) 電子装置パッケージおよびその作製方法
US6673710B1 (en) Method of connecting a conductive trace and an insulative base to a semiconductor chip
US6075279A (en) Semiconductor device
US6800506B1 (en) Method of making a bumped terminal in a laminated structure for a semiconductor chip assembly
CN114464581A (zh) 封装结构及其制造方法
US6373125B1 (en) Chip scale package with direct attachment of chip to lead frame
KR20230063426A (ko) 반도체 패키지 및 그 제조방법
JP2845227B2 (ja) マルチチップモジュールの実装構造
US6543676B2 (en) Pin attachment by a surface mounting method for fabricating organic pin grid array packages
JP3960445B2 (ja) 半導体装置とその製造方法
KR20000033885A (ko) 금속 터미널을 구비하는 전력 반도체 모쥴, 전력 반도체 모쥴의금속 터미널 제조방법 및 전력 반도체 모쥴의 제조방법
TWI232074B (en) Hybrid integrated circuit

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070829

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070829

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070904

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100820

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100831

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20101130

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20101207

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110104

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110105

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111025

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120619

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120626

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150706

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees