JP3960445B2 - 半導体装置とその製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、メイン配線基板に実装する半導体装置とその半導体装置の製造方法とに関する。
【0002】
【従来の技術】
上記の半導体装置として、図14に示したような装置がある。
この半導体装置では、半導体チップ10の能動面の電極(図示せず)に突出形成された導体からなる小径のインナーバンプ20が半導体チップ10とほぼ同じ大きさのサブ配線基板30上面の接続端子32に電気的に接続されている。半導体チップ10とサブ配線基板30との間の隙間には、アンダーフィル材40が充填されていて、そのアンダーフィル材40により半導体チップ10がサブ配線基板30に結合されている。サブ配線基板30下面には、導体パッド34が備えられている。導体パッド34は、サブ配線基板30の配線回路(図示せず)を介して、サブ配線基板30上面の接続端子32に電気的に接続されている。導体パッド34には、メイン配線基板50上面の接続端子52に電気的に接続する導体からなるほぼ半球状の大径のアウターバンプ60が突出形成されている。
【0003】
この半導体装置においては、半導体チップ10の能動面周囲に小ピッチで並べて形成された複数の各電極を、インナーバンプ20及びサブ配線基板30の配線回路を介して、サブ配線基板30下面に格子状などに大ピッチで並べて備えられた複数の各導体パッド34に電気的に接続できる。そして、メイン配線基板50上面の接続端子52に電気的に接続する半導体チップ10の能動面周囲の小ピッチで並べて形成された複数の電極を、サブ配線基板30下面に格子状などに大ピッチで並べて配列した導体パッド34に置き換えることができる。それと共に、半導体チップ10の能動面の所定の電極間を、サブ配線基板30の配線回路を介して電気的に接続できる。
【0004】
サブ配線基板30下面の格子状などに大ピッチで並ぶ複数の各導体パッド34には、ほぼ半球状の大径のアウターバンプ60を、近接する他の導体パッド34に形成したアウターバンプ60に接触させずに、そのアウターバンプ60から所定距離離して形成できる。そして、そのほぼ半球状の大径の複数の各アウターバンプ60を、メイン配線基板50上面の格子状などに大ピッチで並ぶ複数の各接続端子52に容易かつ確実に電気的に接続できる。そして、半導体チップ10の能動面の複数の各電極を、それに対応するメイン配線基板50上面の各接続端子52に電気的に接続できる。
【0005】
【発明が解決しようとする課題】
しかしながら、上記の半導体装置は、半導体チップ10を専有体積の大きいサブ配線基板30を介してメイン配線基板50に実装する構造をしていて、その半導体装置が大型となってしまった。
また、半導体チップ10とサブ配線基板30との間をアンダーフィル材40を介して結合する必要があって、その製造に多大な手数を要した。
さらに、複雑な構造のサブ配線基板30を用いる必要があって、そのために半導体装置の製造コストが嵩んだ。
【0006】
本発明は、このような課題を解消可能な、サブ配線基板を排除して、その小型化とその製造の容易化及びその製造コストの低廉化とを図った半導体装置と、その半導体装置を形成するための半導体装置の製造方法とを提供することを目的としている。
【0007】
【課題を解決するための手段】
上記目的を達成するために、本発明の第1の半導体装置は、半導体チップの能動面を覆う絶縁層の表面に、その半導体チップの能動面の電極に電気的に接続された再配線回路が形成され、その再配線回路の一部に形成された導体パッドにほぼ半球状をしたインナーバンプが突出形成され、前記再配線回路及び該再配線回路の周囲の絶縁層の表面に、半導体チップとは別体に形成された透孔が設けられた絶縁フィルムが、その裏面に塗布された絶縁性の接着剤を介して連続して被着されて、その絶縁フィルムに設けられた透孔に前記インナーバンプが嵌挿され、さらに、前記絶縁フィルムの透孔が設けられた部分にアウターバンプがその上部を絶縁フィルムの外側に突出させて前記インナーバンプに連ねて形成されたことを特徴としている。
【0008】
また、本発明の第2の半導体装置は、半導体チップの能動面を覆う絶縁層の表面に、その半導体チップの能動面の電極に電気的に接続された再配線回路が形成され、その再配線回路及び該再配線回路の周囲の絶縁層の表面に、半導体チップとは別体に形成された透孔が設けられた絶縁フィルムが、その裏面に塗布された絶縁性の接着剤を介して連続して被着されて、その絶縁フィルムに設けられた透孔の底部に前記再配線回路の一部に形成された導体パッドが露出され、前記絶縁フィルムの透孔が設けられた部分にアウターバンプがその上部を絶縁フィルムの外側に突出させて前記導体パッドに連ねて形成されたことを特徴としている。
【0009】
この第1又は第2の半導体装置においては、半導体チップの能動面を、絶縁層により覆って保護できる。そして、絶縁層の表面に形成された再配線回路が半導体チップの能動面に接触して種々の障害を起こすのを、防ぐことができる。
【0010】
また、再配線回路の近接する回路間が、絶縁フィルムの外側に突出させて形成されたアウターバンプを介して電気的に短絡するのを、再配線回路の表面を覆う絶縁フィルムにより防ぐことができる。
【0011】
また、絶縁フィルムの外側に格子状などに大ピッチで突出させて形成された複数の各アウターバンプに、半導体チップの能動面に小ピッチで並べて形成された複数の各電極を、再配線回路及びインナーバンプを介して、又は再配線回路を介して、電気的に接続できる。そして、半導体チップの能動面に小ピッチで並べて形成された電極を、透孔が格子状などに大ピッチで並べて設けられた絶縁フィルムの外側に格子状などに大ピッチで突出させて形成された複数のアウターバンプに置き換えることができる。そして、その複数の各アウターバンプを、それに対応するメイン配線基板上面の格子状などに大ピッチで並ぶ複数の各接続端子に容易かつ確実に電気的に接続できる。そして、半導体チップの能動面の複数の各電極を、それに対応するメイン配線基板上面の複数の各接続端子に電気的に接続できる。
それと共に、半導体チップの能動面に備えられた所定の電極間を、再配線回路を介して電気的に接続できる。
そして、半導体チップの能動面に小ピッチで並ぶ複数の各電極を絶縁フィルムの外側に格子状などに大ピッチで突出させて形成された複数の各アウターバンプに置き換えたり、半導体チップの能動面の所定の電極間を電気的に接続するためのサブ配線基板を、専有体積の極めて少ない絶縁層と再配線回路と絶縁フィルムとに置き換えたりすることができる。
【0012】
第1の半導体装置において、高融点部材のめっき層やはんだ等からなるインナーバンプは、一般に、低融点部材のはんだ等からなるアウターバンプに比べて、柔らかい部材からなっている。
そのため、第1の半導体装置においては、そのアウターバンプをメイン配線基板上面の接続端子に接続した状態において、半導体チップが発する熱などにより、アウターバンプにメイン配線基板等から応力が加わった場合に、その応力をアウターバンプに連なる柔軟なインナーバンプに的確に吸収させることができる。そして、インナーバンプが応力緩衝材の役割を果たして、アウターバンプに過大な応力が加わって、アウターバンプがそれが接続されたメイン配線基板上面の接続端子から離脱したり、アウターバンプにクラックが生じたりすることを防ぐことができる。
【0013】
本発明の第1又は第2の半導体装置においては、前記透孔が、絶縁フィルムの表側に向けてラッパ状に広がった形状のものであることを好適としている。
【0014】
この第1又は第2の半導体装置にあっては、絶縁フィルムの透孔が設けられた部分に形成するアウターバンプを、絶縁フィルムの外側に向けてラッパ状に広がった透孔を通して、絶縁フィルムに邪魔されずに、透孔に嵌挿した導体パッドに形成されたインナーバンプ又は透孔の底部に露出した導体パッドに容易かつ確実に胴太く連ねることができる。そして、そのアウターバンプを、導体パッドに確実に電気的に接続できる。
【0015】
本発明の第1の半導体装置の製造方法は、半導体チップの能動面を絶縁層で覆って、その絶縁層の表面に半導体チップの能動面の電極に電気的に接続された再配線回路を形成し、その再配線回路の一部に形成した導体パッドに高融点部材からなるインナーバンプを突出形成した後、前記再配線回路及び該再配線回路の周囲の絶縁層の表面に絶縁フィルムを連続して被着して、その絶縁フィルムに設けた透孔に前記インナーバンプを嵌挿した状態とし、次いで、前記絶縁フィルムの透孔が設けられた部分に低融点部材からなるアウターバンプをその上部を絶縁フィルムの外側に突出させて前記インナーバンプに連ねて形成することを特徴している。
【0016】
また、本発明の第2の半導体装置の製造方法は、半導体チップの能動面を絶縁層で覆って、その絶縁層の表面に半導体チップの能動面の電極に電気的に接続された再配線回路を形成した後、その再配線回路及び該再配線回路の周囲の絶縁層の表面に、半導体チップとは別体に形成された透孔を設けた絶縁フィルムを、その裏面に塗布された絶縁性の接着剤を介して連続して被着して、その絶縁フィルムに設けた透孔の底部に前記再配線回路の一部に形成した導体パッドを露出させた状態とし、次いで、前記透孔が設けられた絶縁フィルムの外側部分に搭載したアウターバンプ形成用のボールを加熱して溶融させて、そのボールの下部を該ボールに加わる重力を用いて前記透孔の底部に露出した導体パッドに連ねることにより、前記絶縁フィルムの透孔が設けられた部分にアウターバンプをその上部を絶縁フィルムの外側に突出させて前記導体パッドに連ねて形成することを特徴としている。
【0017】
この第1又は第2の半導体装置の製造方法においては、絶縁フィルムの透孔が設けられた部分にアウターバンプをその上部を絶縁フィルムの外側に突出させて形成する際に、そのアウターバンプが半導体チップの能動面を覆う絶縁層表面の再配線回路の一部に接触した状態となるのを、絶縁フィルムにより防ぐことができる。そして、その再配線回路の一部が、アウターバンプを介して電気的に短絡した状態となるのを防ぐことができる。
【0018】
また、第1の半導体装置の製造方法においては、低融点部材からなるアウターバンプをインナーバンプに連ねて形成した際に、高融点部材からなるインナーバンプが溶けて、そのインナーバンプの形状が崩れたり、そのインナーバンプがアウターバンプに混入して消失したりするのを防ぐことができる。そして、アウターバンプをインナーバンプに連ねて容易かつ確実に形成できる。
【0019】
また、第1の半導体装置の製造方法においては、絶縁フィルムの透孔が設けられた部分に、アウターバンプを、絶縁フィルムに邪魔されずに、絶縁フィルムの透孔に嵌挿されたその上部が絶縁フィルムの表面近くに達するインナーバンプ又はその上部が絶縁フィルムの外側に突出したインナーバンプに容易かつ確実に連ねて形成できる。
【0020】
本発明の第1又は第2の半導体装置の製造方法においては、前記透孔を、絶縁フィルムの表側に向けてラッパ状に広がった形状に形成することを好適としている。
【0021】
この第1の半導体装置の製造方法にあっては、透孔に嵌挿したインナーバンプの上部を、絶縁フィルムの表側に向けてラッパ状に広がった透孔の広く開口した上部空間に位置させることができる。そして、その透孔の広く開口した上部空間に位置させたインナーバンプの上部にアウターバンプを、絶縁フィルムに邪魔されずに、容易かつ確実に連ねることができる。
また、この第2の半導体装置の製造方法にあっては、絶縁フィルムの表側に向けてラッパ状に広がった透孔の底部に露出した導体パッドにアウターバンプの下部を、絶縁フィルムに邪魔されずに、胴太く容易かつ確実に連ねることができる。
【0022】
【発明の実施の形態】
次に、本発明の実施の形態を図面に従い説明する。
図1ないし図3は本発明の第1の半導体装置の好適な実施の形態を示し、図1はその構造説明図、図2は図1の一部拡大図、図3はその一部拡大構造説明図である。以下に、この第1の半導体装置を説明する。
【0023】
図の第1の半導体装置では、半導体チップ10の能動面が、ポリイミド樹脂等の薄い絶縁層100により覆われて保護されている。絶縁層100の表面には、半導体チップ10の能動面の電極(図示せず)に電気的に接続されたCu等を主体とする再配線回路120が形成されている。再配線回路120の一部には、円板状等をした導体パッド122が形成されている。
【0024】
導体パッド122には、図2に示したように、高融点部材の導体からなるほぼ半球状をした小径のインナーバンプ140が突出形成されている。又は、図3に示したように、高融点部材の導体めっき層からなるほぼ円柱状をした小径のインナーバンプ140が突出形成されている。インナーバンプ140は、例えばSnを10重量%を含みPbを90重量%を含むはんだを用いて形成されている。
【0025】
再配線回路120及び該再配線回路の周囲の絶縁層100の表面には、絶縁フィルム160が連続して被着されている。絶縁フィルム160には、例えばポリイミド樹脂フィルム等の裏面に絶縁性の接着剤が塗布された絶縁体からなる接着フィルムが用いられている。
【0026】
絶縁フィルム160には、透孔180が設けられていて、その透孔180に導体パッド122に突出形成されたインナーバンプ140が嵌挿されている。そして、インナーバンプ140の上部が、絶縁フィルム160の表面近くに達したり、又は絶縁フィルム160の外側に突出したりしている。
【0027】
絶縁フィルム160の透孔180が設けられた部分には、低融点部材の導体からなるほぼ半球状をした大径のアウターバンプ200が、その上部を絶縁フィルム160の外側に突出させて、インナーバンプ140に連ねて形成されている。アウターバンプ200は、例えばSnを63重量%含みPbを37重量%含む共晶はんだを用いて形成されている。
【0028】
図1ないし図3に示した第1の半導体装置は、以上のように構成されていて、この半導体装置においては、図1に示したように、半導体チップ10の能動面に小ピッチで並ぶ複数の電極を、再配線回路120及びインナーバンプ140を介して、透孔180が格子状などに大ピッチで設けられた絶縁フィルム160の外側に格子状などに大ピッチで突出させて形成された複数のアウターバンプ200に電気的に接続できる。そして、その複数の各アウターバンプ200を、それに対応するメイン配線基板50上面に格子状などに大ピッチで並ぶ複数の各接続端子52に容易かつ確実に電気的に接続できる。そして、半導体チップ10の能動面の複数の各電極を、それに対応するメイン配線基板50上面の複数の各接続端子52に電気的に接続できる。
それと共に、半導体チップ10の能動面の所定の電極間を、再配線回路120を介して電気的に接続できる。
【0029】
次に、この第1の半導体装置の製造方法であって、本発明の第1の半導体装置の製造方法の好適な実施の形態を図面に従い説明する。
図4ないし図8は本発明の第1の半導体装置の製造方法の好適な実施の形態を示し、図4ないし図8はその工程説明図である。以下に、この第1の半導体装置の製造方法を説明する。
【0030】
図の第1の半導体装置の製造方法では、図4ないし図6に示したように、半導体チップ10の能動面を絶縁層100で覆っている。具体的には、半導体チップ10の能動面に、ポリイミド樹脂等を薄く層状に塗布して硬化させている。
【0031】
絶縁層100の表面には、再配線回路120を形成している。
半導体チップ10の能動面の電極直上の絶縁層100には、穴(図示せず)を設けていて、その穴の底部に半導体チップ10の電極を露出させている。そして、その穴の底部に露出させた半導体チップ10の電極に、上記の再配線回路120の一部を連ねている。そして、上記の再配線回路120を半導体チップ10の電極に電気的に接続している。
【0032】
再配線回路120の一部には、図4ないし図6に示したように、円形状等をした導体パッド122を形成している。そして、その導体パッド122に、図5又は図6に示したような、高融点部材の導体からなるインナーバンプ140を突出形成している。図5に示したインナーバンプ140は、例えばSnを10重量%含みPbを90重量%含むはんだめっき層からなり、ほぼ円柱状をしている。図6に示したインナーバンプ140は、上記のはんだめっき層をリフローして形成していて、ほぼ半球状をしている。
【0033】
その後、図7又は図8に示したように、再配線回路120及び該再配線回路の周囲の絶縁層100の表面に、絶縁フィルム160を連続して被着している。そして、その絶縁フィルム160に格子状などに大ピッチで設けた複数の各透孔180に、複数の各導体パッド122に形成したインナーバンプ140を嵌挿している。絶縁フィルム160には、例えばポリイミド樹脂フィルムの裏面に絶縁性の接着剤を塗布してなる接着フィルムを用いている。
【0034】
次いで、絶縁フィルム160の複数の各透孔180が設けられた部分に、図1ないし図3に示したように、低融点部材の導体からなるほぼ半球状をした大径のアウターバンプ200を、その上部を絶縁フィルム160の外側に突出させて、複数の各透孔180に嵌挿したインナーバンプ140に連ねて形成している。アウターバンプ200は、例えばSnを63重量%含みPbを37重量%含む共晶はんだを用いて形成している。そして、図1ないし図3に示したような、第1の半導体装置を形成している。
【0035】
図4ないし図8に示した第1の半導体装置の製造方法は、以上の工程からなり、この第1の半導体装置の製造方法においては、絶縁フィルム160の透孔180が設けられた部分にアウターバンプ200をその上部を絶縁フィルム160の外側に突出させて形成する際に、そのアウターバンプ200が半導体チップ10の能動面を覆う絶縁層100表面の形成した再配線回路120の一部に接触した状態となるのを、絶縁フィルム160により防ぐことができる。そして、そのアウターバンプ200を介して、再配線回路120の一部が電気的に短絡した状態になるのを防ぐことができる。
【0036】
また、インナーバンプ140を高融点部材から形成しているため、低融点部材からなるアウターバンプ200を透孔180に嵌挿したインナーバンプ140に連ねて形成した際に、高融点部材からなるインナーバンプ140が溶けて、そのインナーバンプ140の形状が崩れたり、そのインナーバンプ140がアウターバンプ200に混入して消失したりするのを防ぐことができる。
【0037】
また、導体パッド122に突出形成したインナーバンプ140を絶縁フィルム160に設けた透孔180に嵌挿して、そのインナーバンプ140の上部を絶縁フィルム160の表面近くに配置したり絶縁フィルム160の外側に突出させたりしているため、絶縁フィルム160の透孔180が設けられた部分に形成するアウターバンプ200を、絶縁フィルム160に邪魔されずに、インナーバンプ140に容易かつ確実に連ねることができる。
【0038】
上述の第1の半導体装置において、透孔180は、図9又は図10に示したように、絶縁フィルム160の外側に向けてラッパ状に広がった形状のものであることが好ましい。
また、上述の第1の半導体装置の製造方法において、透孔180は、図9又は図10に示したように、絶縁フィルム160の外側に向けてラッパ状に広がった形状に形成することが好ましい。
透孔180が、このような形状をしていると、図9又は図10に示したように、その透孔180に嵌挿したインナーバンプ140の上部を、絶縁フィルム160の外側に向けてラッパ状に広がった透孔180の広く開口した上部空間に位置させることができる。そして、その透孔180の上部空間に位置させたインナーバンプ140の上部にアウターバンプ200を、絶縁フィルム160に邪魔されずに、容易かつ確実に胴太く連ねることができる。
【0039】
図11は本発明の第2の半導体装置の好適な実施の形態を示し、図11はその構造説明図である。以下に、この第2の半導体装置を説明する。
【0040】
図の第2の半導体装置では、再配線回路120及び該再配線回路の周囲の絶縁層100の表面を連続して覆う絶縁フィルム160に設けられた透孔180の底部に、再配線回路120の一部に形成された導体パッド122が露出されている。
【0041】
絶縁フィルム160の透孔180が設けられた部分には、高融点部材の導体からなるほぼ半球状の大径のアウターバンプ200が、その上部を絶縁フィルム160の外側に突出させて、透孔180の底部に露出した導体パッド122に直接に連ねて形成されている。
【0042】
その他は、図1ないし図3に示した前述の第1の半導体装置と同様に構成されていて、その作用も、アウターバンプ200がインナーバンプ140を介して導体パッド122に連ねて形成されていることから生ずる作用を除いて、図1ないし図3に示した前述の第1の半導体装置と同様である。
【0043】
図12は本発明の第2の半導体装置の製造方法の好適な実施の形態を示し、図12はその工程説明図である。以下に、この第2の半導体装置の製造方法を説明する。
【0044】
図の第2の半導体装置の製造方法においては、図12に示したように、透孔180が設けられた絶縁フィルム160の外側部分に、アウターバンプ200形成用のはんだ等の導体からなるボール210を搭載している。
【0045】
次いで、そのボール210を加熱して溶融させている。そして、その溶融させたボール210の下部を、該ボールに加わる重力を用いて、絶縁フィルム160に設けられた透孔180の底部に露出した導体パッド122に連ねている。そして、図11に示したように、絶縁フィルム160の透孔180が設けられた部分に、ほぼ半球状をした大径のアウターバンプ200を、その上部を絶縁フィルム160の外側に突出させて、透孔180の底部に露出した導体パッド122に連ねて形成している。そして、図11に示したような、第2の半導体装置を形成している。
【0046】
その他は、図4ないし図8に示した前述の第1の半導体装置の製造方法と同様であり、その作用も、アウターバンプ200をインナーバンプ140を介して導体パッド122に連ねて形成することから生ずる作用を除いて、図4ないし図8に示した前述の第1の半導体装置の製造方法と同様である。
【0047】
上述の第2の半導体装置において、透孔180は、図13に示したように、絶縁フィルム160の外側に向けてラッパ状に広がった形状のものであることが好ましい。
また、上述の第2の半導体装置の製造方法において、透孔180は、図13に示したように、絶縁フィルム160の外側に向けてラッパ状に広がった形状に形成することが好ましい。
透孔180が、このような形状をしていると、図13に示したように、絶縁フィルム160の透孔180が設けられた部分に形成するアウターバンプ200を、絶縁フィルム160に邪魔されずに、透孔180の底部に露出した導体パッド122に容易かつ確実に胴太く連ねることができる。そして、そのアウターバンプ200を、導体パッド122に容易かつ確実に電気的に接続できる。
【0048】
【発明の効果】
以上説明したように、本発明の第1又は第2の半導体装置及び本発明の第1又は第2の半導体装置の製造方法によれば、従来の半導体装置において必要としていたサブ配線基板を、専有体積の極めて少ない形成の容易な絶縁層と再配線回路と絶縁フィルムとに置き換えることができる。そして、半導体装置の大幅な小型化とその半導体装置の製造の容易化及びその半導体装置の製造コストの大幅な低廉化とが図れる。
【図面の簡単な説明】
【図1】本発明の第1の半導体装置の構造説明図である。
【図2】本発明の第1の半導体装置の一部拡大構造説明図である。
【図3】本発明の第1の半導体装置の一部拡大構造説明図である。
【図4】本発明の第1の半導体装置の製造方法を示す工程説明図である。
【図5】本発明の第1の半導体装置の製造方法を示す工程説明図である。
【図6】本発明の第1の半導体装置の製造方法を示す工程説明図である。
【図7】本発明の第1の半導体装置の製造方法を示す工程説明図である。
【図8】本発明の第1の半導体装置の製造方法を示す工程説明図である。
【図9】本発明の第1の半導体装置の一部拡大構造説明図である。
【図10】本発明の第1の半導体装置の一部拡大構造説明図である。
【図11】本発明の第2の半導体装置の構造説明図である。
【図12】本発明の第2の半導体装置の製造方法を示す工程説明図である。
【図13】本発明の第2の半導体装置の一部拡大構造説明図である。
【図14】従来の半導体装置の構造説明図である。
【符号の説明】
10 半導体チップ
20 インナーバンプ
30 サブ配線基板
32 接続端子
34 導体パッド
40 アンダーフィル材
50 メイン配線基板
52 接続端子
60 アウターバンプ
100 絶縁層
120 再配線回路
122 導体パッド
140 インナーバンプ
160 絶縁フィルム
180 透孔
200 アウターバンプ
210 ボール

Claims (6)

  1. 半導体チップの能動面を覆う絶縁層の表面に、その半導体チップの能動面の電極に電気的に接続された再配線回路が形成され、その再配線回路の一部に形成された導体パッドにほぼ半球状をしたインナーバンプが突出形成され、前記再配線回路及び該再配線回路の周囲の絶縁層の表面に、半導体チップとは別体に形成された透孔が設けられた絶縁フィルムが、その裏面に塗布された絶縁性の接着剤を介して連続して被着されて、その絶縁フィルムに設けられた透孔に前記インナーバンプが嵌挿され、さらに、前記絶縁フィルムの透孔が設けられた部分にアウターバンプがその上部を絶縁フィルムの外側に突出させて前記インナーバンプに連ねて形成されたことを特徴とする半導体装置。
  2. 半導体チップの能動面を覆う絶縁層の表面に、その半導体チップの能動面の電極に電気的に接続された再配線回路が形成され、その再配線回路及び該再配線回路の周囲の絶縁層の表面に、半導体チップとは別体に形成された透孔が設けられた絶縁フィルムが、その裏面に塗布された絶縁性の接着剤を介して連続して被着されて、その絶縁フィルムに設けられた透孔の底部に前記再配線回路の一部に形成された導体パッドが露出され、前記絶縁フィルムの透孔が設けられた部分にアウターバンプがその上部を絶縁フィルムの外側に突出させて前記導体パッドに連ねて形成されたことを特徴とする半導体装置。
  3. 前記透孔が、絶縁フィルムの表側に向けてラッパ状に広がった形状のものである請求項1又は2記載の半導体装置。
  4. 半導体チップの能動面を絶縁層で覆って、その絶縁層の表面に半導体チップの能動面の電極に電気的に接続された再配線回路を形成し、その再配線回路の一部に形成した導体パッドに高融点部材からなるインナーバンプを突出形成した後、前記再配線回路及び該再配線回路の周囲の絶縁層の表面に絶縁フィルムを連続して被着して、その絶縁フィルムに設けた透孔に前記インナーバンプを嵌挿した状態とし、次いで、前記絶縁フィルムの透孔が設けられた部分に低融点部材からなるアウターバンプをその上部を絶縁フィルムの外側に突出させて前記インナーバンプに連ねて形成することを特徴とする半導体装置の製造方法。
  5. 半導体チップの能動面を絶縁層で覆って、その絶縁層の表面に半導体チップの能動面の電極に電気的に接続された再配線回路を形成した後、その再配線回路及び該再配線回路の周囲の絶縁層の表面に、半導体チップとは別体に形成された透孔を設けた絶縁フィルムを、その裏面に塗布された絶縁性の接着剤を介して連続して被着して、その絶縁フィルムに設けた透孔の底部に前記再配線回路の一部に形成した導体パッドを露出させた状態とし、次いで、前記透孔が設けられた絶縁フィルムの外側部分に搭載したアウターバンプ形成用のボールを加熱して溶融させて、そのボールの下部を該ボールに加わる重力を用いて前記透孔の底部に露出した導体パッドに連ねることにより、前記絶縁フィルムの透孔が設けられた部分にアウターバンプをその上部を絶縁フィルムの外側に突出させて前記導体パッドに連ねて形成することを特徴とする半導体装置の製造方法。
  6. 前記透孔を、絶縁フィルムの表側に向けてラッパ状に広がった形状に形成する請求項4又は5記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6569753B1 (en) * 2000-06-08 2003-05-27 Micron Technology, Inc. Collar positionable about a periphery of a contact pad and around a conductive structure secured to the contact pads, semiconductor device components including same, and methods for fabricating same
US7498196B2 (en) * 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US20040007779A1 (en) * 2002-07-15 2004-01-15 Diane Arbuthnot Wafer-level method for fine-pitch, high aspect ratio chip interconnect
JP3780996B2 (ja) * 2002-10-11 2006-05-31 セイコーエプソン株式会社 回路基板、バンプ付き半導体素子の実装構造、バンプ付き半導体素子の実装方法、電気光学装置、並びに電子機器
JP4104490B2 (ja) * 2003-05-21 2008-06-18 オリンパス株式会社 半導体装置の製造方法
TWI287956B (en) * 2005-04-11 2007-10-01 Phoenix Prec Technology Corp Conducting bump structure of circuit board and fabricating method thereof
JP4696712B2 (ja) * 2005-06-17 2011-06-08 ソニー株式会社 半導体装置
US8575755B1 (en) * 2010-10-19 2013-11-05 Maxim Integrated Products, Inc. Semiconductor device having mode of operation defined by inner bump assembly connection
KR20130116643A (ko) * 2012-04-16 2013-10-24 에스케이하이닉스 주식회사 범프를 갖는 기판, 반도체칩, 및 반도체 패키지와, 그 제조방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4025622A1 (de) 1990-08-13 1992-02-20 Siemens Ag Anschlusskontakthoecker und verfahren zu dessen herstellung
US5019673A (en) 1990-08-22 1991-05-28 Motorola, Inc. Flip-chip package for integrated circuits
US5075965A (en) * 1990-11-05 1991-12-31 International Business Machines Low temperature controlled collapse chip attach process
JP3160198B2 (ja) * 1995-02-08 2001-04-23 インターナショナル・ビジネス・マシーンズ・コーポレ−ション デカップリング・コンデンサが形成された半導体基板及びこれの製造方法
DE19628702A1 (de) 1995-07-25 1997-01-30 Fraunhofer Ges Forschung Flußmittelfreie Kontaktierung von Bauelementen
KR100186752B1 (ko) 1995-09-04 1999-04-15 황인길 반도체 칩 본딩방법
US6022761A (en) 1996-05-28 2000-02-08 Motorola, Inc. Method for coupling substrates and structure
US5977632A (en) * 1998-02-02 1999-11-02 Motorola, Inc. Flip chip bump structure and method of making
US5943597A (en) * 1998-06-15 1999-08-24 Motorola, Inc. Bumped semiconductor device having a trench for stress relief
JP3577419B2 (ja) * 1998-12-17 2004-10-13 新光電気工業株式会社 半導体装置およびその製造方法

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