JP2003338547A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 通常のＬＳＩ回路と、高周波デバイスに必須
なインダクタ素子とを同一基板上に形成する際、インダ
クタ素子に使用する配線層はＴｉＡｌ合金が形成されな
い構造にし、ＬＳＩ回路の配線抵抗よりも、インダクタ
素子の配線抵抗を小さくすることができ、高周波ＬＳＩ
に好適な半導体装置及びその製造方法を提供する。 【解決手段】 通常のＬＳＩ回路と、高周波デバイスに
必須なインダクタ素子とを同一基板上に形成した半導体
装置において、通常のＬＳＩ回路領域は上層から下方に
向かって順にＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉと
なる積層配線層により配線を形成する。一方、インダク
タ素子領域は、ＡｌＣｕ／ＴｉＮ／Ｔｉ又はＴｉＮ／Ａ
ｌＣｕ／ＴｉＮ／Ｔｉとなる積層配線層によりインダク
タ素子を形成する。この積層配線層はＴｉＡｌ合金層が
形成されない配線構造である。
なインダクタ素子とを同一基板上に形成する際、インダ
クタ素子に使用する配線層はＴｉＡｌ合金が形成されな
い構造にし、ＬＳＩ回路の配線抵抗よりも、インダクタ
素子の配線抵抗を小さくすることができ、高周波ＬＳＩ
に好適な半導体装置及びその製造方法を提供する。 【解決手段】 通常のＬＳＩ回路と、高周波デバイスに
必須なインダクタ素子とを同一基板上に形成した半導体
装置において、通常のＬＳＩ回路領域は上層から下方に
向かって順にＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉと
なる積層配線層により配線を形成する。一方、インダク
タ素子領域は、ＡｌＣｕ／ＴｉＮ／Ｔｉ又はＴｉＮ／Ａ
ｌＣｕ／ＴｉＮ／Ｔｉとなる積層配線層によりインダク
タ素子を形成する。この積層配線層はＴｉＡｌ合金層が
形成されない配線構造である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に、高周波動作に好適なインダクタ
素子を備えた半導体装置に関する。
製造方法に関し、特に、高周波動作に好適なインダクタ
素子を備えた半導体装置に関する。
【０００２】
【従来の技術】従来、この種の高周波動作のために必須
なインダクタ素子では、その抵抗値を低減することが重
要な要素の一つとなっている。
なインダクタ素子では、その抵抗値を低減することが重
要な要素の一つとなっている。
【０００３】通常、ＬＳＩ（集積回路）の回路内部で使
用される配線は多層配線構造の下層の配線層が使用さ
れ、電源配線の場合は多層配線構造の最上層又はその近
傍の配線層が使用される。そして、この多層配線構造に
おいては、最上層又はその近傍の配線層の方が、下層の
配線層よりも膜厚が厚い。そこで、インダクタ素子の抵
抗値を低減するために、通常ＬＳＩ回路の内部配線用の
配線層よりも膜厚が厚い電源配線層用の最上層又はその
近傍の配線層を使用して、インダクタを形成する方法が
採用される。
用される配線は多層配線構造の下層の配線層が使用さ
れ、電源配線の場合は多層配線構造の最上層又はその近
傍の配線層が使用される。そして、この多層配線構造に
おいては、最上層又はその近傍の配線層の方が、下層の
配線層よりも膜厚が厚い。そこで、インダクタ素子の抵
抗値を低減するために、通常ＬＳＩ回路の内部配線用の
配線層よりも膜厚が厚い電源配線層用の最上層又はその
近傍の配線層を使用して、インダクタを形成する方法が
採用される。
【０００４】図９は従来の半導体装置の配線構造の一例
を示す断面図である。層間絶縁膜１００上に、Ｔｉ層４
０１、ＴｉＮ層４０２、ＡｌＣｕ層４０３、Ｔｉ層４０
４、ＴｉＮ層４０５が形成されている。このＴｉＮ／Ｔ
ｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉ（上層から順に各層の構成
金属種を表す。以下、同じ）の積層構造からなる配線層
は、ＬＳＩ配線として通常使用されている。しかしなが
ら、図９に示すように、このＬＳＩ配線として通常使用
されるＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉ等の積層
構造を有する配線層においては、ＬＳＩの製造過程にお
いて、ＡｌＣｕ層４０３とＴｉＮ層４０５との間に、高
抵抗のＴｉＡｌ合金４０６が形成されることがある。こ
のため、膜厚が厚い最上層又はその近傍の配線層を使用
してインダクタ素子を形成しても、この高抵抗のＴｉＡ
ｌ合金４０６が形成された場合には、インダクタ素子の
抵抗が高くなり、インダクタ素子の抵抗値を低くすると
いう目的を達成することができない。即ち、単純に最上
層又はその近傍の配線層をインダクタ素子の形成に使用
するという方法では、低抵抗を追求したインダクタ素子
の実現が困難である。
を示す断面図である。層間絶縁膜１００上に、Ｔｉ層４
０１、ＴｉＮ層４０２、ＡｌＣｕ層４０３、Ｔｉ層４０
４、ＴｉＮ層４０５が形成されている。このＴｉＮ／Ｔ
ｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉ（上層から順に各層の構成
金属種を表す。以下、同じ）の積層構造からなる配線層
は、ＬＳＩ配線として通常使用されている。しかしなが
ら、図９に示すように、このＬＳＩ配線として通常使用
されるＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉ等の積層
構造を有する配線層においては、ＬＳＩの製造過程にお
いて、ＡｌＣｕ層４０３とＴｉＮ層４０５との間に、高
抵抗のＴｉＡｌ合金４０６が形成されることがある。こ
のため、膜厚が厚い最上層又はその近傍の配線層を使用
してインダクタ素子を形成しても、この高抵抗のＴｉＡ
ｌ合金４０６が形成された場合には、インダクタ素子の
抵抗が高くなり、インダクタ素子の抵抗値を低くすると
いう目的を達成することができない。即ち、単純に最上
層又はその近傍の配線層をインダクタ素子の形成に使用
するという方法では、低抵抗を追求したインダクタ素子
の実現が困難である。
【０００５】そこで、インダクタ素子を形成する配線層
に関しては、図１０に示すように、層間絶縁膜１００上
に、Ｔｉ層４０１、ＴｉＮ層４０２、ＡｌＣｕ層４０
３、ＴｉＮ層４０５を形成したＴｉＮ／ＡｌＣｕ／Ｔｉ
Ｎ／Ｔｉ構造の配線層を使用することがある。又は、図
１１に示すように、層間絶縁膜１００上に、Ｔｉ層４０
１、ＴｉＮ層４０２、ＡｌＣｕ層４０３を形成したＡｌ
Ｃｕ／ＴｉＮ／Ｔｉ構造の配線層を使用することがあ
る。これらの配線構造は、いずれも、ＴｉＡｌ合金４０
６が形成されないように工夫した積層構造である。
に関しては、図１０に示すように、層間絶縁膜１００上
に、Ｔｉ層４０１、ＴｉＮ層４０２、ＡｌＣｕ層４０
３、ＴｉＮ層４０５を形成したＴｉＮ／ＡｌＣｕ／Ｔｉ
Ｎ／Ｔｉ構造の配線層を使用することがある。又は、図
１１に示すように、層間絶縁膜１００上に、Ｔｉ層４０
１、ＴｉＮ層４０２、ＡｌＣｕ層４０３を形成したＡｌ
Ｃｕ／ＴｉＮ／Ｔｉ構造の配線層を使用することがあ
る。これらの配線構造は、いずれも、ＴｉＡｌ合金４０
６が形成されないように工夫した積層構造である。
【０００６】そして、例えば、図９に示すＴｉＮ／Ｔｉ
／ＡｌＣｕ／ＴｉＮ／Ｔｉ構造の配線層において、膜厚
が夫々ＴｉＮ層が５００Å、Ｔｉ層が２５０Å、ＡｌＣ
ｕ層が８０００Å、ＴｉＮ層が５００Å、Ｔｉ層が２５
０Åの場合は、その配線層抵抗値は４３ｍΩ／ｍｍ２程
度である。これに対して、図１０に示すＴｉＮ／ＡｌＣ
ｕ／ＴｉＮ／Ｔｉ構造の配線層において、膜厚が夫々Ｔ
ｉＮ層が５００Å、ＡｌＣｕ層が８０００Å、ＴｉＮ層
が５００Å、Ｔｉ層が２５０Åの場合は、その配線層抵
抗値が約３７ｍΩ／ｍｍ２程度にまで低下する。
／ＡｌＣｕ／ＴｉＮ／Ｔｉ構造の配線層において、膜厚
が夫々ＴｉＮ層が５００Å、Ｔｉ層が２５０Å、ＡｌＣ
ｕ層が８０００Å、ＴｉＮ層が５００Å、Ｔｉ層が２５
０Åの場合は、その配線層抵抗値は４３ｍΩ／ｍｍ２程
度である。これに対して、図１０に示すＴｉＮ／ＡｌＣ
ｕ／ＴｉＮ／Ｔｉ構造の配線層において、膜厚が夫々Ｔ
ｉＮ層が５００Å、ＡｌＣｕ層が８０００Å、ＴｉＮ層
が５００Å、Ｔｉ層が２５０Åの場合は、その配線層抵
抗値が約３７ｍΩ／ｍｍ２程度にまで低下する。
【０００７】この技術は、ＬＳＩ配線にＴｉＡｌ合金４
０６が形成されないようにすることを目的としているの
で、配線抵抗を増加させることなく、低抵抗のインダク
タ素子の実現を可能にするという点において一応の効果
を奏している。
０６が形成されないようにすることを目的としているの
で、配線抵抗を増加させることなく、低抵抗のインダク
タ素子の実現を可能にするという点において一応の効果
を奏している。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
従来技術においては、以下に示す問題点がある。ＡｌＣ
ｕ／ＴｉＮ／Ｔｉ（図１１）又はＴｉＮ／ＡｌＣｕ／Ｔ
ｉＮ／Ｔｉ（図１０）のように、ＴｉＡｌ合金４０６が
形成されないような積層配線構造を採用した場合、エレ
クトロマイグレーション耐性などの配線信頼性が劣化す
るという難点がある。つまり、高抵抗ではあるが、Ｔｉ
Ａｌ合金４０６が形成されることにより、配線のエレク
トロマイグレーション耐性が確保されていた。しかし、
このＴｉＡｌ合金４０６が形成されないことにより、エ
レクトロマイグレーション耐性が劣化してしまう。この
ため、ＬＳＩ全体の信頼性が劣化するという別の問題点
が生じる。例えば、図９に示すＴｉＮ／Ｔｉ／ＡｌＣｕ
／ＴｉＮ／Ｔｉ（厚さが、夫々５００／２５０／８００
０／５００／２５０Å）の配線構造のエレクトロマイグ
レーション耐性を１とした場合、図１０に示すＴｉＮ／
ＡｌＣｕ／ＴｉＮ／Ｔｉ（厚さが、夫々５００／８００
０／５００／２５０Å）の配線構造のエレクトロマイグ
レーション耐性は約０．７、図１１に示すＡｌＣｕ／Ｔ
ｉＮ／Ｔｉ（厚さが、夫々８０００／５００／２５０
Å）の配線構造のエレクトロマイグレーション耐性は約
０．４倍程度にまで劣化すると考えられる。
従来技術においては、以下に示す問題点がある。ＡｌＣ
ｕ／ＴｉＮ／Ｔｉ（図１１）又はＴｉＮ／ＡｌＣｕ／Ｔ
ｉＮ／Ｔｉ（図１０）のように、ＴｉＡｌ合金４０６が
形成されないような積層配線構造を採用した場合、エレ
クトロマイグレーション耐性などの配線信頼性が劣化す
るという難点がある。つまり、高抵抗ではあるが、Ｔｉ
Ａｌ合金４０６が形成されることにより、配線のエレク
トロマイグレーション耐性が確保されていた。しかし、
このＴｉＡｌ合金４０６が形成されないことにより、エ
レクトロマイグレーション耐性が劣化してしまう。この
ため、ＬＳＩ全体の信頼性が劣化するという別の問題点
が生じる。例えば、図９に示すＴｉＮ／Ｔｉ／ＡｌＣｕ
／ＴｉＮ／Ｔｉ（厚さが、夫々５００／２５０／８００
０／５００／２５０Å）の配線構造のエレクトロマイグ
レーション耐性を１とした場合、図１０に示すＴｉＮ／
ＡｌＣｕ／ＴｉＮ／Ｔｉ（厚さが、夫々５００／８００
０／５００／２５０Å）の配線構造のエレクトロマイグ
レーション耐性は約０．７、図１１に示すＡｌＣｕ／Ｔ
ｉＮ／Ｔｉ（厚さが、夫々８０００／５００／２５０
Å）の配線構造のエレクトロマイグレーション耐性は約
０．４倍程度にまで劣化すると考えられる。
【０００９】電流密度緩和のために、配線幅を太くする
ことでエレクトロマイグレーション耐性の劣化を回避す
ることが可能であるが、これは集積度の低下という問題
をひきおこす。インダクタ素子形成領域においては集積
度が緩い場合が多いため、配線幅を太くすることは比較
的許容し得る場合もあるが、ＬＳＩ内部回路の形成領域
においては、配線幅の太幅化は設計上許容し難い。
ことでエレクトロマイグレーション耐性の劣化を回避す
ることが可能であるが、これは集積度の低下という問題
をひきおこす。インダクタ素子形成領域においては集積
度が緩い場合が多いため、配線幅を太くすることは比較
的許容し得る場合もあるが、ＬＳＩ内部回路の形成領域
においては、配線幅の太幅化は設計上許容し難い。
【００１０】しかも、図１２に示すように、ＡｌＣｕ層
４０３／ＴｉＮ層４０２／Ｔｉ層４０１という構造の第
１の配線４００に対し、更にその上層に、新たに第２の
層間絶縁膜１１０を形成し、この層間絶縁膜１１０に接
続孔１２０を設け、第１の配線４００と接続する第２の
配線７００を、ＴｉＮ層７０５／Ｔｉ層７０４／ＡｌＣ
ｕ層７０３／ＴｉＮ層７０２／Ｔｉ層７０１という配線
構造で形成する場合がある。この場合に、接続孔１２０
内には、底面及び側面にＴｉＮ層１２１が形成されると
共に、それらに囲まれた内部にＷ領域１２２が埋設され
て、第１の配線４００と第２の配線７００とを接続する
コンタクトホールが形成される。
４０３／ＴｉＮ層４０２／Ｔｉ層４０１という構造の第
１の配線４００に対し、更にその上層に、新たに第２の
層間絶縁膜１１０を形成し、この層間絶縁膜１１０に接
続孔１２０を設け、第１の配線４００と接続する第２の
配線７００を、ＴｉＮ層７０５／Ｔｉ層７０４／ＡｌＣ
ｕ層７０３／ＴｉＮ層７０２／Ｔｉ層７０１という配線
構造で形成する場合がある。この場合に、接続孔１２０
内には、底面及び側面にＴｉＮ層１２１が形成されると
共に、それらに囲まれた内部にＷ領域１２２が埋設され
て、第１の配線４００と第２の配線７００とを接続する
コンタクトホールが形成される。
【００１１】この場合においても、製造プロセス中に接
続孔１２０のＴｉＮ層１２１と下層の第１の配線４００
のＡｌＣｕ層４０３との界面部分に、高抵抗物質である
窒化アルミニウム合金１３０が生成される。このよう
に、接続孔１２０の底面に高抵抗の窒化アルミニウム合
金１３０が生成すると、第１の配線４００と第２の配線
７００との電気的接続が困難になる場合があり得る。
続孔１２０のＴｉＮ層１２１と下層の第１の配線４００
のＡｌＣｕ層４０３との界面部分に、高抵抗物質である
窒化アルミニウム合金１３０が生成される。このよう
に、接続孔１２０の底面に高抵抗の窒化アルミニウム合
金１３０が生成すると、第１の配線４００と第２の配線
７００との電気的接続が困難になる場合があり得る。
【００１２】また、図１３に示すように、第１の配線４
００がＴｉＮ層４０５／ＡｌＣｕ層４０３／ＴｉＮ層４
０２／Ｔｉ層４０１という構造を有する場合において
も、既にＴｉＮ層４０５とＡｌＣｕ層４０３との界面部
分に窒化アルミニウム合金１３１が存在しているため
に、第１の配線４００と第２の配線７００の電気的接続
が困難になる場合がある。このことはシステムＬＳＩの
重要な設計手法の一つでもあるマクロの流用性を阻害す
ることにもつながる。
００がＴｉＮ層４０５／ＡｌＣｕ層４０３／ＴｉＮ層４
０２／Ｔｉ層４０１という構造を有する場合において
も、既にＴｉＮ層４０５とＡｌＣｕ層４０３との界面部
分に窒化アルミニウム合金１３１が存在しているため
に、第１の配線４００と第２の配線７００の電気的接続
が困難になる場合がある。このことはシステムＬＳＩの
重要な設計手法の一つでもあるマクロの流用性を阻害す
ることにもつながる。
【００１３】このように、従来のように、同一積層構造
をもつ配線構造を使用してＬＳＩ内部配線とインダクタ
素子を形成する方法では、性能と品質を同時に満たすと
いう点において限界があるといえる。
をもつ配線構造を使用してＬＳＩ内部配線とインダクタ
素子を形成する方法では、性能と品質を同時に満たすと
いう点において限界があるといえる。
【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、通常のＬＳＩ回路と、高周波デバイスに必
須なインダクタ素子とを同一基板上に形成する際、イン
ダクタ素子に使用する配線層はＴｉＡｌ合金が形成され
ない構造にし、ＬＳＩ回路の配線抵抗よりも、インダク
タ素子の配線抵抗を小さくすることができ、高周波ＬＳ
Ｉに好適な半導体装置及びその製造方法を提供すること
を目的とする。
のであって、通常のＬＳＩ回路と、高周波デバイスに必
須なインダクタ素子とを同一基板上に形成する際、イン
ダクタ素子に使用する配線層はＴｉＡｌ合金が形成され
ない構造にし、ＬＳＩ回路の配線抵抗よりも、インダク
タ素子の配線抵抗を小さくすることができ、高周波ＬＳ
Ｉに好適な半導体装置及びその製造方法を提供すること
を目的とする。
【００１５】
【課題を解決するための手段】本発明に係る半導体装置
は、同一基板上にＬＳＩ回路と、インダクタ素子とが形
成された半導体装置において、前記基板上に形成された
層間絶縁膜と、前記層間絶縁膜上に形成され前記ＬＳＩ
回路の内部配線となる第１の積層配線層と、前記層間絶
縁膜上に形成され前記インダクタ素子を構成する第２の
積層配線層とを有し、前記第１及び第２の積層配線層は
相互に異なり、前記第２の積層配線層には、Ａｌ合金層
に接触するＴｉ層が存在しないことを特徴とする。
は、同一基板上にＬＳＩ回路と、インダクタ素子とが形
成された半導体装置において、前記基板上に形成された
層間絶縁膜と、前記層間絶縁膜上に形成され前記ＬＳＩ
回路の内部配線となる第１の積層配線層と、前記層間絶
縁膜上に形成され前記インダクタ素子を構成する第２の
積層配線層とを有し、前記第１及び第２の積層配線層は
相互に異なり、前記第２の積層配線層には、Ａｌ合金層
に接触するＴｉ層が存在しないことを特徴とする。
【００１６】この場合に、前記第１の積層配線層はＡｌ
Ｃｕ層とその上のＴｉ層と更にその上のＴｉＮ層とを有
し、前記第２の積層配線層は前記Ａｌ合金層としてのＡ
ｌＣｕ層を有することが好ましい。
Ｃｕ層とその上のＴｉ層と更にその上のＴｉＮ層とを有
し、前記第２の積層配線層は前記Ａｌ合金層としてのＡ
ｌＣｕ層を有することが好ましい。
【００１７】また、前記第２の積層配線層の前記ＡｌＣ
ｕ層の上に、ＴｉＮ層が形成されていることが好まし
い。
ｕ層の上に、ＴｉＮ層が形成されていることが好まし
い。
【００１８】更に、前記第１の積層配線層の前記ＡｌＣ
ｕ層の下にＴｉＮ層が形成され、更にその下にＴｉ層が
形成されていることが好ましい。
ｕ層の下にＴｉＮ層が形成され、更にその下にＴｉ層が
形成されていることが好ましい。
【００１９】更にまた、前記第１の積層配線層の上に形
成された他の層間絶縁膜と、前記他の層間絶縁膜上に形
成された他の配線層と、前記他の層間絶縁膜に形成され
前記第１の積層配線層と前記他の配線層とを接続するコ
ンタクトホールとを有し、前記コンタクトホールは、前
記他の層間絶縁膜に選択的に形成された接続孔と、前記
接続孔の底面及び側面に形成されたＴｉＮ層と、前記接
続孔内に埋設された埋設金属領域とを有するように構成
することができる。
成された他の層間絶縁膜と、前記他の層間絶縁膜上に形
成された他の配線層と、前記他の層間絶縁膜に形成され
前記第１の積層配線層と前記他の配線層とを接続するコ
ンタクトホールとを有し、前記コンタクトホールは、前
記他の層間絶縁膜に選択的に形成された接続孔と、前記
接続孔の底面及び側面に形成されたＴｉＮ層と、前記接
続孔内に埋設された埋設金属領域とを有するように構成
することができる。
【００２０】本発明に係る半導体装置の製造方法は、基
板上に層間絶縁膜を形成する第１工程と、前記層間絶縁
膜上にＡｌＣｕ層、その上のＴｉ層及びその上のＴｉＮ
層を有する積層配線層を形成する第２工程と、インダク
タ素子領域が露出しＬＳＩ内部回路領域が被覆されるよ
うにレジストを形成する第３工程と、前記レジストをマ
スクとして前記インダクタ素子領域の前記積層配線層の
前記ＴｉＮ層及び前記Ｔｉ層をエッチング除去する第４
工程と、前記レジストを除去した後、前記積層配線層を
パターニングして前記ＬＳＩ内部回路領域にＡｌＣｕ
層、その上のＴｉ層及びその上のＴｉＮ層を有する第１
の積層配線層により内部回路の配線を形成し、前記イン
ダクタ素子領域にＡｌＣｕ層を有する第２の積層配線層
によりインダクタ素子を形成する第５工程とを有するこ
とを特徴とする。
板上に層間絶縁膜を形成する第１工程と、前記層間絶縁
膜上にＡｌＣｕ層、その上のＴｉ層及びその上のＴｉＮ
層を有する積層配線層を形成する第２工程と、インダク
タ素子領域が露出しＬＳＩ内部回路領域が被覆されるよ
うにレジストを形成する第３工程と、前記レジストをマ
スクとして前記インダクタ素子領域の前記積層配線層の
前記ＴｉＮ層及び前記Ｔｉ層をエッチング除去する第４
工程と、前記レジストを除去した後、前記積層配線層を
パターニングして前記ＬＳＩ内部回路領域にＡｌＣｕ
層、その上のＴｉ層及びその上のＴｉＮ層を有する第１
の積層配線層により内部回路の配線を形成し、前記イン
ダクタ素子領域にＡｌＣｕ層を有する第２の積層配線層
によりインダクタ素子を形成する第５工程とを有するこ
とを特徴とする。
【００２１】この半導体装置の製造方法において、前記
第４工程と前記前記第５工程との間に、全面にＴｉＮ膜
を形成する第６工程を有し、前記第５工程においてパタ
ーニングする積層配線層は、最上層に前記ＴｉＮ膜を有
することが好ましい。
第４工程と前記前記第５工程との間に、全面にＴｉＮ膜
を形成する第６工程を有し、前記第５工程においてパタ
ーニングする積層配線層は、最上層に前記ＴｉＮ膜を有
することが好ましい。
【００２２】また、前記第２工程で形成される前記積層
配線層は、前記ＡｌＣｕ層の下のＴｉＮ層と、更にその
下のＴｉ層とを有することが好ましい。
配線層は、前記ＡｌＣｕ層の下のＴｉＮ層と、更にその
下のＴｉ層とを有することが好ましい。
【００２３】更に、前記第２工程で形成される前記積層
配線層は、前記ＬＳＩ内部回路領域にのみ、前記ＡｌＣ
ｕ層の下のＴｉＮ層と、更にその下のＴｉ層とが形成さ
れたものであることが好ましい。
配線層は、前記ＬＳＩ内部回路領域にのみ、前記ＡｌＣ
ｕ層の下のＴｉＮ層と、更にその下のＴｉ層とが形成さ
れたものであることが好ましい。
【００２４】本発明においては、高周波デバイスに必須
のインダクタ素子を、ＴｉＡｌ合金が形成されない積層
配線構造により形成したので、ＬＳＩ内部回路領域の配
線よりも低抵抗にすることができる。このため、このイ
ンダクタ素子と通常のＬＳＩ回路とを同一基板に形成し
た半導体装置は、高周波動作に好適なＬＳＩとなる。
のインダクタ素子を、ＴｉＡｌ合金が形成されない積層
配線構造により形成したので、ＬＳＩ内部回路領域の配
線よりも低抵抗にすることができる。このため、このイ
ンダクタ素子と通常のＬＳＩ回路とを同一基板に形成し
た半導体装置は、高周波動作に好適なＬＳＩとなる。
【００２５】また、インダクタ素子以外の配線構造につ
いては、通常のＬＳＩと同様に上部バリヤメタル（Ｔｉ
Ｎ層）付近にＴｉＡｌが形成されるようにしておくこと
により、さらに上層に対して容易に配線層（多層配線構
造）を追加することが可能となる。また、エレクトロマ
イグレーション耐性の劣化も生じない。
いては、通常のＬＳＩと同様に上部バリヤメタル（Ｔｉ
Ｎ層）付近にＴｉＡｌが形成されるようにしておくこと
により、さらに上層に対して容易に配線層（多層配線構
造）を追加することが可能となる。また、エレクトロマ
イグレーション耐性の劣化も生じない。
【００２６】更に、高抵抗なＴｉＡｌ合金がインダクタ
素子の上面部分に形成されないようにした結果として、
数１０ＧＨｚ以上の高周波で顕著に生じる表皮効果によ
る配線表面への電流集中に対して、発熱及び損失等を抑
制できる。
素子の上面部分に形成されないようにした結果として、
数１０ＧＨｚ以上の高周波で顕著に生じる表皮効果によ
る配線表面への電流集中に対して、発熱及び損失等を抑
制できる。
【００２７】
【発明の実施の形態】以下、本発明の実施形態につい
て、添付の図面を参照して具体的に説明する。図１乃至
図５は本発明の第１の実施形態に係る半導体装置の製造
方法を工程順に示す図（図１、２，４は断面図、図２，
５は平面図）である。先ず、図１に示すように、インダ
クタ素子が形成される第１の層間絶縁膜１００に対し
て、例えば、下方から順に、膜厚２５０ÅのＴｉ層４０
１、膜厚５００ÅのＴｉＮ層４０２、膜厚８０００Åの
ＡｌＣｕ層４０３、膜厚２５０ÅのＴｉ層４０４、膜厚
５００ÅのＴｉＮ層４０５から構成される積層構造の配
線金属膜を形成する。図１においては、通常のＬＳＩ内
部回路領域２００と、インダクタ素子領域３００とが隣
接している。
て、添付の図面を参照して具体的に説明する。図１乃至
図５は本発明の第１の実施形態に係る半導体装置の製造
方法を工程順に示す図（図１、２，４は断面図、図２，
５は平面図）である。先ず、図１に示すように、インダ
クタ素子が形成される第１の層間絶縁膜１００に対し
て、例えば、下方から順に、膜厚２５０ÅのＴｉ層４０
１、膜厚５００ÅのＴｉＮ層４０２、膜厚８０００Åの
ＡｌＣｕ層４０３、膜厚２５０ÅのＴｉ層４０４、膜厚
５００ÅのＴｉＮ層４０５から構成される積層構造の配
線金属膜を形成する。図１においては、通常のＬＳＩ内
部回路領域２００と、インダクタ素子領域３００とが隣
接している。
【００２８】次に、図２及び図３に示すように、通常の
配線プロセスと同様にフォトレジスト５００をＬＳＩ内
部回路領域２００上に選択的に形成し、このフォトレジ
スト５００を使用したフォトリソグラフィーと配線加工
技術によって、インダクタ素子領域３００におけるＡｌ
Ｃｕ層４０３の上のＴｉＮ層４０５とＴｉ層４０４を除
去する。これにより、インダクタ素子領域３００におい
ては、ＡｌＣｕ層４０３が露出する。その後、フォトレ
ジスト５００を除去する。
配線プロセスと同様にフォトレジスト５００をＬＳＩ内
部回路領域２００上に選択的に形成し、このフォトレジ
スト５００を使用したフォトリソグラフィーと配線加工
技術によって、インダクタ素子領域３００におけるＡｌ
Ｃｕ層４０３の上のＴｉＮ層４０５とＴｉ層４０４を除
去する。これにより、インダクタ素子領域３００におい
ては、ＡｌＣｕ層４０３が露出する。その後、フォトレ
ジスト５００を除去する。
【００２９】最後に、図４及び図５に示すように、フォ
トリソグラフィ及びエッチング加工等の通常の配線形成
プロセスを使用して、通常のＬＳＩ回路で用いられる配
線パターンと、インダクタ素子パターンを同時に形成す
る。この場合に、インダクタ素子を構成する配線層は、
図２に示す工程でＴｉＮ層４０５及びＴｉ層４０４が除
去されているので、高抵抗のＴｉＡｌ合金４０６が形成
されることはなく、低抵抗配線でインダクタ素子を形成
することができる。
トリソグラフィ及びエッチング加工等の通常の配線形成
プロセスを使用して、通常のＬＳＩ回路で用いられる配
線パターンと、インダクタ素子パターンを同時に形成す
る。この場合に、インダクタ素子を構成する配線層は、
図２に示す工程でＴｉＮ層４０５及びＴｉ層４０４が除
去されているので、高抵抗のＴｉＡｌ合金４０６が形成
されることはなく、低抵抗配線でインダクタ素子を形成
することができる。
【００３０】次に、図６を参照して本発明の第２実施形
態について説明する。本実施形態においては、図２に示
すように、インダクタ素子領域３００において、ＴｉＮ
層４０５及びＴｉ層４０４を除去した後、図６に示すよ
うに、全面に例えば膜厚が５００ÅのＴｉＮ膜４０７を
形成する。その後、図３乃至図５に示す工程と同様にし
て、ＬＳＩ内部回路領域２００及びインダクタ素子領域
３００において、フォトリソグラフィ及びエッチング加
工等の通常の配線形成プロセスを使用して、通常のＬＳ
Ｉ回路で用いられる配線パターンと、インダクタ素子パ
ターンを同時に形成する。
態について説明する。本実施形態においては、図２に示
すように、インダクタ素子領域３００において、ＴｉＮ
層４０５及びＴｉ層４０４を除去した後、図６に示すよ
うに、全面に例えば膜厚が５００ÅのＴｉＮ膜４０７を
形成する。その後、図３乃至図５に示す工程と同様にし
て、ＬＳＩ内部回路領域２００及びインダクタ素子領域
３００において、フォトリソグラフィ及びエッチング加
工等の通常の配線形成プロセスを使用して、通常のＬＳ
Ｉ回路で用いられる配線パターンと、インダクタ素子パ
ターンを同時に形成する。
【００３１】上述の如く構成された本実施形態において
は、インダクタ素子領域３００の配線構造がＴｉＮ／Ａ
ｌＣｕ／ＴｉＮ／Ｔｉとなるため、第１実施形態と同様
に、高抵抗のＴｉＡｌ合金の形成を防止することができ
ると共に、更に、ＴｉＮ膜４０７によって、インダクタ
素子のエレクトロマイグレーション耐性の劣化を防止す
ることができる。よって、インダクタ素子においても、
配線幅を狭くすることができ、低抵抗でエレクトロマイ
グレーション耐性が高いインダクタ素子を形成すること
ができる。
は、インダクタ素子領域３００の配線構造がＴｉＮ／Ａ
ｌＣｕ／ＴｉＮ／Ｔｉとなるため、第１実施形態と同様
に、高抵抗のＴｉＡｌ合金の形成を防止することができ
ると共に、更に、ＴｉＮ膜４０７によって、インダクタ
素子のエレクトロマイグレーション耐性の劣化を防止す
ることができる。よって、インダクタ素子においても、
配線幅を狭くすることができ、低抵抗でエレクトロマイ
グレーション耐性が高いインダクタ素子を形成すること
ができる。
【００３２】図７は本発明の第３実施形態に係る半導体
装置の製造方法を示す断面図である。この図７に示すよ
うに、ＬＳＩ内部回路領域２００においては、Ｔｉ層４
０１、ＴｉＮ層４０２、ＡｌＣｕ層４０３、Ｔｉ層４０
４及びＴｉＮ層４０５の５層積層配線層が形成されてい
るが、インダクタ素子領域３００においては、ＡｌＣｕ
層４０３の下層のＴｉ層４０４及びＴｉＮ層４０５を省
略し、このインダクタ素子領域３００のインダクタ素子
は、ＡｌＣｕ層４０３のみにより形成しても良い。
装置の製造方法を示す断面図である。この図７に示すよ
うに、ＬＳＩ内部回路領域２００においては、Ｔｉ層４
０１、ＴｉＮ層４０２、ＡｌＣｕ層４０３、Ｔｉ層４０
４及びＴｉＮ層４０５の５層積層配線層が形成されてい
るが、インダクタ素子領域３００においては、ＡｌＣｕ
層４０３の下層のＴｉ層４０４及びＴｉＮ層４０５を省
略し、このインダクタ素子領域３００のインダクタ素子
は、ＡｌＣｕ層４０３のみにより形成しても良い。
【００３３】図８は本発明の第４実施形態に係る半導体
装置の製造方法を示す断面図である。この図８に示すよ
うに、図７の第３実施形態において、全面にＴｉＮ膜４
０７を形成し、インダクタ素子領域３００をＡｌＣｕ層
４０３とその上層のＴｉＮ膜４０７により構成しても良
い。
装置の製造方法を示す断面図である。この図８に示すよ
うに、図７の第３実施形態において、全面にＴｉＮ膜４
０７を形成し、インダクタ素子領域３００をＡｌＣｕ層
４０３とその上層のＴｉＮ膜４０７により構成しても良
い。
【００３４】なお、図７及び図８に示す実施形態におい
ても、その後、図４及び図５と同様に、ＬＳＩ内部回路
の配線及びインダクタ素子の形状にパターニングされる
ものである。
ても、その後、図４及び図５と同様に、ＬＳＩ内部回路
の配線及びインダクタ素子の形状にパターニングされる
ものである。
【００３５】なお、本発明においても、ＬＳＩ内部回路
領域２００の内部配線用の積層配線層（第１の積層配線
層）と、インダクタ素子領域３００用の積層配線層（第
２の積層配線層）との上に、図１２及び図１３と同様に
第２の（他の）層間絶縁膜を形成し、更にその上に、他
の配線層（第２の配線７００：図１２，１３参照）を形
成し、前記第１の積層配線層と前記他の配線層とをコン
タクトホール（接続孔１２０）により接続して、多層配
線構造とすることもできる。この場合に、本実施形態に
おいては、第１の積層配線層の最上層として、ＴｉＮ層
４０５が形成されているので、図１２に示すように、コ
ンタクトホールの底面のＴｉＮ層（１２１）との間で窒
化アルミニウム合金（１３０）が形成されることはな
い。また、本実施形態においては、第１の積層配線層
は、最上層のＴｉＮ層４０５とＡｌＣｕ層４０３との間
にＴｉ層４０４が形成されているので、図１３に示すよ
うに、窒化アルミニウム合金（１３１）が形成されるこ
ともない。なお、他の配線層は第２の配線７００（図１
２、１３参照）のように積層配線層とせず、単層の配線
層でもよい。
領域２００の内部配線用の積層配線層（第１の積層配線
層）と、インダクタ素子領域３００用の積層配線層（第
２の積層配線層）との上に、図１２及び図１３と同様に
第２の（他の）層間絶縁膜を形成し、更にその上に、他
の配線層（第２の配線７００：図１２，１３参照）を形
成し、前記第１の積層配線層と前記他の配線層とをコン
タクトホール（接続孔１２０）により接続して、多層配
線構造とすることもできる。この場合に、本実施形態に
おいては、第１の積層配線層の最上層として、ＴｉＮ層
４０５が形成されているので、図１２に示すように、コ
ンタクトホールの底面のＴｉＮ層（１２１）との間で窒
化アルミニウム合金（１３０）が形成されることはな
い。また、本実施形態においては、第１の積層配線層
は、最上層のＴｉＮ層４０５とＡｌＣｕ層４０３との間
にＴｉ層４０４が形成されているので、図１３に示すよ
うに、窒化アルミニウム合金（１３１）が形成されるこ
ともない。なお、他の配線層は第２の配線７００（図１
２、１３参照）のように積層配線層とせず、単層の配線
層でもよい。
【００３６】なお、上記実施形態においては、本発明の
第１の積層配線層及び第２の積層配線層が基板上の層間
絶縁膜１００上に形成されているが、前記第１及び第２
の積層配線層を多層配線構造におけるより上層の配線層
として形成することも可能である。
第１の積層配線層及び第２の積層配線層が基板上の層間
絶縁膜１００上に形成されているが、前記第１及び第２
の積層配線層を多層配線構造におけるより上層の配線層
として形成することも可能である。
【００３７】
【発明の効果】以上詳述したように、本発明によれば、
通常のＬＳＩ回路と、高周波デバイスに必須なインダク
タ素子とを同一基板上に形成した半導体装置において、
インダクタ素子に使用する第２積層配線層をＬＳＩ内部
回路に使用する配線用の第１積層配線層と異なる構成と
し、前記第２積層配線層はＴｉＡｌ合金が形成されない
ものとしたので、インダクタ素子の抵抗を低減すること
ができると共に、エレクトロマイグレーション耐性も十
分に高くすることができる。このため、本発明により、
高周波動作に対応可能なシステムＬＳＩに好適な半導体
装置を得ることができる。
通常のＬＳＩ回路と、高周波デバイスに必須なインダク
タ素子とを同一基板上に形成した半導体装置において、
インダクタ素子に使用する第２積層配線層をＬＳＩ内部
回路に使用する配線用の第１積層配線層と異なる構成と
し、前記第２積層配線層はＴｉＡｌ合金が形成されない
ものとしたので、インダクタ素子の抵抗を低減すること
ができると共に、エレクトロマイグレーション耐性も十
分に高くすることができる。このため、本発明により、
高周波動作に対応可能なシステムＬＳＩに好適な半導体
装置を得ることができる。
【図１】本発明の第１実施形態に係る半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図２】同じく、図１の次の工程を示す断面図であり、
図３のＡ−Ａ線による断面図である。
図３のＡ−Ａ線による断面図である。
【図３】同じく、図１の次の工程を示す平面図である。
【図４】同じく、図２及び図３の次の工程を示す断面図
であり、図５のＢ−Ｂ線による断面図である。
であり、図５のＢ−Ｂ線による断面図である。
【図５】同じく、図２及び図３の次の工程を示す平面図
である。
である。
【図６】本発明の第２の実施形態を示す断面図である。
【図７】本発明の第３の実施形態を示す断面図である。
【図８】本発明の第４の実施形態を示す断面図である。
【図９】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図１０】同じく、従来の半導体装置の製造方法を示す
断面図である。
断面図である。
【図１１】同じく、従来の半導体装置の製造方法を示す
断面図である。
断面図である。
【図１２】従来技術の問題点を示す断面図である。
【図１３】同じく、従来技術の問題点を示す断面図であ
る。
る。
１００；第１の層間絶縁膜
１１０；第２の層間絶縁膜
１２０；接続孔
１２１；ＴｉＮ層
１２２；埋設タングステン領域
１３０；窒化アルミニウム合金
１３１；窒化アルミニウム合金
２００；ＬＳＩ内部回路領域
３００；インダクタ素子領域
４００；第１の配線
４０１；Ｔｉ層
４０２；ＴｉＮ層
４０３；ＡｌＣｕ層
４０４；Ｔｉ層
４０５；ＴｉＮ層
４０６；ＴｉＡｌ合金
４０７；ＴｉＮ膜
５００；フォトレジスト
７００；第２の配線
７０１；Ｔｉ層
７０２；ＴｉＮ層
７０３；ＡｌＣｕ層
７０４；Ｔｉ層
７０５；ＴｉＮ層
Claims (9)
- 【請求項１】 同一基板上にＬＳＩ回路と、インダクタ
素子とが形成された半導体装置において、前記基板上に
形成された層間絶縁膜と、前記層間絶縁膜上に形成され
前記ＬＳＩ回路の内部配線となる第１の積層配線層と、
前記層間絶縁膜上に形成され前記インダクタ素子を構成
する第２の積層配線層とを有し、前記第１及び第２の積
層配線層は相互に異なり、前記第２の積層配線層には、
Ａｌ合金層に接触するＴｉ層が存在しないことを特徴と
する半導体装置。 - 【請求項２】 前記第１の積層配線層はＡｌＣｕ層とそ
の上のＴｉ層と更にその上のＴｉＮ層とを有し、前記第
２の積層配線層は前記Ａｌ合金層としてのＡｌＣｕ層を
有することを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第２の積層配線層の前記ＡｌＣｕ層
の上に、ＴｉＮ層が形成されていることを特徴とする請
求項２に記載の半導体装置。 - 【請求項４】 前記第１の積層配線層の前記ＡｌＣｕ層
の下にＴｉＮ層が形成され、更にその下にＴｉ層が形成
されていることを特徴とする請求項２又は３に記載の半
導体装置。 - 【請求項５】 前記第１の積層配線層の上に形成された
他の層間絶縁膜と、前記他の層間絶縁膜上に形成された
他の配線層と、前記他の層間絶縁膜に形成され前記第１
の積層配線層と前記他の配線層とを接続するコンタクト
ホールとを有し、前記コンタクトホールは、前記他の層
間絶縁膜に選択的に形成された接続孔と、前記接続孔の
底面及び側面に形成されたＴｉＮ層と、前記接続孔内に
埋設された埋設金属領域とを有することを特徴とする請
求項２乃至４のいずれか１項に記載の半導体装置。 - 【請求項６】 基板上に層間絶縁膜を形成する第１工程
と、前記層間絶縁膜上にＡｌＣｕ層、その上のＴｉ層及
びその上のＴｉＮ層を有する積層配線層を形成する第２
工程と、インダクタ素子領域が露出しＬＳＩ内部回路領
域が被覆されるようにレジストを形成する第３工程と、
前記レジストをマスクとして前記インダクタ素子領域の
前記積層配線層の前記ＴｉＮ層及び前記Ｔｉ層をエッチ
ング除去する第４工程と、前記レジストを除去した後、
前記積層配線層をパターニングして前記ＬＳＩ内部回路
領域にＡｌＣｕ層、その上のＴｉ層及びその上のＴｉＮ
層を有する第１の積層配線層により内部回路の配線を形
成し、前記インダクタ素子領域にＡｌＣｕ層を有する第
２の積層配線層によりインダクタ素子を形成する第５工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項７】 前記第４工程と前記前記第５工程との間
に、全面にＴｉＮ膜を形成する第６工程を有し、前記第
５工程においてパターニングする積層配線層は、最上層
に前記ＴｉＮ膜を有することを特徴とする請求項６に記
載の半導体装置の製造方法。 - 【請求項８】 前記第２工程で形成される前記積層配線
層は、前記ＡｌＣｕ層の下のＴｉＮ層と、更にその下の
Ｔｉ層とを有することを特徴とする請求項６又は７に記
載の半導体装置の製造方法。 - 【請求項９】 前記第２工程で形成される前記積層配線
層は、前記ＬＳＩ内部回路領域にのみ、前記ＡｌＣｕ層
の下のＴｉＮ層と、更にその下のＴｉ層とが形成された
ものであることを特徴とする請求項８に記載の半導体装
置の製造方法。
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