JP2003282303A - チップ抵抗器 - Google Patents

チップ抵抗器

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JP2003282303A
JP2003282303A JP2002083432A JP2002083432A JP2003282303A JP 2003282303 A JP2003282303 A JP 2003282303A JP 2002083432 A JP2002083432 A JP 2002083432A JP 2002083432 A JP2002083432 A JP 2002083432A JP 2003282303 A JP2003282303 A JP 2003282303A
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順 木下
Katsuhide Nishizawa
克秀 西澤
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Abstract

(57)【要約】 【課題】 表裏を選択せずに安価に実装できるバルク実
装に対応可能で、かつ抵抗体を所望のパターン形状に形
成しやすいチップ抵抗器を提供すること。 【解決手段】 絶縁性基板12上で抵抗体13を包囲す
る領域に枠状の嵩上げ絶縁層14を形成し、この絶縁層
14上の一部に表面電極17を形成することにより、表
面電極17上のめっき層21の上面の高さを抵抗体13
上のオーバーコート層16の上面の高さと同等以上に設
定しておく。このようなチップ抵抗器11は、抵抗体1
3側を下にして回路基板30上に搭載されても、表面電
極17のめっき層21が対応するランド31から浮き上
がる心配がなくなる。また、抵抗体13の印刷領域を予
め枠状の嵩上げ絶縁層14で包囲しておくことにより、
印刷時に懸念されるにじみやだれを防止できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はチップ抵抗器に係
り、特に、多数のチップ部品を収納したバルクカセット
から該チップ部品を表裏の選択なく回路基板上に実装す
る、いわゆるバルク実装に好適なチップ抵抗器に関す
る。
【0002】
【従来の技術】図7は、従来より知られている厚膜チッ
プ抵抗器の断面図である。同図に示すチップ抵抗器1
は、アルミナ等からなる絶縁性基板2上に、抵抗体3
と、この抵抗体3の両端部と重なり合う一対の表面電極
4とが印刷により形成されており、抵抗体3はガラスコ
ート層5で覆われ、さらにガラスコート層5がエポキシ
系樹脂等からなるオーバーコート層6で覆われている。
これらのガラスコート層5とオーバーコート層6は抵抗
体3の保護膜として機能している。絶縁性基板2の裏面
には表面電極4と対応する両端部に一対の裏面電極7が
形成されており、また、絶縁性基板2の両端の側端面に
はそれぞれ表面電極4と裏面電極7とを橋絡する端面電
極8が形成されている。表面電極4と裏面電極7および
端面電極8はチップ抵抗器1の下地電極層を構成してお
り、製造工程の最終段階で該下地電極層をめっき処理す
ることにより、ニッケル(Ni)めっき層9とはんだ
(Sn/Pb)めっき層10という二層のめっき層によ
って該下地電極層は被覆される。なお、これら二層のめ
っき層9,10は、電極くわれの防止やはんだ付けの信
頼性向上を図るためのもので、はんだめっき層の代わり
に錫(Sn)めっき層を設けることもある。
【0003】かかる従来のチップ抵抗器1の上面側で
は、厚膜の抵抗体3を被覆して外表面に露出するオーバ
ーコート層6の高さが、表面電極4を被覆して外表面に
露出するめっき層10の高さよりも高くなり、通常、オ
ーバーコート層6の上面とめっき層10の上面との間に
は30〜50μm程度の段差dが生じている。
【0004】
【発明が解決しようとする課題】ところで、チップ抵抗
器を製造現場から出荷する工場出荷時には、抵抗体が存
する側(保護膜側)をおもて面として収納テープに1個
ずつチップ抵抗器を収納する、いわゆるテーピング包装
が広く採用されている。こうしてテーピング包装された
チップ抵抗器は、収納テープ内で表裏が定められている
ので、実装機によって、抵抗体が存しない側を下にして
回路基板上に搭載し、面実装することができる。
【0005】このほか、テーピング包装を省略したチッ
プ部品の実装方法として、バルクカセットに多数のチッ
プ部品をランダムな状態で収納し、このチップ部品を1
個ずつバルクカセットから取り出して回路基板上に搭載
する、いわゆるバルク実装が知られている。かかるバル
ク実装では、チップ部品の表裏を選択することなくバル
ク実装機にて面実装することになるが、回路基板のラン
ドに対して、チップ部品の保護膜側のめっき層をはんだ
付けしても逆側のめっき層をはんだ付けしても電気的に
は同等なので、テーピング包装を省略できるバルク実装
はコスト面で極めて有利である。
【0006】しかしながら、前述した従来のチップ抵抗
器1をバルク実装機にてバルク実装すると、図8に示す
ように、チップ抵抗器1がオーバーコート層6側を下に
して回路基板30上に傾いた姿勢で搭載され、実装不良
を引き起こす危険性がある。すなわち、抵抗体3上で突
出するオーバーコート層6が、表面電極4上のめっき層
10と回路基板30上のランド31との接触を妨げる障
害物となるため、いずれか一方のめっき層10が対応す
るランド31の上方へ浮き上がった状態で実装されてし
まうことがあり、極端な場合、図9に示すようにチップ
抵抗器1が起立してしまうチップ立ち現象が発生する。
それゆえ、従来のチップ抵抗器1はバルク実装には不適
とされており、安価な実装を行えないという問題があっ
た。なお、図8,9中の符号24は、溶融後に固化した
はんだを示している。
【0007】また、従来のチップ抵抗器1では、酸化ル
テニウム等の厚膜ペーストをスクリーン印刷して焼成す
ることにより抵抗体3を形成しているが、該厚膜ペース
トの粘性が低いと印刷時ににじみやだれを生じ、抵抗体
3のパターン形状が崩れやすかった。そのため、従来の
チップ抵抗器1は、抵抗体3のパターン形状がばらつき
やすく、抵抗値の管理が煩雑になったり、品質がばらつ
きやすいという問題があった。
【0008】本発明は、このような従来技術の実情に鑑
みてなされたもので、その目的は、表裏を選択せずに安
価に実装できるバルク実装に対応可能で、かつ抵抗体を
所望のパターン形状に形成しやすいチップ抵抗器を提供
することにある。
【0009】
【課題を解決するための手段】上述した目的を達成する
ために、本発明は、絶縁性基板と、この絶縁性基板上に
設けられた抵抗体と、前記絶縁性基板上で前記抵抗体の
両端部と重なり合う位置に設けられた一対の表面電極
と、前記抵抗体を被覆して外表面に露出する保護膜と、
前記表面電極を被覆して外表面に露出するめっき層とを
備えたチップ抵抗器において、前記絶縁性基板上で前記
抵抗体を包囲する領域に枠状の絶縁層を形成し、この絶
縁層上の一部に前記表面電極を形成することにより、前
記めっき層の上面の高さを前記保護膜の上面の高さと同
等以上に設定した。
【0010】このような構成のチップ抵抗器は、絶縁性
基板上に設けられた枠状の絶縁層によって表面電極の印
刷面が嵩上げされているので、この表面電極上に設ける
めっき層の最上面の高さを、印刷面が嵩上げされていな
い抵抗体上に設ける保護膜の最上面の高さよりも高い
か、少なくとも同等に設定することができる。これによ
り、チップ抵抗器が保護膜側を下にして回路基板上に搭
載されても、表面電極のめっき層が対応するランドから
浮き上がる心配がなくなるので、バルク実装によって支
障なく実装することができる。また、抵抗体を形成する
ためのペーストを印刷する際には、その印刷領域を予め
枠状の絶縁層で包囲しておくことにより、印刷時に懸念
されるにじみやだれが防止できるので、所望のパターン
形状の抵抗体が形成しやすくなる。
【0011】なお、前記絶縁層がセラミック材料とガラ
ス材料との混合材料からなるチップ抵抗器の場合には、
該絶縁層の保形性が確保しやすくなると共に、該絶縁層
と絶縁性基板との密着性が確保しやすくなるので好まし
い。
【0012】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明すると、図1は実施形態例に係る厚膜チ
ップ抵抗器を保護膜側を上にして実装した状態を示す断
面図、図2は該チップ抵抗器を保護膜側を下にして実装
した状態を示す断面図、図3は該チップ抵抗器の製造工
程図、図4は該チップ抵抗器の製造途中で嵩上げ絶縁層
を形成した段階を示す斜視図、図5は図4と同じ製造段
階を複数のチップ領域について示す平面図である。な
お、図3および図4では1個のチップ領域のみを図示し
ているが、実際には図5に示すように多数のチップ抵抗
器を一括して製造する大基板が用いられる。
【0013】図1,2に示すチップ抵抗器11は、アル
ミナ(Al)を主成分とする絶縁性基板12上
に、酸化ルテニウム等からなる抵抗体13と、セラミッ
クおよびガラスの混合材料からなる枠状の嵩上げ絶縁層
14とを設け、この嵩上げ絶縁層14上の一部に、抵抗
体13の両端部と重なり合う一対の表面電極17を設け
ている。嵩上げ絶縁層14は抵抗体13を包囲する領域
に形成されており、嵩上げ絶縁層14の内側の凹所14
a内に抵抗体13が形成されている。また、図4に示す
ように、嵩上げ絶縁層14の四隅は斜めに切り欠かれて
いる。抵抗体13はガラスコート層15で覆われ、この
ガラスコート層15はエポキシ系樹脂からなるオーバー
コート層16で覆われている。これらのガラスコート層
15およびオーバーコート層16は抵抗体13の保護膜
として機能している。
【0014】絶縁性基板12の裏面には、表面電極17
と対応する両端部にそれぞれ裏面電極18を設けてい
る。また、絶縁性基板12の両端の側端面にはそれぞ
れ、表面電極17と裏面電極18とを橋絡する端面電極
19を設けている。表面電極17と裏面電極18は銀
(Ag)を主成分とするペーストを印刷して焼成するこ
とにより形成される。端面電極19は、ニッケルクロム
(Ni/Cr)をスパッタリングによって形成したもの
であるが、銀を印刷したり塗布して形成してもよい。表
面電極17と裏面電極18および端面電極19はチップ
抵抗器11の下地電極層を構成しており、この下地電極
層はニッケル(Ni)めっき層20とはんだ(Sn/P
b)めっき層21という二層のめっき層によって被覆さ
れている。なお、これら二層のめっき層20,21は電
極くわれの防止やはんだ付けの信頼性向上を図るための
もので、はんだめっき層の代わりに錫(Sn)めっき層
を設けてもよい。また、抵抗体13が絶縁性基板12上
に直接形成されているのに対し、表面電極17は嵩上げ
絶縁層14の高さ分だけ嵩上げされた位置に形成されて
いるので、抵抗体13を被覆して外表面に露出している
オーバーコート層16の上面よりも、表面電極17を被
覆して外表面に露出しているはんだ(または錫)めっき
層21の上面の方が高くなっている。
【0015】このように構成されたチップ抵抗器11の
製造工程について説明すると、まず図3(a)に示すよ
うに、多数個取り用の大基板の状態でアルミナ等からな
る絶縁性基板12を準備する。図5に示すように、この
大基板状態の絶縁性基板12には、各チップ領域を区切
る位置に予め縦横に延びる分割溝22が形成されてい
る。そして、図3(b)および図4,5に示すように、
絶縁性基板12上に嵩上げパターンとして、厚さが20
〜50μm程度で内側に凹所14aを有する嵩上げ絶縁
層14を形成する。この嵩上げ絶縁層14は、セラミッ
ク材料とガラス材料との混合材料をスクリーン印刷し
て、600〜1300℃程度の高温で焼成することによ
り形成したものである。なお、該混合材料をスクリーン
印刷する際には、後述する基板分割工程で嵩上げ絶縁層
14が分割の支障とならないようにするため、各チップ
領域を区切る縦横の分割溝22の交点を露出させる菱形
等の非印刷部23(図5参照)を設けておく。こうして
非印刷部23を確保している関係上、図4に示すように
チップ抵抗器11の嵩上げ絶縁層14の四隅が斜めに切
り欠かれた状態となる。
【0016】次に、図3(c)に示すように、凹所14
aを挟んで対向する嵩上げ絶縁層14上の2か所に一対
の表面電極17を形成する。同様に、絶縁性基板12の
裏面で表面電極17と対応する両端部に一対の裏面電極
18を形成する。これらの表面電極17や裏面電極18
は、銀または銀とパラジウム(Ag/Pd)のペースト
をスクリーン印刷して、850℃程度で焼成することに
より形成される。なお、裏面電極18を表面電極17よ
りも先に形成してもよい。
【0017】次に、図3(d)に示すように、絶縁性基
板12上の凹所14a内に、酸化ルテニウム等のペース
トをスクリーン印刷して、850℃程度で焼成すること
により、両端部が一対の表面電極17と接続された抵抗
体13を形成する。かかる抵抗体用の厚膜ペーストを印
刷する際には、従来、にじみやだれが懸念されていた
が、本実施形態例では抵抗体13の印刷領域が予め枠状
の嵩上げ絶縁層14で包囲されているので、にじみやだ
れを防止した状態で印刷することができる。それゆえ、
抵抗体13を所望のパターン形状に形成することがで
き、抵抗値の管理がしやすく、完成品の抵抗値のばらつ
きも少なくなっている。なお、抵抗体13を表面電極1
7や裏面電極18よりも先に形成してもよい。
【0018】次に、図3(e)に示すように、抵抗体1
3上にガラスペーストをスクリーン印刷して600℃程
度で焼成することにより、ガラスコート層15を形成す
る。この後、必要に応じてレーザトリミングを行うこと
により、抵抗体13の抵抗値を調整する。そして、図3
(f)に示すように、ガラスコート層15上(トリミン
グ領域を含む)にエポキシ系樹脂をスクリーン印刷して
200℃程度で加熱硬化させることにより、オーバーコ
ート層16を形成する。これらのガラスコート層15お
よびオーバーコート層16も、抵抗体13と同様に凹所
14a内に形成される。したがって、嵩上げ絶縁層14
によって嵩上げされている表面電極17の上面と、嵩上
げされていない凹所14a内のオーバーコート層16の
上面とが、ほぼ同等の高さになる。
【0019】ここまでの工程は多数個取り用の大基板に
対する一括処理であるが、次なる工程で該大基板を短冊
状に分割する。この分割加工は、ダイシングでもブレー
クでもよい。そして、分割して露出した短冊状基板の端
面に、スパッタリング等によってニッケルクロムの薄膜
層を被着させることにより、図3(g)に示すように、
表面電極17および裏面電極18と接続された端面電極
19を形成する。しかる後、短冊状基板をダイシングや
ブレークによりチップ単体に分割加工して、このチップ
単体に電解めっきを施すことにより、下地電極層を被覆
する二層のめっき層20,21を形成する。すなわち、
まずニッケルめっき層20を形成し、次にはんだ(また
は錫)めっき層21を形成する。こうして図1,2に示
すようなチップ抵抗器11が完成する。なお、図1,2
において符号24は、溶融後に固化したはんだを示して
いる。
【0020】このようにして製造されるチップ抵抗器1
1は、絶縁性基板12上に抵抗体13を包囲する嵩上げ
絶縁層14が設けてあるため、抵抗体13上の保護膜最
上面であるオーバーコート層16の上面よりも、嵩上げ
されている表面電極17上のめっき層最上面であるはん
だ(または錫)めっき層21の上面の方が高くなってい
る。そのため、図2に示すように、このチップ抵抗器1
1が保護膜側を下にして回路基板30上に搭載された場
合、オーバーコート層16と回路基板30との間には隙
間が生じて、この隙間を挟んで両端に位置する一対のめ
っき層21が対応するランド31上に搭載されることに
なり、チップ抵抗器11の傾きは防止される。つまり、
本実施形態例に係るチップ抵抗器11は、オーバーコー
ト層16側を下にして回路基板30上に搭載されても、
はんだ付け不良やチップ立ちを招来する危険性が少な
い。また、このチップ抵抗器11が保護膜側を上にして
回路基板30上に搭載された場合は、図1に示すよう
に、絶縁性基板12と回路基板30との間に広い隙間が
生じるので、チップ抵抗器11が傾く心配はなく、一対
のめっき層21を対応するランド31に確実にはんだ付
けすることができる。したがって、このチップ抵抗器1
1は、チップ部品の表裏を選択せずに実装するバルク実
装に対応させることができる。しかも、このチップ抵抗
器11の製造方法は、嵩上げ絶縁層14を形成する工程
を除いて、通常のチップ抵抗器の製造方法をそのまま適
用することができるので、製造コストの上昇を抑制しつ
つ、バルク実装を採用して実装コストを大幅に低減する
ことが可能となる。
【0021】なお、本実施形態例のように、セラミック
材料とガラス材料との混合材料を使用して嵩上げ絶縁層
14を形成しておけば、該絶縁層14の保形性や密着性
が確保しやすくなる。
【0022】また、図6に示すように、裏面電極と端面
電極を省略した構成で保護膜側を下にして回路基板30
上に実装する、いわゆるフィレットレスタイプのチップ
抵抗器25の場合も、絶縁性基板12上に抵抗体13を
包囲する嵩上げ絶縁層14を設けて表面電極17を嵩上
げし、オーバーコート層16の上面よりもはんだ(また
は錫)めっき層21の上面の方が高くなるように設定し
ておくことにより、はんだ付け不良やチップ立ちを起こ
しにくくなるので、信頼性の高い実装を行うことができ
る。
【0023】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
【0024】絶縁性基板上の抵抗体を包囲する領域に枠
状の絶縁層を設けて表面電極の印刷面を嵩上げし、この
表面電極上のめっき層の上面の高さを抵抗体上の保護膜
の上面の高さと同等以上に設定したチップ抵抗器なの
で、保護膜側を下にして回路基板上に搭載されても、表
面電極のめっき層が対応するランドから浮き上がる心配
がなくなる。それゆえ、このチップ抵抗器は、チップ部
品の表裏を選択せずに実装するバルク実装を適用するこ
とができ、実装コストの大幅な削減が図れ、フィレット
レスタイプの場合にも信頼性の高い実装が行える。ま
た、このチップ抵抗器は、抵抗体を形成するためのペー
ストを印刷する際に、その印刷領域を予め枠状の絶縁層
で包囲しておくことにより、印刷時に懸念されるにじみ
やだれを防止できるので、所望のパターン形状の抵抗体
が形成しやすくなる。
【図面の簡単な説明】
【図1】本発明の実施形態例に係るチップ抵抗器を保護
膜側を上にして実装した状態を示す断面図である。
【図2】該チップ抵抗器を保護膜側を下にして実装した
状態を示す断面図である。
【図3】該チップ抵抗器の製造工程図である。
【図4】該チップ抵抗器の製造途中で嵩上げ絶縁層を形
成した段階を示す斜視図である。
【図5】図4と同じ製造段階を複数のチップ領域につい
て示す平面図である。
【図6】本発明の他の実施形態例に係るチップ抵抗器の
実装状態を示す断面図である。
【図7】従来例に係るチップ抵抗器の断面図である。
【図8】該チップ抵抗器を保護膜側を下にして実装した
場合の問題点を示す説明図である。
【図9】該チップ抵抗器で懸念されるチップ立ち現象を
示す説明図である。
【符号の説明】
11,25 チップ抵抗器 12 絶縁性基板 13 抵抗体 14 嵩上げ絶縁層 14a 凹所 16 オーバーコート層(保護膜) 17 表面電極 18 裏面電極 19 端面電極 20,21 めっき層 30 回路基板 31 ランド

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 絶縁性基板と、この絶縁性基板上に設け
    られた抵抗体と、前記絶縁性基板上で前記抵抗体の両端
    部と重なり合う位置に設けられた一対の表面電極と、前
    記抵抗体を被覆して外表面に露出する保護膜と、前記表
    面電極を被覆して外表面に露出するめっき層とを備えた
    チップ抵抗器において、 前記絶縁性基板上で前記抵抗体を包囲する領域に枠状の
    絶縁層を形成し、この絶縁層上の一部に前記表面電極を
    形成することにより、前記めっき層の上面の高さを前記
    保護膜の上面の高さと同等以上に設定したことを特徴と
    するチップ抵抗器。
  2. 【請求項2】 請求項1の記載において、前記絶縁層が
    セラミック材料とガラス材料との混合材料からなること
    を特徴とするチップ抵抗器。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007034759A1 (ja) * 2005-09-21 2007-03-29 Koa Corporation チップ抵抗器
KR100809711B1 (ko) 2006-11-06 2008-03-06 삼성전자주식회사 칩저항기가 리버스 형태로 실장되어 있는 반도체 메모리모듈
JP2012175064A (ja) * 2011-02-24 2012-09-10 Koa Corp チップ抵抗器およびその製造方法
JP2015056445A (ja) * 2013-09-10 2015-03-23 コーア株式会社 部品内蔵型基板の製造方法
JP2019067956A (ja) * 2017-10-02 2019-04-25 Koa株式会社 チップ抵抗器

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007034759A1 (ja) * 2005-09-21 2007-03-29 Koa Corporation チップ抵抗器
US7782174B2 (en) 2005-09-21 2010-08-24 Koa Corporation Chip resistor
KR100809711B1 (ko) 2006-11-06 2008-03-06 삼성전자주식회사 칩저항기가 리버스 형태로 실장되어 있는 반도체 메모리모듈
US7990734B2 (en) 2006-11-06 2011-08-02 Samsung Electronics Co., Ltd. Semiconductor memory module with reverse mounted chip resistor
JP2012175064A (ja) * 2011-02-24 2012-09-10 Koa Corp チップ抵抗器およびその製造方法
JP2015056445A (ja) * 2013-09-10 2015-03-23 コーア株式会社 部品内蔵型基板の製造方法
JP2019067956A (ja) * 2017-10-02 2019-04-25 Koa株式会社 チップ抵抗器

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