JP2019067956A - チップ抵抗器 - Google Patents
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Abstract
【課題】導電性接着剤による実装でも高信頼性と高精度を両立することのできる抵抗器を提供する。【解決手段】絶縁性基板の一面に、抵抗層と、前記抵抗層に少なくとも一部が重なる一対の電極層と、少なくとも前記抵抗層を覆う保護膜とが設けられ、前記絶縁性基板の前記一面側を回路基板に対向させて実装するチップ抵抗器であって、前記絶縁性基板の前記一面を除く面には電極層が形成されていないことを特徴とするチップ抵抗器。【選択図】図１
Description
本発明は、チップ抵抗器に関する。
薄膜抵抗器は抵抗値許容差や抵抗温度係数の高精度化が可能であり、電流雑音が小さく、各種センサ等の用途に対して適する。
薄膜抵抗器の先行文献としては、例えば以下のような文献がある。
特許文献１は、絶縁性基板の表面上に膜状の抵抗体を形成し、抵抗体膜を保護膜で被覆し、外部電極を設けたチップ抵抗器を開示する。
また、特許文献２は、絶縁基板上に形成された抵抗体と、抵抗体を覆うガラスを主成分とする第１の保護膜と、第１の保護膜を覆う樹脂からなる第２の保護膜とを備えた抵抗器を開示する。
ところで、従来のはんだ接合による電子部品の回路基板への実装方法以外に、導電性接着剤等の樹脂材料（以下、単に「導電性接着剤」と称する。）を用いた回路基板への実装が検討されている。
本発明は、導電性接着剤による実装でも高信頼性と高精度を両立することのできる抵抗器を提供することを目的とする。
本発明の一観点によれば、絶縁性基板の一面に、抵抗層と、前記抵抗層に少なくとも一部が重なる一対の電極層と、少なくとも前記抵抗層を覆う保護膜とが設けられ、前記絶縁性基板の前記一面側を回路基板に対向させて実装するチップ抵抗器であって、前記絶縁性基板の前記一面を除く面には電極層が形成されていないことを特徴とするチップ抵抗器が提供される。
前記抵抗層は、薄膜抵抗体であることが好ましい。また、前記電極層は、最外層としてＡｕめっき層を備えていることが好ましい。
前記チップ抵抗器は、導電性接着剤を用いて前記回路基板にフェイスダウン実装されるものである。
前記抵抗層を覆う前記保護膜は、前記電極層と比較して２０〜１００μｍ突出することが好ましい。
前記保護膜の幅と前記電極層の幅とは、前記絶縁基板の幅と同じであるようにすると良い。或いは、前記保護膜の幅は、前記電極層の幅よりも広いようにすると良い。
本発明によれば、導電性接着剤による実装でも高信頼性と高精度とを両立することのできるチップ抵抗器を提供することができる。
本明細書において、薄膜抵抗器とは、アルミナ等の絶縁性基板の表面に、ＮｉＣｒ系合金などの金属薄膜抵抗体（薄膜抵抗層）を、スパッタリング技術を用いて着膜した抵抗器を指す。本明細書において、電流の流れる方向を長手方向、それに直交する方向を短手方向（幅，幅方向）と称する。
以下、本発明の実施の形態によるチップ抵抗器について、図面を参照しながら詳細に説明する。
図１から図３までは、本発明の一実施の形態によるチップ抵抗器の一構成例を示す図である。図１はチップ抵抗器の断面図であり、チップ抵抗器の長手方向に沿って切断した場合の断面図である。図２は、チップ抵抗器の図１の斜め下方から見た斜視図である。図３は、図１の下方から見た平面図である。
図１に示すように、本実施の形態によるチップ抵抗器Ａにおいては、絶縁性基板１の主面１ａのみに抵抗層及び電極層等の構造が形成されている。主面１ａの裏面１ｄ、側面１ｃ，１ｄ等には、電極層等の構造は形成されていない。すなわち、絶縁性基板１の面が露出している。すなわち、端面電極を有していない。
絶縁性基板１は、例えば、アルミナを主成分とするセラミックス基板である。後述するように、例えば、大判基板を個片に分割することにより多数個のチップ抵抗器としたものである。
絶縁性基板１の主面１ａ上に形成された構造についてより詳細に説明する。主面１ａには、薄膜抵抗層の抵抗パターン３が形成されている。薄膜抵抗層は、例えば、ＮｉＣｒ系、ＣｒＳｉ系薄膜等の金属材料をスパッタリングすることにより形成することができる。
抵抗層３の厚みは、数１０ｎｍから数百ｎｍ程度（例えば５０〜５００ｎｍ）と薄膜である。尚、抵抗層３の上面に、ＳｉＯ保護膜等（図示なし）をスパッタリングにより形成することもできる。
薄膜抵抗層は数１０〜数百ｎｍ程度と薄く形成され、抵抗値許容差や抵抗温度係数の高精度化が可能である。電流雑音が小さく、各種センサ等の用途に対して有利である。本実施の形態の構造によれば、接触抵抗の影響を抑えることができるため、高い抵抗値精度を実現することができる。
電極層１５は、内部電極層５、Ｎｉめっき層７、Ａｕめっき層１１の順に積層して形成することができる。内部電極層５は、例えばＣｕスパッタリングにより数μｍ程度の厚みに形成する。Ｃｕの代わりにＡｇ、Ａｕを用いても良い。
Ｎｉめっき層７は、耐熱性を持たせるためと内部電極層の保護のために設けられる。Ｎｉめっき層７は、１５μｍ以下の厚みで形成する。Ａｕめっき層１１は、電極層１５の最外層である。例えば、１μｍ以下の厚みに形成する。ただし、イオン化傾向が小さく、酸化しにくい金属であれば良く、Ａｕの代わりにＡｇを用いることもできる。
Ａｕめっきは接触抵抗が小さく、従来のＳｎめっきやＮｉめっきよりも抵抗値変化率を小さく抑えることができる。Ａｕはイオン化傾向が小さいため、非常に安定して存在する。このため、Ａｕめっき表面は酸化膜を形成しにくく、接触抵抗を小さく抑えることができる。
Ａｕめっきは高価であるが、本実施の形態においては端面電極および裏面電極が存在せず、いわゆる表面電極のみを形成することになる。従って、安価なチップ抵抗器を提供することができる。
保護膜１７は、例えば抵抗層３を覆うエポキシ系樹脂である。保護膜１７は、３０〜１００μｍ程度の厚みに形成する。保護膜１７と電極層１５とは、近接端部側において接触していても良い。
保護膜１７の最も高くなる部分が、電極層１５と比較してその差が＋２０〜１００μｍになるように調整している。
このギャップにより、実装時に用いる吸着ノズル等の外力により抵抗器が抑え付けられた場合にも、押されて広がってしまった導電性接着剤による電極間のショートが防止することができる。また、この際には、抵抗膜および絶縁基板へのクラック発生を抑制する応力緩和層（クッション）にもなる。尚、保護膜１７と電極層１５との高さの差は、導電性接着剤による電極間のショートが防止することができる程度の高さであれば、上記の範囲に限定されない。
保護膜１７を突出させる場合、後述するように、回路基板への実装時に導電性接着剤が内側へ入り込まないことが重要である。そこで、保護膜１７の高さを電極層１５の高さよりもΔｔだけ高くする。Δｔは、２０〜１００μｍ程度である。
さらに、抵抗体チップを図２、図３に示すように、上面から見た時、保護膜１７が絶縁基板１の全幅に亘って形成すると良い。
例えば、図３に示すように、保護膜１７の幅Ｗ３と、電極層１５の幅Ｗ２とは、いずれも、絶縁基板１の幅Ｗ１と同じであれば良い。或いは、幅Ｗ３＞幅Ｗ２であっても良い。
そこで、製造方法において、絶縁基板１の幅に合わせて保護膜を印刷し、保護膜１７を絶縁基板１の全幅に亘って形成する。
これにより、保護膜１７を突出させる場合、導電性接着剤が内側へ入り込まないようにすることができる。
図４は、回路基板２１に、チップ抵抗器Ａをフェイスダウン実装した構成を示す断面図である。図４に示すように、回路基板２１上の配線パターン２３と、チップ抵抗器Ａの電極層１５とを、導電性接着剤２５により接着する。
図４に示す構造にすると、チップ抵抗器Ａが端面電極を有さないため、電流経路が従来の「裏面電極→端面電極→表面電極→抵抗層」から「電極層（従来の表面電極に相当）→抵抗層」となり、端面電極の比抵抗がキャンセルできる。従って、抵抗値を低く抑えることができ、抵抗値のばらつきも抑制することができる。
さらに、十分な接合強度を確保するために電極層の面積を広げる必要もなく、従来と同じ電極面積のまま、安定した実装が可能になる。従って、電極間ショートの可能性も極めて低く抑えることができ、電気的接続の信頼性が高まる。
さらに、端面電極および裏面電極を形成する必要がないため製造工程を簡素化することができ、使用する電極材料も削減することができる。
（製造工程）
図５は、本実施の形態によるチップ抵抗器の製造工程の一例を示すフローチャート図である。適宜、図２から図４までを参照しながら説明する。尚、材料やプロセス条件は一例であり、これらに限定されるものではない。
図５は、本実施の形態によるチップ抵抗器の製造工程の一例を示すフローチャート図である。適宜、図２から図４までを参照しながら説明する。尚、材料やプロセス条件は一例であり、これらに限定されるものではない。
（ステップＳ１）抵抗層パターンの形成工程
≪工程１≫抵抗層着膜
ＮｉＣｒまたはＣｒＳｉ系材料からなるターゲットを用い、アルミナ基板１の所定の一面１ａに対して、ほぼ全面にスパッタリング等の薄膜プロセスを用いて抵抗層３を堆積する。なお、抵抗層３は、後工程のフォトリソグラフィー（工程２）によりパターンの不要部分を除去（パターニング）し、所望のパターンを得る。
≪工程１≫抵抗層着膜
ＮｉＣｒまたはＣｒＳｉ系材料からなるターゲットを用い、アルミナ基板１の所定の一面１ａに対して、ほぼ全面にスパッタリング等の薄膜プロセスを用いて抵抗層３を堆積する。なお、抵抗層３は、後工程のフォトリソグラフィー（工程２）によりパターンの不要部分を除去（パターニング）し、所望のパターンを得る。
≪工程２≫フォトリソグラフィー
アルミナ基板１上に着膜した抵抗層３にフォトレジストを塗布等し、パターニングを行なう。
アルミナ基板１上に着膜した抵抗層３にフォトレジストを塗布等し、パターニングを行なう。
まず、抵抗層３を着膜した基板１上にフォトレジストを塗布して乾燥させる。乾燥後、パターン状にフォトレジストを残すようにマスキング材（フォトマスク）で覆い、残りの部分に紫外線等の光線を照射して硬化（露光）する。露光したフォトレジストを現像して露光部分のフォトレジストを除去する。
≪工程３≫エッチング処理
フォトレジストが残された部分以外の抵抗層３をエッチング処理により除去する。
抵抗層２３の表面に残されたフォトレジストを剥離する。
フォトレジストが残された部分以外の抵抗層３をエッチング処理により除去する。
抵抗層２３の表面に残されたフォトレジストを剥離する。
以上の構成により、基板１の主面１ａに抵抗層３のパターンが形成された構造となる。
（ステップＳ２）内部電極パターン形成工程
≪工程４≫内部電極層形成
ＣｕまたはＡｇ、Ａｕのいずれかからなる内部電極層５を、スパッタリング等の薄膜プロセスを用いて形成する。内部電極層５のパターニングは、抵抗層３と同様にフォトリソグラフィーで形成するか、抵抗層３をパターニングした基板１上にメタルマスクを配置して行なうことができる。
≪工程４≫内部電極層形成
ＣｕまたはＡｇ、Ａｕのいずれかからなる内部電極層５を、スパッタリング等の薄膜プロセスを用いて形成する。内部電極層５のパターニングは、抵抗層３と同様にフォトリソグラフィーで形成するか、抵抗層３をパターニングした基板１上にメタルマスクを配置して行なうことができる。
≪工程５≫フォトリソグラフィー
内部電極層５のパターニングを≪工程２≫と同様のプロセスにより行なう。
内部電極層５のパターニングを≪工程２≫と同様のプロセスにより行なう。
≪工程６≫エッチング処理
フォトレジストが残された部分以外の内部電極層５をエッチング処理により除去する。
内部電極層５の表面に残されたフォトレジストを剥離する。
フォトレジストが残された部分以外の内部電極層５をエッチング処理により除去する。
内部電極層５の表面に残されたフォトレジストを剥離する。
ステップＳ２の工程により、基板１の主面１ａ上に、抵抗層３を挟んで両側に内部電極層５が設けられた構造を形成することができる。
≪工程７≫抵抗値調整
内部電極層５間の抵抗値を測定し、所定の抵抗値となるように抵抗層３をレーザー等によりトリミングし、抵抗値を調整する。なお、この工程より前に抵抗層保護のため酸化シリコン（ＳｉＯ）保護膜を形成しても良い。
内部電極層５間の抵抗値を測定し、所定の抵抗値となるように抵抗層３をレーザー等によりトリミングし、抵抗値を調整する。なお、この工程より前に抵抗層保護のため酸化シリコン（ＳｉＯ）保護膜を形成しても良い。
（ステップＳ３）保護膜形成
≪工程８≫保護膜形成
抵抗層３上を覆うように、エポキシ系やポリイミド系等の樹脂保護膜１７を印刷等により形成し、加熱硬化する。この工程により、抵抗層３を覆う保護膜１７が形成された構造を形成することができる。
≪工程８≫保護膜形成
抵抗層３上を覆うように、エポキシ系やポリイミド系等の樹脂保護膜１７を印刷等により形成し、加熱硬化する。この工程により、抵抗層３を覆う保護膜１７が形成された構造を形成することができる。
（ステップＳ４）個片分割
≪工程９≫個片分割
レーザー照射またはダイシング等により、大判基板から個片に分割する。
なお、≪工程１０≫と≪工程１１≫の各めっき層形成工程は、二次分割前の、いわゆる短冊状基板の状態で行なうことも可能である。
≪工程９≫個片分割
レーザー照射またはダイシング等により、大判基板から個片に分割する。
なお、≪工程１０≫と≪工程１１≫の各めっき層形成工程は、二次分割前の、いわゆる短冊状基板の状態で行なうことも可能である。
（ステップＳ５）めっき層形成
≪工程１０≫Ｎｉめっき層形成
個片に分割した基板１の内部電極層５上にＮｉめっき層７を形成する。
≪工程１０≫Ｎｉめっき層形成
個片に分割した基板１の内部電極層５上にＮｉめっき層７を形成する。
≪工程１１≫Ａｕめっき層形成
Ｎｉめっき層７上にＡｕめっき層１１を形成する。
これにより、積層構造を有する電極層１５が形成される。
≪工程１２≫検測・検査
外観画像検査や抵抗値検測等の検査を行う。
Ｎｉめっき層７上にＡｕめっき層１１を形成する。
これにより、積層構造を有する電極層１５が形成される。
≪工程１２≫検測・検査
外観画像検査や抵抗値検測等の検査を行う。
（ステップＳ６）回路基板へのチップ抵抗器の実装工程
次いで、回路基板２１上に、回路基板２１の配線パターン２３とチップ抵抗器Ａの電極層１５とを導電性接着剤２５により接続する。
次いで、回路基板２１上に、回路基板２１の配線パターン２３とチップ抵抗器Ａの電極層１５とを導電性接着剤２５により接続する。
これにより、回路基板２１にチップ抵抗器がフェイスダウン実装された構造を形成することができる。図１に示したように、保護膜１７の高さを電極層１５の高さよりも高くすることで、回路基板２１にチップ抵抗器Ａを実装する際に、矢印ＡＲ１のような方向、すなわち導電性接着剤２５が抵抗層３側に回り込まないようにすることができる。
さらに、抵抗体チップを図２、図３に示すように、上面から見た時、保護膜１７が絶縁基板１の全幅に亘って形成すると良い。
例えば、図３に示すように、保護膜１７の幅Ｗ３と、電極層１５の幅Ｗ２とは、いずれも、絶縁基板１の幅Ｗ１と同じ程度であれば良い。或いは、幅Ｗ３＞幅Ｗ２であっても良い。
尚、保護膜１７は、上記の範囲を満たす領域があれば、保護膜の全体を厚く形成する必要はなく、例えば図６に示すような凹部（凹み）１７ａが形成されているような形状でも良い。
以上に説明したように、本実施の形態によれば、フィレットが形成されなくても安定した実装が可能であり、抵抗値の変動を抑えることができるチップ抵抗器を提供することができる。
上記の実施の形態において、添付図面に図示されている構成等については、これらに限定されるものではなく、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。
また、本発明の各構成要素は、任意に取捨選択することができ、取捨選択した構成を具備する発明も本発明に含まれるものである。
本発明は、チップ抵抗器に利用可能である。
Ａ…チップ抵抗器
１…絶縁性基板
１ａ…主面
３…薄膜抵抗層
５…内部電極層
７…Ｎｉめっき層
１１…Ａｕめっき層
１５…電極層
１７…保護膜
２１…回路基板
２５…導電性接着剤
１…絶縁性基板
１ａ…主面
３…薄膜抵抗層
５…内部電極層
７…Ｎｉめっき層
１１…Ａｕめっき層
１５…電極層
１７…保護膜
２１…回路基板
２５…導電性接着剤
Claims (7)
- 絶縁性基板の一面に、抵抗層と、前記抵抗層に少なくとも一部が重なる一対の電極層と、少なくとも前記抵抗層を覆う保護膜とが設けられ、前記絶縁性基板の前記一面側を回路基板に対向させて実装するチップ抵抗器であって、
前記絶縁性基板の前記一面を除く面には電極層が形成されていないことを特徴とするチップ抵抗器。 - 前記抵抗層は、薄膜抵抗体である
請求項１に記載のチップ抵抗器。 - 前記電極層は、最外層としてＡｕめっき層を備えた
請求項１又は２に記載のチップ抵抗器。 - 前記チップ抵抗器は、導電性接着剤を用いて前記回路基板にフェイスダウン実装される
請求項１から３までのいずれか１項に記載のチップ抵抗器。 - 前記抵抗層を覆う前記保護膜は、前記電極層と比較して２０〜１００μｍ突出する
請求項１から４までのいずれか１項に記載のチップ抵抗器。 - 前記保護膜の幅と前記電極層の幅とは、前記絶縁基板の幅と同じである
請求項１から５までのいずれか１項に記載のチップ抵抗器。 - 前記保護膜の幅は、前記電極層の幅よりも広い
請求項１から５までのいずれか１項に記載のチップ抵抗器。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022023781A (ja) * | 2020-07-27 | 2022-02-08 | 禾伸堂企業股▲ふん▼有限公司 | 高電力抵抗器及びその製造方法 |
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