JP2003273277A - 高周波集積回路モジュール - Google Patents

高周波集積回路モジュール

Info

Publication number
JP2003273277A
JP2003273277A JP2002070370A JP2002070370A JP2003273277A JP 2003273277 A JP2003273277 A JP 2003273277A JP 2002070370 A JP2002070370 A JP 2002070370A JP 2002070370 A JP2002070370 A JP 2002070370A JP 2003273277 A JP2003273277 A JP 2003273277A
Authority
JP
Japan
Prior art keywords
integrated circuit
mounting board
frequency signal
frequency
multilayer mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002070370A
Other languages
English (en)
Other versions
JP4081284B2 (ja
Inventor
Toshihiro Shimura
利宏 志村
Yoji Ohashi
洋二 大橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2002070370A priority Critical patent/JP4081284B2/ja
Priority to US10/277,485 priority patent/US6807063B2/en
Publication of JP2003273277A publication Critical patent/JP2003273277A/ja
Application granted granted Critical
Publication of JP4081284B2 publication Critical patent/JP4081284B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0243—Printed circuits associated with mounted high frequency components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00015—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1903—Structure including wave guides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H05K1/0206—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0707—Shielding
    • H05K2201/0715—Shielding provided by an outer layer of PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10727—Leadless chip carrier [LCC], e.g. chip-modules for cards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10969—Metallic case or integral heatsink of component electrically connected to a pad on PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Waveguides (AREA)
  • Waveguide Connection Structure (AREA)

Abstract

(57)【要約】 【課題】 マイクロ波帯やミリ波帯という極めて高い周
波数帯の高周波信号を扱う集積回路を実装する場合にお
いても、不要な高周波成分の漏れの伝播を極力抑制し
て、集積回路の一辺に複数設けられる高周波信号端子間
の最低限必要なアイソレーションを確保できるようにす
る。 【解決手段】 多層実装基板１の集積回路２が実装され
る一方の面に設けられた集積回路接続部２１〜２３と一
端がスルーホール２１ａ〜２３ａにより接続されるとと
もに、多層実装基板１の他方の面において集積回路２の
上記一辺に対応する辺側に集積回路２の高周波信号端子
７１〜７３の間隔よりも広い間隔で設けられた複数の外
部接続端子部４１〜４３と他端が接続される、複数の高
周波信号線路３１〜３３の間に、多層実装基板１の両面
をグランド接続し高周波信号の伝播を制限する高周波制
限部材５０を高周波信号線路３１〜３３に沿って設け
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロ波帯やミ
リ波帯などの高周波で動作する集積回路（ＩＣ：Integr
ated Circuit）を実装する高周波集積回路モジュールに
関する。
【０００２】
【従来の技術】近年、マイクロ波帯やミリ波帯で動作す
るＩＣチップのマルチファンクション化が進み、1つの
ＩＣに３つ以上のＲＦ（Radio Frequency）信号端子が
必要となってきている。ここで、ＩＣチップ内ではＲＦ
信号端子の幅は狭く、他のＲＦ信号端子とのアイソレー
ションは確保されている。
【０００３】一般に、ＩＣチップを実装するパッケージ
の線路幅は二次実装時の信号線路接続を考慮して、ＩＣ
チップの端子幅より太くするように基板厚などの選択を
し、且つ、伝送及び反射特性も確保している。図１９に
従来の高周波ＩＣモジュールの模式的な平面図を示す。
この図１９に示す高周波ＩＣモジュール１００は、例え
ば、ＩＣチップ１１０と、メタルプレート（メタル基
板）１０１と、このメタルプレート１０１と一体成形さ
れメタルプレート１０１の一辺側においてＲＦ信号のフ
ィードライン部を構成するセラミックプレート（セラミ
ック基板）１０２ａと、メタルプレート１０１と一体成
形され上記一辺側と対向する辺側のＲＦ信号のフィード
ライン部を構成するセラミックプレート１０２ｂとをそ
なえて構成されている。
【０００４】そして、一方のセラミックプレート１０２
ａ上には、ＩＣチップ１１０のＲＦ信号端子１１１とワ
イヤボンディング等で接続された引き出し線路（マイク
ロストリップライン）１０３が設けられ、他方のセラミ
ックプレート１０２ｂ上には、ＩＣチップ１１０の一辺
に設けられた３つのＲＦ信号端子１１２，１１３，１１
４とそれぞれワイヤボンディング等で接続された３本の
引き出し線路（マイクロストリップライン）１０４，１
０５，１０６がそれぞれ設けられている。なお、図１９
において、符号１０７はＩＣチップ１１０の密封のため
のキャップが実装される位置を示している。
【０００５】このように一辺に複数のＲＦ信号端子１１
２，１１３，１１４をもつＩＣチップ１１０としては、
例えば、複数系統の受信ＲＦ信号から１系統を選択する
スイッチとしての機能をもつものが考えられ、具体的に
は、アダプティブアレイアンテナを用いた高周波受信回
路などへの適用がある。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ごとく一辺に複数のマイクロストリップライン１０４，
１０５，１０６をもつパッケージ（図１９においてＩＣ
チップ１１０を除く部分）にＩＣチップ１１０を実装す
ると、パッケージ側のマイクロストリップライン１０
４，１０５，１０６の線路幅がＩＣチップ１１０のＲＦ
信号端子に比べて太いため、ＩＣチップ１１０単体の特
性に比べて各ＲＦ信号端子間のアイソレーションが劣化
してしまう。
【０００７】即ち、各マイクロストリップライン１０
４，１０５，１０６の線路長により互いに結合（カップ
リング）を起こし、その長さに起因する特定の周波数に
て共振が生じ急激な伝送特性の劣化を招いてしまうので
ある。図２０に、互いに近接しているマイクロストリッ
プラインの電磁界シミュレーションを行なう際のレイア
ウト例、図２１（ａ），図２１（ｂ）に、このレイアウ
トでのシミュレーションによる伝送特性例を示す。な
お、本シミュレーションで用いた基板はセラミック基板
で、太さ０．２ｍｍのマイクロストリップラインが間隔
１ｍｍで並んでいるものと仮定した。また、図２１
（ａ）には図２に示す入力ポート“１”からＲＦ信号
（例えば、３０ＧＨｚ（ギガヘルツ）以上）を入力した
場合の反射特性、図２１（ｂ）には同じく入力ポート
“１”からＲＦ信号を入力した場合のスルー特性を表し
ている。
【０００８】この場合、マイクロストリップライン間の
間隔が狭いため、線路長でカップリングを起こし、図２
１（ａ）及び図２１（ｂ）中に符号１２１〜１２８に示
すように、線路長に起因する特定の周波数にて共振が発
生し急激な伝送特性（反射特性，スルー特性）の劣化
（つまり、アイソレーションの劣化現象）が見られる。
これに対し、マイクロストリップライン間の間隔を例え
ば１．５ｍｍ，３．０ｍｍと広くしてゆくと、図２２
（ａ）及び図２２（ｂ），図２３（ａ）及び図２３
（ｂ）にそれぞれ示すように、線路長に起因する共振が
発生しにくくなりアイソレーションの劣化現象がみられ
なくなることがわかる。なお、マイクロストリップライ
ン間の間隔を１．５ｍｍにしたときの伝送特性を示す図
が図２２（ａ）及び図２２（ｂ）であり、３．０ｍｍに
したときの伝送特性を示す図が図２３（ａ）及び図２３
（ｂ）である。
【０００９】このように、二次実装のためのマイクロス
トリップライン間は互いの距離をある程度離して配置す
る必要がある。しかし、ＩＣチップ１１０のＲＦ信号端
子１１２，１１３，１１４の間隔は狭いので、どうして
もライン間隔が狭くなってしまう部分が生じてしまう。
そのため、数ＧＨｚ程度のＲＦ信号を扱う場合には、そ
れほど問題とならないが、例えば３０ＧＨｚ以上の極め
て高い周波数のＲＦ信号を扱うような場合には、上記ラ
イン間隔の狭い部分によるアイソレーションの劣化も無
視できなくなる。
【００１０】特に、上記３０ＧＨｚ以上という高い周波
数では、波長が数ミリ程度となり、ＩＣチップやパッケ
ージなどの部品の大きさにも性能が左右されるので、高
周波フリップチップ構造で高い利得を得ようとすると、
不要な高周波成分の漏れにより回路動作自体が不安定に
なることもある。本発明は、このような課題に鑑み創案
されたもので、マイクロ波帯やミリ波帯という極めて高
い周波数帯の高周波信号を扱う集積回路を実装する場合
においても、不要な高周波成分の漏れの伝播を極力抑制
して、集積回路の一辺に複数設けられる高周波信号端子
間の最低限必要なアイソレーションを確保できるように
した、高周波集積回路モジュールを提供することを目的
とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の高周波集積回路モジュール（請求項１）
は、下記のものをそなえたことを特徴としている。 (1)一辺に複数の高周波信号端子をもつ集積回路が実装
される多層実装基板 (2)この多層実装基板の該集積回路が実装される一方の
面に設けられ上記集積回路の複数の高周波信号端子とそ
れぞれ接続される複数の集積回路接続部 (3)上記多層実装基板の他方の面において上記集積回路
の上記一辺に対応する辺側にその集積回路の高周波信号
端子間隔よりも広い間隔で設けられた複数の外部接続端
子部 (4)上記の多層実装基板内に設けられ高周波信号を伝送
するための複数の高周波信号線路 (5)これらの高周波信号線路の一端と上記多層実装基板
の上記一方の面に設けられた上記集積回路接続部とを接
続する複数のスルーホール (6)上記の高周波信号線路の他端と上記多層実装基板の
他方の面に設けられた外部接続端子部とをそれぞれ接続
する複数のスルーホール (7)少なくとも、上記の多層実装基板内の高周波信号線
路間に、高周波信号線路に沿って設けられ、上記の多層
実装基板の両面をグランド接続し高周波信号の伝播を制
限する高周波制限部材 上述のごとく構成された本発明の高周波集積回路モジュ
ールでは、多層実装基板の一方の面に設けられた集積回
路の複数の高周波信号端子と、多層実装基板の他方の面
に設けられた複数の外部接続端子部との間で、高周波信
号が上記の各スルーホール及び高周波信号線路を通じて
多層実装基板内で伝送される。
【００１２】この際、多層実装基板内の各高周波信号線
路は集積回路の高周波信号端子の端子間隔よりも広い間
隔で配置されており、しかも、それぞれの間には多層実
装基板の両面をグランド接続し高周波信号の伝播を制限
する高周波制限部材が高周波信号線路に沿って設けられ
ているので、多層実装基板内での高周波信号の漏れ成分
の伝播による不要な線路間結合と不要な伝播モードの発
生による共振現象とを抑制することができる。
【００１３】ここで、上記の高周波制限部材は、例え
ば、上記の各スルーホールとは別に、該多層実装基板内
において少なくとも上記の高周波信号線路間に高周波信
号線路に沿って設けられ多層実装基板の両面をグランド
接続する複数のスルーホールにより構成されていてもよ
い。このようにすれば、既知のスルーホール加工技術を
用いて比較的簡易に上述した線路間結合と共振現象とを
抑制することが可能となる（請求項２）。
【００１４】また、上記の集積回路接続部又は外部接続
端子部もしくはこれらの双方には、それぞれ、コプレー
ナ線路により構成するのが好ましい。このようにすれ
ば、多層実装基板の集積回路が実装される面やその反対
面において、信号線露出部分を最小限にすることができ
る（請求項３，４）。次に、本発明の他の態様の高周波
集積回路モジュール（請求項５）は、下記のものをそな
えたことを特徴としている。
【００１５】(1)一辺に複数の高周波信号端子をもつ集
積回路が実装される一次多層実装基板 (2)この一次多層実装基板の集積回路が実装される一方
の面に設けられ上記の集積回路の複数の高周波信号端子
とそれぞれ接続される複数の集積回路接続部 (3)上記の一次多層実装基板の他方の面において上記集
積回路の上記一辺に対応する辺側に集積回路の高周波信
号端子間隔よりも広い間隔で設けられた複数の外部接続
端子部 (4)上記の一次多層実装基板の他方の面に設けられ上記
外部接続端子部とそれぞれ一端が接続された複数の高周
波信号線路 (5)上記の他方の面に設けられた高周波信号線路の他端
と上記一方の面に設けられた集積回路接続部とをそれぞ
れ接続する複数のスルーホール (6)上記の一次多層実装基板の他方の面とバンプ接続さ
れる二次多層実装基板 (7)少なくとも、該高周波信号線路に沿って設けられ、
上記の一次多層実装基板の他方の面に設けられた高周波
信号線路間に相当する位置と上記の一次多層実装基板の
一方の面とをグランド接続し高周波信号の伝播を制限す
る高周波制限部材 上述のごとく構成された本発明の高周波集積回路モジュ
ール（請求項５）では、多層実装基板の一方の面に設け
られた集積回路の複数の高周波信号端子と、多層実装基
板の他方の面に設けられた複数の外部接続端子部との間
で、高周波信号が上記の各スルーホール及び高周波信号
線路を通じて多層実装基板の他方の面において伝送され
る。
【００１６】この際、各高周波信号線路はそれぞれその
一端が集積回路の高周波信号端子の端子間隔よりも広い
間隔で配置された外部接続端子部に接続されており、そ
れぞれの間に相当する位置において多層実装基板の両面
をグランド接続し高周波信号の伝播を制限する高周波制
限部材が高周波信号線路に沿って設けられており、しか
も、二次多層実装基板との接続により一次多層実装基板
の他方の面に設けられた各高周波信号線路は閉じた空間
内に位置することになるので、一次多層実装基板内に高
周波信号線路を設ける場合に比して、より簡易な構造
で、高周波信号の漏れ成分の伝播による不要な線路間結
合と不要な伝播モードの発生による共振現象とを抑制す
ることができる。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 （Ａ）第１実施形態の説明 図１は本発明の第１実施形態としての高周波ＩＣモジュ
ールを示す模式的平面図で、この図１において、１は一
次多層実装基板（以下、単に「実装基板１」ともい
う）、２はこの一次多層実装基板１上に実装されたＩＣ
チップ（集積回路）をそれぞれ表す。また、図２は図１
においてＩＣチップ２を実装しない状態での一次多層実
装基板の模式的平面図、図３は図１及び図２に示す一次
多層実装基板１の裏面（ＩＣチップ２が実装される面と
反対の面）を示す模式的平面図である。
【００１８】さらに、図４は図１に示す実装基板１のＡ
−Ａ断面図、図５は図１に示す実装基板１のＢ−Ｂ断面
図、図６は図１に示す実装基板１のＣ−Ｃ断面図、図７
は図１に示す実装基板１のＤ−Ｄ断面図をそれぞれ示
す。ただし、これらの図４〜図７に示す各断面図は、図
１においてフリップチップ実装されたＩＣチップ２と実
装基板１との間に封じ樹脂１５を注入し、さらに実装基
板１の表面全体をモールド樹脂１６で覆ってＩＣチップ
２を固定した状態での断面図をそれぞれ表している。
【００１９】そして、実装基板１は、図１及び図４に示
すように、セラミック基板等の誘電体基板１１を有して
おり、この誘電体基板１１の一方の面（ＩＣチップ実装
面）には、図１に示すように、ＩＣチップ２の紙面左側
の一辺に設けられた１つの電極（ＲＦ信号端子）７０と
接続されるコプレーナ線路２０と、ＩＣチップ２の紙面
右側の一辺に複数（３つ）設けられた電極（ＲＦ信号端
子）７１，７２，７３とそれぞれ接続されるコプレーナ
線路（集積回路接続部）２１，２２，２３と、これらの
コプレーナ線路２０〜２３を避けて誘電体基板１１のＩ
Ｃチップ実装面を部分的に被覆するメタルプレート（グ
ランドメタル）１２（網がけ部参照）とが設けられてい
る。
【００２０】このように、実装基板１とＩＣチップ２と
の接続部に幅が狭く長さの短いコプレーナ線路２０，２
１，２２，２３を用いることにより、ＩＣチップ２の同
じ辺側にＲＦ信号端子７１，７２，７３との接続部が複
数設けられている場合でも、それらの間のアイソレーシ
ョン劣化を抑制することができるので、マイクロ波帯や
ミリ波帯の高周波信号を扱う場合でもＩＣチップ２のフ
リップチップ実装が可能となる。
【００２１】なお、「フリップチップ実装」とは、周知
のように、集積回路の実装方法の一種であり、図４及び
図５に示すように、メタルバンプ（接続用金属柱）２７
を介して、裏返したＩＣチップ２のメタルプレート（グ
ランドメタル）２６と実装基板１（グランドメタル１
２）とを直接接続する実装方法である。この「フリップ
チップ実装」では、ワイヤボンディングに比べて、接続
長を大幅に短縮することができるので、寄生インダクタ
ンスなどによる影響を低減できるというメリットがあ
る。
【００２２】また、図３に示すように、誘電体基板１１
のＩＣチップ実装面の反対面には、外部接続端子を構成
するコプレーナ線路４０，４１，４２，４３が設けられ
るとともに、これらのコプレーナ線路４０〜４３を避け
て誘電体基板１１のＩＣチップ実装面の反対面（非ＩＣ
チップ実装面）の全体を被覆するメタルプレート（グラ
ンドメタル）１３が設けられている。
【００２３】なお、メタルプレート１２，１３は、それ
ぞれ、誘電体基板１１上に蒸着あるいはメッキ加工等に
より形成される。また、実装基板１の同じ辺側に位置す
る複数のコプレーナ線路（外部接続端子）４１，４２，
４３については、端子間のアイソレーションを確保する
ために、図３に示すように、ＩＣチップ実装面のコプレ
ーナ線路２１，２２，２３（ＩＣチップ２の同じ辺側に
複数設けられたＲＦ信号端子７１，７２，７３）の間隔
よりも可能な限り広い間隔で配置されている。
【００２４】そして、図１，図３及び図４に示すよう
に、誘電体基板１１内には、ＩＣチップ実装面のコプレ
ーナ線路２０，２１，２２，２３（ＩＣチップ２のＲＦ
信号端子７０，７１，７２，７３）に対応して、４本の
ストリップライン（高周波信号線路）３０，３１，３
２，３３が設けられており、それぞれの一端がスルーホ
ール２０ａ，２１ａ，２２ａ，２３ａにより対応するコ
プレーナ線路２０，２１，２２，２３と接続され、それ
ぞれの他端がスルーホール３０ａ，３１ａ，３２ａ，３
３ａにより非ＩＣチップ実装面のコプレーナ線路４０，
４１，４２，４３と接続される。
【００２５】ここで、コプレーナ線路４１，４２，４３
が上記のようにコプレーナ線路２１，２２，２３の間隔
よりも広い間隔で配置されているので、本実施形態で
は、ストリップライン３１，３３については、図１及び
図３中に破線で示すように、ＩＣチップ２から離れるほ
どライン間隔が広くなるよう誘電体基板１１内において
クランク状に配置されている。勿論、このようにクラン
ク状に配置することが必須というわけでなく、直線状や
曲線状に配置されていてもよい。
【００２６】以上の接続により、ＩＣチップ２のＲＦ信
号端子７０，７１，７２，７３（コプレーナ線路２０，
２１，２２，２３）と、実装基板１の裏面に設けられた
対応する外部接続端子４０，４１，４２，４３とが、誘
電体基板１１内のストリップライン３０，３１，３２，
３３を介して電気的に接続されて、信号ラインが実装基
板１の裏面に取り出されることになる（図４参照）。
【００２７】このように、ストリップライン４０，４
１，４２，４３，スルーホール２０ａ，２１ａ，２２
ａ，２３ａ及び３０ａ，３１ａ，３２ａ，３３ａを用い
て、信号ラインを取り出す面を実装基板１の裏面とし、
その裏面の外部接続端子をコプレーナ線路４０，４１，
４２，４３とすることで、二次実装基板への表面実装型
のモジュールとすることができる。なお、二次実装基板
への表面実装については後述する。
【００２８】そして、上記の構成に加えて、本実施形態
の実装基板１には、図１〜図７中に示すように、上述し
たストリップライン３０，３１，３２，３３と接続され
たスルーホール２０ａ，２１ａ，２２ａ，２３ａ及び３
０ａ，３１ａ，３２ａ，３３ａとは別に、上記の各グラ
ンドメタル１２及び１３を接続（グランド接続）する複
数のスルーホール５０（一部については符号省略）が設
けられている。
【００２９】これらのスルーホール５０は、図１〜図３
にそれぞれ示すように、基本的に、各ストリップライン
３０，３１，３２，３３をそれぞれ取り囲むように各ス
トリップライン３０，３１，３２，３３に沿って設けら
れており、これにより、ストリップライン３０，３１，
３２，３３を伝送する高周波信号（マイクロ波帯やミリ
波帯の信号）の不要な漏れ成分の伝播による悪影響が抑
制される。つまり、これらのスルーホール５０は高周波
制限部材として機能するのである。
【００３０】特に、本実施形態では、ストリップライン
３１，３２，３３間にそれぞれストリップライン３１，
３２，３３に沿ってスルーホール５０が配列されている
ので、実装基板１の同じ辺側に設けられた各ストリップ
ライン３１，３２，３３の近接部分間（ＩＣチップ２の
同じ辺側に近接して複数設けられたＲＦ信号端子７１，
７２，７３の間）での不要な漏れ成分の結合と、当該漏
れ成分がグランドメタル１２，１３で挟まれた誘電体基
板１１を導波管とする管内波長で共振することにより不
要な伝播モードが発生して不要な高周波信号成分が誘電
体基板１１内をストリップライン３１，３２，３３と交
差する方向（図７の紙面左右方向）に伝播することとが
それぞれ抑制される。従って、ストリップライン３１，
３２，３３間のアイソレーションの劣化が大幅に抑制さ
れる。
【００３１】このため、各スルーホール５０の配置間隔
は使用高周波信号の波長に応じて定められる。即ち、一
般に、導波管は、その長辺の長さの２倍の波長（これを
遮断波長という）以上の波長の電磁波を伝播することが
できないので、遮断波長が使用高周波信号の波長となる
ように、スルーホール５０の配置間隔を狭くしてスルー
ホール５０の配置により構成される導波管の一辺の長さ
を短くすればよいのである。
【００３２】なお、ストリップライン３１，３２，３３
毎に異なる周波数（波長）の信号を伝送するような場合
には、それぞれの波長を考慮してスルーホール５０の配
置間隔を設定すればよいことになる（例えば、最小波長
が遮断波長となるように配置間隔を設定する）。また、
本実施形態では、より大きなアイソレーション劣化抑止
効果を得るために、図１〜図３にそれぞれ示すように、
スルーホール５０を、部分的に、ストリップライン３
０，３１，３２，３３に沿って二重又は三重に配列した
り、ＩＣチップ２の実装位置に相当する部分には密集し
て配列したりしている。ただし、勿論、少なくとも、同
じ辺側に設けられたストリップライン３１，３２，３３
間（特に、近接部分間）にさえスルーホール５０を設け
れば、或る程度のアイソレーション劣化抑止効果は期待
できる。
【００３３】さらに、上記のように高周波制限部材を複
数のスルーホールにより構成することで、既知のスルー
ホール加工技術を用いて比較的簡易に上述したライン間
結合と共振現象とを抑制することが可能となるので、製
造コストを抑えることができるという利点も得られる。
また、本モジュールにかける樹脂は、２回に分け２種類
にしている。即ち、図４及び図５に示すように、初めの
封じ樹脂１５で実装基板１とＩＣチップ２との接続部を
覆ってしまうようにし、次のモールド樹脂１６を１種類
目の封じ樹脂１５よりも多くかけ固めてしまう。これに
より、ＩＣチップ２が補強固定される。この場合、１種
類目の封じ樹脂１５が実装基板１とＩＣチップ２との接
続部を覆っているので、２種類目のモールド樹脂１６は
誘電損失が悪いものでもよい。また、電波吸収体を２種
類目のモールド樹脂１６に混ぜれば、ＩＣチップ２の裏
面からの電波の不要放射を防ぐこともできる。ただし、
勿論、１種類の樹脂でＩＣチップ２を覆うようにしても
よい。
【００３４】さらに、上記のように後で樹脂モールド加
工を施す場合は、実装基板１とＩＣチップ２とが一体固
定されるので、誘電体実装基板１１には、薄いフィルム
状ものを用いることもできる。また、実装基板１の裏面
に設けられた外部接続端子（コプレーナ線路）４０，４
１，４２，４３は二次実装のことを考慮してライン幅を
広くしてある。即ち、上述した構造を有する実装基板１
は、図８及び図９（図８におけるＥ−Ｅ断面図）に示す
ように、その裏面に設けられた外部接続端子４０，４
１，４２，４３である各コプレーナ線路と、二次実装基
板３の表面に設けられた信号線路６０，６１，６２，６
３とをそれぞれメタルバンプ（接続用金属柱）４を介し
て接続することにより、二次実装基板３上に表面実装モ
ジュールとして実装することができる。
【００３５】このため、外部接続端子４０，４１，４
２，４３である各コプレーナ線路は二次実装基板３の信
号線路６０，６１，６２，６３の線路幅に合わせてそれ
ぞれの線路幅が設計されるのである。このように、外部
接続端子４０，４１，４２，４３（信号線路６０，６
１，６２，６３）の線路幅を広くしても、それぞれの線
路間隔が広いためアイソレーションの劣化は招かない。
なお、かかるメタルバンプ接続により実装基板１と二次
実装基板３との間に生まれる空間にも、例えば、電波吸
収体を含んだ樹脂を注入してもよい。
【００３６】また、図８及び図９に示すように、二次実
装基板３は、誘電体基板６４を有しており、その表面
（実装基板１の実装面）に信号線路６０，６１，６２，
６３と、実装基板１の面積に応じた面積のメタルプレー
ト（グランドメタル）６５とが設けられており、その裏
面全体にメタルプレート（グランドメタル）６３が設け
られており、各グランドメタル６５，６３を接続するス
ルーホール５１が誘電体基板６４内に適宜数設けられた
構造になっている。
【００３７】このスルーホール５１を設けることで、メ
タルバンプ４を介して放熱効果も向上する。 （Ａ１）第１実施形態の第１変形例の説明 なお、ＩＣチップ２は、例えば図１０に示すように、そ
の内部に用いられる信号伝送線路２５に逆マイクロスト
リップ線路などの信号線路を用い、ＩＣチップ２表面に
近い層においてグランドメタル２６により遮蔽した形に
してもよい。これにより、フリップチップ実装面の信号
線露出部は実装基板１とＩＣチップ２との接続部の波長
に対して長くないコプレーナ線路２０，２１，２２，２
３だけとなる。
【００３８】したがって、ＩＣチップ２を樹脂１５，１
６でモールド固定する場合でも、信号の伝送に影響を直
接与える部分を最小限にでき、高周波線路特性に誘電体
基板１１との接続のメタルバンプ２７の高さ変動による
影響及び固定樹脂１５，１６の影響を与えることがな
い。その結果、マイクロ波帯やミリ波帯等の高周波帯で
も、端子間のアイソレーションを確保し、尚且つ、ＩＣ
チップ２をフリップチップ実装した樹脂モールドタイプ
の表面実装モジュールを実現できる。
【００３９】 （Ａ２）第１実施形態の第２変形例の説明 次に、図１１は２つのＩＣチップ２Ａ（１×２端子）及
びＩＣチップ２Ｂ（２×３端子）を１つの一次多層実装
基板１Ａにフリップチップ実装した高周波ＩＣモジュー
ルの構成を示す模式的平面図、図１２はこの図１１に示
す一次多層実装基板１Ａの裏面を示す模式的平面図、図
１３は図１１におけるＡ′−Ａ′断面図、図１４は図１
１におけるＢ′−Ｂ′断面図をそれぞれ示す。ただし、
図１１において封じ樹脂１５及びモールド樹脂１６の図
示は省略している。
【００４０】そして、これらの図１１〜図１４に示すよ
うに、本変形例における一次多層実装基板１Ａも、誘電
体基板１１を有し、その表面には、ＩＣチップ２ＡのＲ
Ｆ信号端子７０，７４，７５との接続部を構成するコプ
レーナ線路２０，８１，８２と、ＩＣチップ２ＢのＲＦ
信号端子７６，７７，７１，７３との接続部を構成する
コプレーナ線路８３，８４，２１，２２，２３と、これ
らのコプレーナ線路２０，８１，８２及び８３，８４，
２１，２２，２３を避けて誘電体基板１１を部分的に覆
うメタルプレート（グランドメタル）１２とが設けら
れ、その裏面には、図３に示すものと同様の外部接続端
子（コプレーナ線路）４０，４１，４２，４３と、これ
らの外部接続端子４０，４１，４２，４３を避けて誘電
体基板１１の全面を覆うメタルプレート（グランドメタ
ル）１３とが設けられている。
【００４１】そして、誘電体基板１１内には、ストリッ
プライン３０，３１，３２，３３が設けられており、図
４に示すものと同様に、ストリップライン３０の一端が
スルーホール２０ａによりＩＣチップ２ＡのＲＦ信号端
子７０がメタルバンプ２７を介してバンプ接続されるコ
プレーナ線路２０と接続され、他端がスルーホール３０
ａにより裏面の外部接続端子４０と接続される。
【００４２】同様に、ストリップライン３１，３２，３
３の一端がそれぞれ対応するスルーホール２１ａ，２２
ａ，２３によりＩＣチップ２ＢのＲＦ信号端子７１，７
２，７３がメタルバンプ２７を介してバンプ接続される
コプレーナ線路２１，２２，２３と接続され、他端がそ
れぞれ対応するスルーホール３１ａ，３２ａ，３３ａに
より裏面の外部接続端子４１，４２，４３と接続され
る。
【００４３】また、この場合も、図１１及び図１２に示
すように、アイソレーションの劣化を抑止するために、
第１実施形態と同様に、ストリップライン３０，３１，
３２，３３を取り囲むように、上下のグランドメタル１
２，１３を接続するスルーホール５０が設けられる。そ
して、誘電体基板１１内のＩＣチップ２Ａ，２Ｂ間に相
当する位置には、各ＩＣチップ２ＡのＲＦ信号端子７４
（コプレーナ線路８１）とＩＣチップ２ＢのＲＦ信号端
子７６（コプレーナ線路８３）、ＩＣチップ２ＡのＲＦ
信号端子７５（コプレーナ線路８２）とＩＣチップ２Ｂ
のＲＦ信号端子７７（コプレーナ線路８４）とをそれぞ
れ接続するためのストリップライン３５，３６が設けら
れており、それぞれの一端がスルーホール８１ａ，８２
ａによりＩＣチップ２Ａがコプレーナ線路８１，８２と
接続され、それぞれの他端がスルーホール８３ａ，８４
ａによりコプレーナ線路８３，８４と接続される。
【００４４】これにより、ＩＣチップ２Ａ，２Ｂ同士
が、誘電体基板１１内のストリップライン３５，３６を
通じて互いに接続される。そして、この場合も、図１１
及び図１２に示すように、これらのストリップライン３
５，３６を取り囲むように、上下のグランドメタル１
２，１３を接続するスルーホール５０が設けられる。こ
れにより、複数のＩＣチップ２Ａ，２Ｂ同士の信号接続
線路が複数本（ストリップライン３５，３６）必要な場
合でも、第１実施形態と同様に、必要なアイソレーショ
ンを確保できる。また、ＩＣチップ２Ａ，２Ｂの実装面
に露出する信号線路部分は１つのＩＣチップ２を実装す
る第１実施形態の場合と同等である。さらに、ＩＣチッ
プ２Ａ，２Ｂ同士の接続信号線路はストリップライン３
５，３６として誘電体基板１１内に設けられているの
で、モールド樹脂加工による影響もない。
【００４５】なお、本変形例においても、各ＩＣチップ
２Ａ，２Ｂは、第１変形例と同様に、内部の信号線路に
逆マイクロストリップ線路などを用い、ＩＣチップ２表
面に近い層においてグランドメタルにより遮蔽した形に
してもよい。また、１つの一次多層実装基板にＩＣチッ
プを３つ以上実装する場合も上記と同様にして必要なア
イソレーションを確保することができる。
【００４６】（Ｂ）第２実施形態の説明 図１５は本発明の第２実施形態としての高周波ＩＣモジ
ュールを示す模式的平面図で、この図１５において、１
Ｂは一次多層実装基板（以下、単に「実装基板１Ｂ」と
もいう）、２はこの実装基板１Ｂ上に実装されたＩＣチ
ップ（集積回路）をそれぞれ表す。また、図１６はこの
図１５に示す実装基板１Ｂの裏面を示す模式的平面図、
図１７は二次実装時の図１５におけるＦ−Ｆ断面図、図
１８は二次実装時の図１５におけるＧ−Ｇ断面図をそれ
ぞれ示す。
【００４７】なお、二次実装時の高周波ＩＣモジュール
の平面図は図８に示すものと同様である。また、これら
の図１５〜図１８において、既述の符号と同一符号を付
したものは、特に断らない限り、それぞれ既述の部分と
同一もしくは同様のものとする。さらに、図１５におい
ても、封じ樹脂１５及びモールド樹脂１６の図示は省略
している。
【００４８】そして、本第２実施形態では、図１６及び
図１８に示すように、実装基板１Ｂを構成する誘電体基
板１１の裏面に、マイクロストリップライン３０′，３
１′，３２′，３３′が蒸着やメッキなどによりメタル
パターンとして設けられている。これらのマイクロスト
リップライン３０′，３１′，３２′，３３′は、それ
ぞれ、その一端が外部接続端子４０′，４１′，４
２′，４３′としてその線路幅が信号線路幅よりも広く
なるように成形されている。つまり、本実施形態の外部
接続端子４０′，４１′，４２′，４３′は、それぞ
れ、マイクロストリップライン３０′，３１′，３
２′，３３′の一部として一体成形され、高周波信号線
路としての機能と共用化されているのである。
【００４９】また、本実施形態においても、実装基板１
Ｂの同じ辺側に位置するマイクロストリップライン３
１′，３３′については、ライン間のアイソレーション
を確保するために、ＩＣチップ２から離れるにつれて
（図１６の紙面右方向へ向けて）ライン間隔が広くなる
ようクランク状に配置される。このため二次実装基板３
における信号線路６１，６２，６３の線路間隔を十分に
離すことができ、二次実装基板３でのアイソレーション
も確保できる。なお、本実施形態においても、第１実施
形態と同様に、クランク状配置が必須というわけではな
い。
【００５０】さらに、図１５〜図１７に示すように、上
記の各マイクロストリップライン３０′，３１′，３
２′，３３′の他端は、それぞれ、スルーホール２０
ａ，２１，２２ａ，２３ａによりＩＣチップ２のＲＦ信
号端子７０，７１，７２，７３がメタルバンプ２７を介
して接続されるコプレーナ線路２０，２１，２２，２３
と接続される。
【００５１】そして、本実施形態においても、主に図１
５及び図１６に示すように、上述したマイクロストリッ
プライン３０′，３１′，３２′，３３′と接続された
スルーホール２０ａ，２１ａ，２２ａ，２３ａとは別
に、上記の各グランドメタル１２及び１３′を接続する
複数のスルーホール５０（一部については符号省略）が
設けられている。
【００５２】これらのスルーホール５０も、図１５及び
図１６にそれぞれ示すように、基本的に、各マイクロス
トリップライン３０′，３１′，３２′，３３′をそれ
ぞれ取り囲むように各マイクロストリップライン３
０′，３１′，３２′，３３′に沿って設けられてお
り、これにより、マイクロストリップライン３０′，３
１′，３２′，３３′を伝送する高周波信号（マイクロ
波帯やミリ波帯の信号）の不要な漏れ成分による実装基
板１Ｂ内での悪影響が抑制される。
【００５３】そして、二次実装時には、図１７及び図１
８に示すように、上記の構造を有するモジュールを、メ
タルバンプ４を介して、二次実装基板３に接続する。こ
の際、少なくとも、上記の外部接続端子４０′，４
１′，４２′，４３′と、二次実装基板３上の信号線路
６０，６１，６２，６３（図８参照）とがメタルバンプ
４を介して相互に接続されることになる。
【００５４】この結果、ＩＣチップ２のＲＦ信号端子７
０，７１，７２，７３が、実装基板１Ｂの裏面に配置さ
れたマイクロストリップライン３０′，３１′，３
２′，３３′（外部接続端子４０′，４１′，４２′，
４３′）を通じて二次実装基板３の信号線路６０，６
１，６２，６３と接続されることになる。以上のよう
に、本第２実施形態によれば、ＩＣチップ２の同じ辺側
に複数設けられたＲＦ信号端子７１，７２，７３（コプ
レーナ線路２１，２２，２３）と、実装基板１Ｂの裏面
においてＩＣチップ２から離れるにつれてライン間隔が
広くなるよう配置したマイクロストリップライン３
１′，３２′，３３′とをスルーホール２１ａ，２２
ａ，２３ａにより接続するとともに、各マイクロストリ
ップライン３１′，３２′，３３′をそれぞれ取り囲む
ように各マイクロストリップライン３１′，３２′，３
３′に沿って複数のスルーホール５０を設けているの
で、マイクロ波帯やミリ波帯の信号を扱う場合でも、確
実に、必要な外部接続端子４１′，４２′，４３′間、
ひいては、二次実装基板３上の信号線路６１，６２，６
３間のアイソレーションを確保することができる。
【００５５】また、上述した実施形態では、図９と図１
７とを比較してみても分かるように、マイクロストリッ
プライン３０′，３１′，３２′，３３′を実装基板１
Ｂの裏面にメタルパターンとして設けるので、図９に示
すように実装基板１Ｂ（誘電体基板１１）内にマイクロ
ストリップライン３０，３１，３２，３３を設ける場合
に比して、製造が簡易である。
【００５６】この場合、マイクロストリップライン３
０′，３１′，３２′，３３′は、実装基板１Ｂの裏面
に露出することになるが、二次実装基板３への表面実装
により、実装基板１Ｂのグランドメタル１３′と二次実
装基板３のグランドメタル６５とで閉じられた空間内に
位置することになるので、ライン間のアイソレーション
の劣化は招かない。
【００５７】また、本実施形態のようにマイクロストリ
ップライン３０′，３１′，３２′，３３′をメタルパ
ターンとして一次多層実装基板１Ｂの裏面に設ける場合
は、上述したごとくマイクロストリップライン３０′，
３１′，３２′，３３′の一端を外部接続端子４０′，
４１′，４２′，４３′として共用することで、一次多
層実装基板１Ｂの裏面においてそれぞれを個別に形成す
る場合に比して、信号伝送の信頼性を向上できるととも
に、製造工程数を削減して製造コストの低減を図ること
もできる。
【００５８】（Ｃ）その他 なお、本発明は上述した各実施形態に限定されず、本発
明の趣旨を逸脱しない範囲で種々変形して実施すること
ができる。例えば、上述した各実施形態では、いずれ
も、高周波制限部材を複数のスルーホール５０の配列に
より構成しているが、当該配列に沿って断続的にあるい
は連続して両グランドメタル１２，１３（１３′）を接
続する金属製の壁（壁状部材）を配置することにより構
成してもよい。このようにすれば、より大きなアイソレ
ーション劣化抑止効果を得ることが可能である。
【００５９】また、誘電体基板１１の表面（ＩＣチップ
実装面）に設けるグランドメタル１２は、誘電体基板１
１の全面（ただし、ＩＣチップとの接続部は除く）にし
てもよいし、誘電体基板１１の裏面に設けるグランドメ
タル１３（１３′）は、表面のグランドメタル１２の配
置と同様に一部分としてもよい。さらに、グランドメタ
ル１２，１３（１３′）は、スルーホール５０を配列す
る部分のみに点在あるいは延在するように設けることも
できる。
【００６０】また、上述したＩＣチップ２，２Ａ，２Ｂ
のＲＦ信号端子数は、上記の実施形態に限定されるもの
ではない。少なくとも、同じ辺側に複数のＲＦ信号端子
をもつＩＣチップであれば、上記の実施形態と同様に適
用され、同様の作用効果を得ることができる。 （Ｄ）付記 （付記１） 一辺に複数の高周波信号端子をもつ集積回
路が実装される多層実装基板と、該多層実装基板の該集
積回路が実装される一方の面に設けられ該集積回路の該
複数の高周波信号端子とそれぞれ接続される複数の集積
回路接続部と、該多層実装基板の他方の面において該集
積回路の該一辺に対応する辺側に該集積回路の高周波信
号端子間隔よりも広い間隔で設けられた複数の外部接続
端子部と、該多層実装基板内に設けられ高周波信号を伝
送するための複数の高周波信号線路と、該高周波信号線
路の一端と該多層実装基板の該一方の面に設けられた該
集積回路接続部とを接続する複数のスルーホールと、該
高周波信号線路の他端と該多層実装基板の他方の面に設
けられた該外部接続端子部とをそれぞれ接続する複数の
スルーホールとをそなえるとともに、少なくとも、該多
層実装基板内の該高周波信号線路間に、上記の多層実装
基板の両面をグランド接続し高周波信号の伝播を制限す
る高周波制限部材が該高周波信号線路に沿って設けられ
たことを特徴とする、高周波集積回路モジュール。
【００６１】（付記２） 該高周波制限部材が、上記の
各スルーホールとは別に、該多層実装基板内において少
なくとも該高周波信号線路間に該高周波信号線路に沿っ
て設けられ該多層実装基板の両面をグランド接続する複
数のスルーホールにより構成されたことを特徴とする、
付記１記載の高周波集積回路モジュール。 （付記３） 該集積回路接続部が、それぞれ、コプレー
ナ線路により構成されていることを特徴とする、付記１
又は２に記載の高周波集積回路モジュール。
【００６２】（付記４） 該外部接続端子部が、それぞ
れ、コプレーナ線路により構成されていることを特徴と
する、付記１〜３のいずれか１項に記載の高周波集積回
路モジュール。 （付記５） 一辺に複数の高周波信号端子をもつ集積回
路が実装される一次多層実装基板と、該一次多層実装基
板の該集積回路が実装される一方の面に設けられ該集積
回路の該複数の高周波信号端子とそれぞれ接続される複
数の集積回路接続部と、該一次多層実装基板の他方の面
において該集積回路の該一辺に対応する辺側に該集積回
路の高周波信号端子間隔よりも広い間隔で設けられた複
数の外部接続端子部と、該一次多層実装基板の他方の面
に設けられ該外部接続端子部とそれぞれ一端が接続され
た複数の高周波信号線路と、該高周波信号線路の他端と
該一方の面に設けられた該集積回路接続部とをそれぞれ
接続する複数のスルーホールと、該一次多層実装基板の
該他方の面とバンプ接続される二次多層実装基板とをそ
なえるとともに、少なくとも、該一次多層実装基板の該
他方の面に設けられた該高周波信号線路間に相当する位
置と該一次多層実装基板の該一方の面とをグランド接続
し高周波信号の伝播を制限する高周波制限部材が該高周
波信号線路に沿って設けられたことを特徴とする、高周
波集積回路モジュール。
【００６３】（付記６） 該高周波制限部材が、該スル
ーホールとは別に、該一次多層実装基板内において該一
次多層実装基板の両面をグランド接続する複数のスルー
ホールにより構成されたことを特徴とする、付記５記載
の高周波集積回路モジュール。 （付記７） 該集積回路接続部が、それぞれ、コプレー
ナ線路により構成されていることを特徴とする、付記５
又は６に記載の高周波集積回路モジュール。
【００６４】（付記８） 該高周波信号線路の該一端
が、それぞれ、外部接続端子部として共用化されている
ことを特徴とする、付記５〜７のいずれか１項に記載の
高周波集積回路モジュール。
【００６５】
【発明の効果】以上詳述したように、本発明の高周波集
積回路モジュールによれば、次のような利点が得られ
る。 (1)集積回路の一辺に複数設けられた高周波信号端子に
対応して多層実装基板内に設けられた高周波信号を伝送
する複数の高周波信号線路の間に、多層実装基板の両面
をグランド接続し高周波信号の伝播を制限する高周波制
限部材がその高周波信号線路に沿って設けられているの
で、多層実装基板内での高周波信号の漏れ成分の伝播に
よる不要な線路間結合と不要な伝播モードの発生による
共振現象とを抑制することができる。従って、集積回路
が、マイクロ波帯やミリ波帯といった高周波信号の信号
端子を一辺に複数有している場合でも、最低限必要な信
号端子間のアイソレーションを容易に確保することがで
きる。
【００６６】(2)上記の高周波制限部材を、多層実装基
板内において少なくとも上記の高周波信号線路間に高周
波信号線路に沿って設けられ多層実装基板の両面をグラ
ンド接続する複数のスルーホールにより構成すること
で、既知のスルーホール加工技術を用いて比較的簡易に
上述した線路間結合と共振現象とを抑制することが可能
となるので、製造コストを抑えることができる。
【００６７】(3)多層実装基板の集積回路接続部又は外
部接続端子部もしくはこれらの双方を、それぞれ、コプ
レーナ線路により構成することで、多層実装基板の集積
回路が実装される面やその反対面において、信号線露出
部分を最小限にすることができるので、所定の樹脂によ
る集積回路のモールド加工時等の信号線路に対する影響
を最小限にすることができ、アイソレーション劣化を最
小限に抑制することができる。
【００６８】(4)高周波信号線路を多層実装基板内では
なく裏面に設ける場合でも、二次多層実装基板との接続
により各高周波信号線路を閉じた空間内に位置させるこ
とができるので、一次多層実装基板内に高周波信号線路
を設ける場合に比して、より簡易な構造で、高周波信号
の漏れ成分の伝播による不要な線路間結合と不要な伝播
モードの発生による共振現象とを抑制することができ
る。
【００６９】(5)このように高周波信号線路を多層実装
基板の裏面に設ける場合は、その高周波信号線路の一端
を外部接続端子として共用することで、多層実装基板の
裏面において高周波信号線路と外部接続端子とを個別に
形成する場合に比して、信号伝送の信頼性を向上できる
とともに、製造工程数を削減して製造コストの低減を図
ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態としての高周波ＩＣモジ
ュールを示す模式的平面図である。
【図２】図１においてＩＣチップを実装しない状態での
一次多層実装基板の模式的平面図である。
【図３】図１及び図２に示す一次多層実装基板の裏面を
示す模式的平面図である。
【図４】図１に示す一次多層実装基板のＡ−Ａ断面図で
ある。
【図５】図１に示す一次多層実装基板のＢ−Ｂ断面図で
ある。
【図６】図１に示す一次多層実装基板のＣ−Ｃ断面図で
ある。
【図７】図１に示す一次多層実装基板のＤ−Ｄ断面図で
ある。
【図８】図１〜図７に示す一次多層実装基板を二次多層
実装基板上に実装（二次実装）した状態を示す模式的平
面図である。
【図９】図８におけるＥ−Ｅ断面図である。
【図１０】第１実施形態の第１変形例に係る高周波ＩＣ
モジュールの断面図である。
【図１１】第１実施形態の第２変形例に係る、２つのＩ
Ｃチップを１つの一次多層実装基板にフリップチップ実
装した高周波ＩＣモジュールの構成を示す模式的平面図
である。
【図１２】図１１に示す一次多層実装基板の裏面を示す
模式的平面図である。
【図１３】図１１におけるＡ′−Ａ′断面図である。
【図１４】図１１におけるＢ′−Ｂ′断面図である。
【図１５】本発明の第２実施形態としての高周波ＩＣモ
ジュールを示す模式的平面図である。
【図１６】図１５に示す一次多層実装基板の裏面を示す
模式的平面図である。
【図１７】二次実装時の図１５におけるＦ−Ｆ断面図で
ある。
【図１８】二次実装時の図１５におけるＧ−Ｇ断面図で
ある。
【図１９】従来の高周波ＩＣモジュールを模式的に示す
平面図である。
【図２０】互いに近接しているマイクロストリップライ
ンの電磁界シミュレーションを行なう際のレイアウト例
を示す図である。
【図２１】図２０に示すレイアウト（太さ０．２ｍｍの
マイクロストリップラインが間隔１ｍｍで並んでいる場
合）でのシミュレーションによる伝送特性例を示す図
で、（ａ）は反射特性、（ｂ）はスルー特性をそれぞれ
示す図である。
【図２２】図２０に示すレイアウト（ライン間隔１．５
ｍｍ）でのシミュレーションによる伝送特性例を示す図
で、（ａ）は反射特性、（ｂ）はスルー特性をそれぞれ
示す図である。
【図２３】図２０に示すレイアウト（ライン間隔３．０
ｍｍ）でのシミュレーションによる伝送特性例を示す図
で、（ａ）は反射特性、（ｂ）はスルー特性をそれぞれ
示す図である。
【符号の説明】
１，１Ａ，１Ｂ 一次多層実装基板 ２，２Ａ，２Ｂ ＩＣチップ（集積回路） ３ 二次多層実装基板 ４，２７ メタルバンプ（接続用金属柱） １１，６４ 誘電体基板 １２，１３，１３′，２６，６５ メタルプレート（グ
ランドメタル） １５ 封じ樹脂 １６ モールド樹脂 ２０，２１，２２，２３，８１，８２，８３，８４ コ
プレーナ線路（集積回路接続部） ２０ａ，２１ａ，２２ａ，２３ａ，３０ａ，３１ａ，３
２ａ，３３ａ，５１，８１ａ，８２ａ，８３ａ，８４ａ
スルーホール ２５ 信号伝送線路 ３０，３１，３２，３３，３５，３６ ストリップライ
ン（高周波信号線路） ３０′，３１′，３２′，３３′ マイクロストリップ
ライン（高周波信号線路） ４０，４１，４２，４３ 外部接続端子（コプレーナ線
路） ４０′，４１′，４２′，４３′ 外部接続端子 ５０ スルーホール（高周波制限部材） ６０，６１，６２，６３ 信号線路 ７０，７１，７２，７３ 電極（ＲＦ信号端子）
フロントページの続き Ｆターム(参考） 5J011 CA11 5J014 CA23

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 一辺に複数の高周波信号端子をもつ集積
    回路が実装される多層実装基板と、 該多層実装基板の該集積回路が実装される一方の面に設
    けられ該集積回路の該複数の高周波信号端子とそれぞれ
    接続される複数の集積回路接続部と、 該多層実装基板の他方の面において該集積回路の該一辺
    に対応する辺側に該集積回路の高周波信号端子間隔より
    も広い間隔で設けられた複数の外部接続端子部と、 該多層実装基板内に設けられ高周波信号を伝送するため
    の複数の高周波信号線路と、 該高周波信号線路の一端と該多層実装基板の該一方の面
    に設けられた該集積回路接続部とを接続する複数のスル
    ーホールと、 該高周波信号線路の他端と該多層実装基板の他方の面に
    設けられた該外部接続端子部とをそれぞれ接続する複数
    のスルーホールとをそなえるとともに、 少なくとも、該多層実装基板内の該高周波信号線路間
    に、上記の多層実装基板の両面をグランド接続し高周波
    信号の伝播を制限する高周波制限部材が該高周波信号線
    路に沿って設けられたことを特徴とする、高周波集積回
    路モジュール。
  2. 【請求項２】 該高周波制限部材が、上記の各スルーホ
    ールとは別に、該多層実装基板内において少なくとも該
    高周波信号線路間に該高周波信号線路に沿って設けられ
    該多層実装基板の両面をグランド接続する複数のスルー
    ホールにより構成されたことを特徴とする、請求項１記
    載の高周波集積回路モジュール。
  3. 【請求項３】 該集積回路接続部が、それぞれ、コプレ
    ーナ線路により構成されていることを特徴とする、請求
    項１又は２に記載の高周波集積回路モジュール。
  4. 【請求項４】 該外部接続端子部が、それぞれ、コプレ
    ーナ線路により構成されていることを特徴とする、請求
    項１〜３のいずれか１項に記載の高周波集積回路モジュ
    ール。
  5. 【請求項５】 一辺に複数の高周波信号端子をもつ集積
    回路が実装される一次多層実装基板と、 該一次多層実装基板の該集積回路が実装される一方の面
    に設けられ該集積回路の該複数の高周波信号端子とそれ
    ぞれ接続される複数の集積回路接続部と、 該一次多層実装基板の他方の面において該集積回路の該
    一辺に対応する辺側に該集積回路の高周波信号端子間隔
    よりも広い間隔で設けられた複数の外部接続端子部と、 該一次多層実装基板の他方の面に設けられ該外部接続端
    子部とそれぞれ一端が接続された複数の高周波信号線路
    と、 該高周波信号線路の他端と該一方の面に設けられた該集
    積回路接続部とをそれぞれ接続する複数のスルーホール
    と、 該一次多層実装基板の該他方の面とバンプ接続される二
    次多層実装基板とをそなえるとともに、 少なくとも、該一次多層実装基板の該他方の面に設けら
    れた該高周波信号線路間に相当する位置と該一次多層実
    装基板の該一方の面とをグランド接続し高周波信号の伝
    播を制限する高周波制限部材が該高周波信号線路に沿っ
    て設けられたことを特徴とする、高周波集積回路モジュ
    ール。
JP2002070370A 2002-03-14 2002-03-14 高周波集積回路モジュール Expired - Lifetime JP4081284B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002070370A JP4081284B2 (ja) 2002-03-14 2002-03-14 高周波集積回路モジュール
US10/277,485 US6807063B2 (en) 2002-03-14 2002-10-22 High-frequency integrated circuit module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002070370A JP4081284B2 (ja) 2002-03-14 2002-03-14 高周波集積回路モジュール

Publications (2)

Publication Number Publication Date
JP2003273277A true JP2003273277A (ja) 2003-09-26
JP4081284B2 JP4081284B2 (ja) 2008-04-23

Family

ID=28035053

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002070370A Expired - Lifetime JP4081284B2 (ja) 2002-03-14 2002-03-14 高周波集積回路モジュール

Country Status (2)

Country Link
US (1) US6807063B2 (ja)
JP (1) JP4081284B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005136630A (ja) * 2003-10-29 2005-05-26 Mitsubishi Electric Corp 高周波スイッチ
WO2012144228A1 (ja) * 2011-04-21 2012-10-26 株式会社村田製作所 回路モジュール

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6998709B2 (en) * 2003-11-05 2006-02-14 Broadcom Corp. RFIC die-package configuration
JP2005191536A (ja) * 2003-12-04 2005-07-14 Sharp Corp マイクロ波モノリシック集積回路実装基板、マイクロ波帯通信の送信専用のトランスミッタ装置および送受信用のトランシーバ装置
US7603097B2 (en) * 2004-12-30 2009-10-13 Valeo Radar Systems, Inc. Vehicle radar sensor assembly
US7680464B2 (en) * 2004-12-30 2010-03-16 Valeo Radar Systems, Inc. Waveguide—printed wiring board (PWB) interconnection
US20060160500A1 (en) * 2005-01-14 2006-07-20 Xytrans, Inc. VSAT block up converter (BUC) chip
JP5285842B2 (ja) * 2006-04-13 2013-09-11 パナソニック株式会社 集積回路実装基板および電力線通信装置
TWI356480B (en) * 2007-05-07 2012-01-11 Siliconware Precision Industries Co Ltd Semiconductor package substrate
US8706049B2 (en) * 2008-12-31 2014-04-22 Intel Corporation Platform integrated phased array transmit/receive module
US8467737B2 (en) * 2008-12-31 2013-06-18 Intel Corporation Integrated array transmit/receive module
JPWO2012014527A1 (ja) * 2010-07-29 2013-09-12 株式会社村田製作所 高周波モジュールおよび通信装置
US9653796B2 (en) 2013-12-16 2017-05-16 Valeo Radar Systems, Inc. Structure and technique for antenna decoupling in a vehicle mounted sensor
JP2017204511A (ja) * 2016-05-10 2017-11-16 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
WO2019098012A1 (ja) * 2017-11-16 2019-05-23 株式会社村田製作所 樹脂多層基板、電子部品およびその実装構造
JP6841342B2 (ja) * 2017-11-16 2021-03-10 株式会社村田製作所 樹脂多層基板、電子部品およびその実装構造
US20200212536A1 (en) * 2018-12-31 2020-07-02 Texas Instruments Incorporated Wireless communication device with antenna on package

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2996510B2 (ja) * 1990-11-30 2000-01-11 株式会社日立製作所 電子回路基板
US5639989A (en) * 1994-04-19 1997-06-17 Motorola Inc. Shielded electronic component assembly and method for making the same
JP2661568B2 (ja) 1994-11-14 1997-10-08 日本電気株式会社 導波管・平面線路変換器
JP3537626B2 (ja) 1997-04-22 2004-06-14 京セラ株式会社 高周波用パッケージ
US6057600A (en) * 1997-11-27 2000-05-02 Kyocera Corporation Structure for mounting a high-frequency package
JP3496752B2 (ja) * 1998-02-19 2004-02-16 シャープ株式会社 マイクロ波・ミリ波装置
JP2001036309A (ja) 1999-07-15 2001-02-09 Nec Eng Ltd マルチチップモジュール接続構造

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005136630A (ja) * 2003-10-29 2005-05-26 Mitsubishi Electric Corp 高周波スイッチ
JP4518776B2 (ja) * 2003-10-29 2010-08-04 三菱電機株式会社 高周波スイッチおよび高周波スイッチ装置
WO2012144228A1 (ja) * 2011-04-21 2012-10-26 株式会社村田製作所 回路モジュール
JP5807675B2 (ja) * 2011-04-21 2015-11-10 株式会社村田製作所 回路モジュール
US9252476B2 (en) 2011-04-21 2016-02-02 Murata Manufacturing Co., Ltd. Circuit module including a splitter and a mounting substrate

Also Published As

Publication number Publication date
US6807063B2 (en) 2004-10-19
US20030174479A1 (en) 2003-09-18
JP4081284B2 (ja) 2008-04-23

Similar Documents

Publication Publication Date Title
US7479841B2 (en) Transmission line to waveguide interconnect and method of forming same including a heat spreader
US10299368B2 (en) Surface integrated waveguides and circuit structures therefor
US7939907B2 (en) Semiconductor device including a digital semiconductor element and an analog semiconductor element in a common semiconductor device
JP3734807B2 (ja) 電子部品モジュール
US7964937B2 (en) Multilayer dielectric substrate and semiconductor package
JP4081284B2 (ja) 高周波集積回路モジュール
US7436056B2 (en) Electronic component package
JP2000278009A (ja) マイクロ波・ミリ波回路装置
JP4623850B2 (ja) 高周波半導体素子収納用パッケージおよびその実装構造
WO2014068811A1 (ja) 半導体パッケージ及びその実装構造
US10325850B1 (en) Ground pattern for solderability and radio-frequency properties in millimeter-wave packages
JPH09321501A (ja) 多層高周波回路基板
US6914787B2 (en) Electronic component module
JP2571029B2 (ja) マイクロ波集積回路
JP3999177B2 (ja) 高周波回路基板
JPH11340701A (ja) 高周波伝送線路の接続構造
US20220407204A1 (en) Microwave system and apparatus
JP2798070B2 (ja) 複合マイクロ波集積回路
JP2011172173A (ja) ミリ波回路モジュール及びそれを用いたミリ波送受信機
JP2002185201A (ja) 高周波用配線基板
WO2016098340A1 (ja) 半導体チップおよび導波管変換システム
JP2005130406A (ja) 導波管部材および導波管ならびに高周波モジュール
JP4329702B2 (ja) 高周波デバイス装置
JP2001185918A (ja) 高周波用配線基板
JP3987659B2 (ja) 高周波半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071030

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080208

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110215

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4081284

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110215

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120215

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130215

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130215

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140215

Year of fee payment: 6

EXPY Cancellation because of completion of term