JP2003256071A - 記憶装置およびクロック制御回路 - Google Patents
記憶装置およびクロック制御回路Info
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- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
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- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B2005/0002—Special dispositions or recording techniques
- G11B2005/0005—Arrangements, methods or circuits
- G11B2005/001—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure
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- G—PHYSICS
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- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/012—Recording on, or reproducing or erasing from, magnetic disks
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- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 消費電力を低減すること。
【解決手段】 磁気ディスク２１へのデータのリード／
ライトに関する制御を行うＣＰＵ１１０と、複数の周波
数のクロック信号を生成するＰＬＬ回路１１と、ＣＰＵ
１１０の制御対象に応じて、該ＣＰＵ１１０へ供給すべ
きクロック信号の周波数を、複数の周波数の中から選択
するオア回路１０４とを備えている。
ライトに関する制御を行うＣＰＵ１１０と、複数の周波
数のクロック信号を生成するＰＬＬ回路１１と、ＣＰＵ
１１０の制御対象に応じて、該ＣＰＵ１１０へ供給すべ
きクロック信号の周波数を、複数の周波数の中から選択
するオア回路１０４とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、データのライト／
リードに用いられる記憶装置およびクロック制御回路に
関するものであり、消費電力を低減することができる記
憶装置およびクロック制御回路に関するものである。
リードに用いられる記憶装置およびクロック制御回路に
関するものであり、消費電力を低減することができる記
憶装置およびクロック制御回路に関するものである。
【０００２】
【従来の技術】図５は、従来の磁気ディスク装置の構成
例１を示すブロック図である。この図において、発振回
路１０は、基準クロック信号を生成し、ＰＬＬ（Phase
LockedLoop）回路１１へ供給する回路である。
例１を示すブロック図である。この図において、発振回
路１０は、基準クロック信号を生成し、ＰＬＬ（Phase
LockedLoop）回路１１へ供給する回路である。
【０００３】ＰＬＬ回路１１は、発振回路１０から供給
される基準クロック信号に基づいて、例えば、２０ＭＨ
ｚ、５０ＭＨｚ、１００ＭＨｚという三種類のクロック
周波数のクロック信号を生成する。
される基準クロック信号に基づいて、例えば、２０ＭＨ
ｚ、５０ＭＨｚ、１００ＭＨｚという三種類のクロック
周波数のクロック信号を生成する。
【０００４】ＨＤＣ（Hard Disk Controller）１２は、
ＰＬＬ回路１１から供給される５０ＭＨｚのクロック信
号に基づいて動作し、リード／ライト制御や、サーボ制
御等を実行する。ＳＲＡＭ（Static Random Access Mem
ory）１３は、ＰＬＬ回路１１から供給される１００Ｍ
Ｈｚのクロック信号に基づいて動作し、高速アクセスが
可能なメモリである。
ＰＬＬ回路１１から供給される５０ＭＨｚのクロック信
号に基づいて動作し、リード／ライト制御や、サーボ制
御等を実行する。ＳＲＡＭ（Static Random Access Mem
ory）１３は、ＰＬＬ回路１１から供給される１００Ｍ
Ｈｚのクロック信号に基づいて動作し、高速アクセスが
可能なメモリである。
【０００５】シリアルポート１４は、ＨＤＣ１２と、後
述するサーボ制御部２３およびリードチャネル２７との
間でシリアルデータ通信を行うためのポートである。Ｃ
ＰＵ（Central Processing Unit：中央演算装置）１５
は、ＰＬＬ回路１１から供給される１００ＭＨｚのクロ
ック信号に基づいて動作し、磁気ディスク装置の各部
（ＨＤＣ１２、ＳＲＡＭ１３、シリアルポート１４）を
制御する。
述するサーボ制御部２３およびリードチャネル２７との
間でシリアルデータ通信を行うためのポートである。Ｃ
ＰＵ（Central Processing Unit：中央演算装置）１５
は、ＰＬＬ回路１１から供給される１００ＭＨｚのクロ
ック信号に基づいて動作し、磁気ディスク装置の各部
（ＨＤＣ１２、ＳＲＡＭ１３、シリアルポート１４）を
制御する。
【０００６】ディスクエンクロージャ２０は、磁気ディ
スク２１、スピンドルモータ２２等を収容している。磁
気ディスク２１は、磁気的にデータを記憶する円板状の
記録媒体である。スピンドルモータ２２は、サーボ制御
部２３により駆動制御され、磁気ディスク２１を高速回
転させる。
スク２１、スピンドルモータ２２等を収容している。磁
気ディスク２１は、磁気的にデータを記憶する円板状の
記録媒体である。スピンドルモータ２２は、サーボ制御
部２３により駆動制御され、磁気ディスク２１を高速回
転させる。
【０００７】ヘッド２４は、極めて狭い幅のギャップが
形成されたヘッドコアと、該ヘッドコアに巻回されたコ
イルとから構成されており、磁気ディスク２１の近傍に
配設されている。このヘッド２４は、ライト時に上記コ
イルに供給される記録電流で発生する磁界により、磁気
ディスク２１にデータをライトする一方、リード時に磁
気ディスク２１に記録されているデータを磁気的に再生
する。
形成されたヘッドコアと、該ヘッドコアに巻回されたコ
イルとから構成されており、磁気ディスク２１の近傍に
配設されている。このヘッド２４は、ライト時に上記コ
イルに供給される記録電流で発生する磁界により、磁気
ディスク２１にデータをライトする一方、リード時に磁
気ディスク２１に記録されているデータを磁気的に再生
する。
【０００８】ボイスコイルモータ２５は、キャリッジ
（図示略）を介してヘッド２４を磁気ディスク２１の半
径方向へ移動させる。サーボ制御部２３は、スピンドル
モータ２２およびボイスコイルモータ２５を駆動制御
し、磁気ディスク２１におけるヘッド２４のサーボ（位
置決め）制御を行う。
（図示略）を介してヘッド２４を磁気ディスク２１の半
径方向へ移動させる。サーボ制御部２３は、スピンドル
モータ２２およびボイスコイルモータ２５を駆動制御
し、磁気ディスク２１におけるヘッド２４のサーボ（位
置決め）制御を行う。
【０００９】ヘッドＩＣ（Integrated Circuit）２６
は、ライトアンプおよびプリアンプ（いずれも図示略）
を備えている。ライトアンプは、ヘッド２４へ供給すべ
き記録電流の極性をライトデータに従って切り替える機
能を備えている。一方、プリアンプは、ヘッド２４によ
り検知された再生信号（リード信号）を増幅する機能を
備えている。
は、ライトアンプおよびプリアンプ（いずれも図示略）
を備えている。ライトアンプは、ヘッド２４へ供給すべ
き記録電流の極性をライトデータに従って切り替える機
能を備えている。一方、プリアンプは、ヘッド２４によ
り検知された再生信号（リード信号）を増幅する機能を
備えている。
【００１０】リードチャネル２７は、ライトデータを磁
気ディスク２１にライトするための変調回路や、ライト
データをシリアルデータに変換するパラレル／シリアル
変換回路や、磁気ディスク２１からデータをリードする
ための復調回路等を備えている。
気ディスク２１にライトするための変調回路や、ライト
データをシリアルデータに変換するパラレル／シリアル
変換回路や、磁気ディスク２１からデータをリードする
ための復調回路等を備えている。
【００１１】上記構成において、ＣＰＵ１５には、図６
に示した１００ＭＨｚ（固定）のクロック信号が常時供
給されている。この状態で、ＨＤＣ１２の動作中におい
ては、ＣＰＵ１５は、図６に示した待機時間を設けるこ
とにより上記クロック信号の周波数を１００ＭＨｚから
５０ＭＨｚに変換し、該クロック信号（５０ＭＨｚ）に
基づいて、ＨＤＣ１２を制御する。
に示した１００ＭＨｚ（固定）のクロック信号が常時供
給されている。この状態で、ＨＤＣ１２の動作中におい
ては、ＣＰＵ１５は、図６に示した待機時間を設けるこ
とにより上記クロック信号の周波数を１００ＭＨｚから
５０ＭＨｚに変換し、該クロック信号（５０ＭＨｚ）に
基づいて、ＨＤＣ１２を制御する。
【００１２】また、ＳＲＡＭ１３の動作中においては、
ＣＰＵ１５は、ＰＬＬ回路１１からのクロック信号（１
００ＭＨｚ）をそのまま用いて、ＳＲＡＭ１３を制御す
る。また、シリアルポート１４の動作中においては、Ｃ
ＰＵ１５は、図６に示した待機時間を設けることによ
り、ＰＬＬ回路１１からのクロック信号を１００ＭＨｚ
から２０ＭＨｚに変換し、該クロック信号（２０ＭＨ
ｚ）に基づいて、シリアルポート１４を制御する。
ＣＰＵ１５は、ＰＬＬ回路１１からのクロック信号（１
００ＭＨｚ）をそのまま用いて、ＳＲＡＭ１３を制御す
る。また、シリアルポート１４の動作中においては、Ｃ
ＰＵ１５は、図６に示した待機時間を設けることによ
り、ＰＬＬ回路１１からのクロック信号を１００ＭＨｚ
から２０ＭＨｚに変換し、該クロック信号（２０ＭＨ
ｚ）に基づいて、シリアルポート１４を制御する。
【００１３】ここで、図６に示したように、ＨＤＣ１
２、ＳＲＡＭ１３およびシリアルポート１４の動作中に
おいては、常時、１００ＭＨｚのクロック信号がＣＰＵ
１５へ供給されているため、動作状態にかかわらず消費
電力が一定である。また、図９に示したように、消費電
力は、クロック信号の周波数に比例する。従って、クロ
ック信号の周波数が高くなるに従って、消費電力も高く
なる。
２、ＳＲＡＭ１３およびシリアルポート１４の動作中に
おいては、常時、１００ＭＨｚのクロック信号がＣＰＵ
１５へ供給されているため、動作状態にかかわらず消費
電力が一定である。また、図９に示したように、消費電
力は、クロック信号の周波数に比例する。従って、クロ
ック信号の周波数が高くなるに従って、消費電力も高く
なる。
【００１４】図７は、従来の磁気ディスク装置の構成例
２を示すブロック図である。この図において、発振回路
３０は、基準クロック信号を生成し、ＰＬＬ回路３１へ
供給する回路である。ＰＬＬ回路３１は、発振回路３０
から供給される基準クロック信号に基づいて、例えば、
１００ＭＨｚのクロック信号を生成する。
２を示すブロック図である。この図において、発振回路
３０は、基準クロック信号を生成し、ＰＬＬ回路３１へ
供給する回路である。ＰＬＬ回路３１は、発振回路３０
から供給される基準クロック信号に基づいて、例えば、
１００ＭＨｚのクロック信号を生成する。
【００１５】ＣＰＵ３２は、ＰＬＬ回路３１から供給さ
れる１００ＭＨｚのクロック信号に基づいて動作し、磁
気ディスク装置の各部を制御する。なお、同図において
は、ＨＤＣ回路、磁気ディスク、ヘッド、サーボ制御
部、リードチャネル等の図示が省略されている。
れる１００ＭＨｚのクロック信号に基づいて動作し、磁
気ディスク装置の各部を制御する。なお、同図において
は、ＨＤＣ回路、磁気ディスク、ヘッド、サーボ制御
部、リードチャネル等の図示が省略されている。
【００１６】割り込み制御回路３３は、ＣＰＵ３２での
割込処理の制御を行う回路である。割り込み処理として
は、コントローラ割り込みやサーボ割り込み等の処理が
ある。コントローラ割り込みは、磁気ディスクに対する
データのリード／ライト制御処理に関する割り込みであ
る。このコントローラ割り込みにおいて、ＣＰＵ３２
は、例えば、５０ＭＨｚのクロック信号で制御を行う。
割込処理の制御を行う回路である。割り込み処理として
は、コントローラ割り込みやサーボ割り込み等の処理が
ある。コントローラ割り込みは、磁気ディスクに対する
データのリード／ライト制御処理に関する割り込みであ
る。このコントローラ割り込みにおいて、ＣＰＵ３２
は、例えば、５０ＭＨｚのクロック信号で制御を行う。
【００１７】一方、サーボ割り込みは、磁気ディスクの
所定位置にヘッドを移動させるためのサーボ制御に関す
る割り込みである。このサーボ割り込みにおいて、ＣＰ
Ｕ３２は、例えば、１００ＭＨｚのクロック信号で制御
を行う。
所定位置にヘッドを移動させるためのサーボ制御に関す
る割り込みである。このサーボ割り込みにおいて、ＣＰ
Ｕ３２は、例えば、１００ＭＨｚのクロック信号で制御
を行う。
【００１８】上記構成において、ＣＰＵ３２には、図８
に示した１００ＭＨｚ（固定）のクロック信号が常時供
給されている。この状態で、割り込み制御回路３３から
コントローラ割り込みが指示されると、ＣＰＵ３２は、
図８に示した待機時間を設けることにより上記クロック
信号の周波数を１００ＭＨｚから５０ＭＨｚに変換し、
該クロック信号（５０ＭＨｚ）に基づいて、コントロー
ラ割り込み処理を実行する。
に示した１００ＭＨｚ（固定）のクロック信号が常時供
給されている。この状態で、割り込み制御回路３３から
コントローラ割り込みが指示されると、ＣＰＵ３２は、
図８に示した待機時間を設けることにより上記クロック
信号の周波数を１００ＭＨｚから５０ＭＨｚに変換し、
該クロック信号（５０ＭＨｚ）に基づいて、コントロー
ラ割り込み処理を実行する。
【００１９】また、割り込み制御回路３３からサーボ割
り込みが指示されると、ＣＰＵ３２は、ＰＬＬ回路３１
からのクロック信号（１００ＭＨｚ）をそのまま用い
て、サーボ割り込み処理を実行する。
り込みが指示されると、ＣＰＵ３２は、ＰＬＬ回路３１
からのクロック信号（１００ＭＨｚ）をそのまま用い
て、サーボ割り込み処理を実行する。
【００２０】
【発明が解決しようとする課題】ところで、前述したよ
うに、従来の磁気ディスク装置においては、図６に示し
たように、制御対象（ＨＤＣ１２、ＳＲＡＭ１３、シリ
アルポート１４）で、性能上、必要とされるクロック信
号の周波数が５０ＭＨｚ→１００ＭＨｚ→２０ＭＨｚと
いう具合に変化するにもかかわらず、常に１００ＭＨｚ
（固定）のクロック信号がＣＰＵ１５（図５参照）へ供
給されている。
うに、従来の磁気ディスク装置においては、図６に示し
たように、制御対象（ＨＤＣ１２、ＳＲＡＭ１３、シリ
アルポート１４）で、性能上、必要とされるクロック信
号の周波数が５０ＭＨｚ→１００ＭＨｚ→２０ＭＨｚと
いう具合に変化するにもかかわらず、常に１００ＭＨｚ
（固定）のクロック信号がＣＰＵ１５（図５参照）へ供
給されている。
【００２１】ここで、ＣＰＵ１５では、図６に示した待
機時間を設けることにより、１００ＭＨｚを５０ＭＨｚ
または２０ＭＨｚに変換しているが、エネルギ効率上、
無駄が多い。従って、従来の磁気ディスク装置において
は、消費電力が高いという問題があった。特に、近時、
ＣＰＵの高性能化に伴って、クロック信号の周波数が飛
躍的に高くなっているため、高消費電力の問題が顕著
（図９参照）となる。
機時間を設けることにより、１００ＭＨｚを５０ＭＨｚ
または２０ＭＨｚに変換しているが、エネルギ効率上、
無駄が多い。従って、従来の磁気ディスク装置において
は、消費電力が高いという問題があった。特に、近時、
ＣＰＵの高性能化に伴って、クロック信号の周波数が飛
躍的に高くなっているため、高消費電力の問題が顕著
（図９参照）となる。
【００２２】また、図７に示した従来の磁気ディスク装
置においても、図８に示したように、割り込み処理（コ
ントローラ割り込み処理、サーボ割り込み処理）で、必
要とされるクロック信号の周波数が５０ＭＨｚ→１００
ＭＨｚという具合に変化するにもかかわらず、常に１０
０ＭＨｚ（固定）のクロック信号がＣＰＵ３２（図７参
照）へ供給されている。
置においても、図８に示したように、割り込み処理（コ
ントローラ割り込み処理、サーボ割り込み処理）で、必
要とされるクロック信号の周波数が５０ＭＨｚ→１００
ＭＨｚという具合に変化するにもかかわらず、常に１０
０ＭＨｚ（固定）のクロック信号がＣＰＵ３２（図７参
照）へ供給されている。
【００２３】ここでも、ＣＰＵ３２では、図８に示した
待機時間を設けることにより、１００ＭＨｚを５０ＭＨ
ｚに変換しており、エネルギ効率上、無駄が多い。従っ
て、図７に示した従来の磁気ディスク装置においても、
消費電力が高いという問題があった。
待機時間を設けることにより、１００ＭＨｚを５０ＭＨ
ｚに変換しており、エネルギ効率上、無駄が多い。従っ
て、図７に示した従来の磁気ディスク装置においても、
消費電力が高いという問題があった。
【００２４】本発明は、上記に鑑みてなされたもので、
消費電力を低減することができる記憶装置およびクロッ
ク制御回路を提供することを目的とする。
消費電力を低減することができる記憶装置およびクロッ
ク制御回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、記録媒体（ディスク、メモリ、レジスタ
等）へのデータのリード／ライトに関する制御を行う制
御手段と、複数の周波数のクロック信号を生成するクロ
ック信号生成手段と、制御手段の制御状態に応じて、該
制御手段へ供給すべきクロック信号の周波数を、前記複
数の周波数の中から選択する選択手段とを備えたことを
特徴とする。
に、本発明は、記録媒体（ディスク、メモリ、レジスタ
等）へのデータのリード／ライトに関する制御を行う制
御手段と、複数の周波数のクロック信号を生成するクロ
ック信号生成手段と、制御手段の制御状態に応じて、該
制御手段へ供給すべきクロック信号の周波数を、前記複
数の周波数の中から選択する選択手段とを備えたことを
特徴とする。
【００２６】この発明によれば、制御手段の制御状態に
応じて、該制御手段へ供給すべきクロック信号の周波数
を、複数の周波数の中から選択するようにしたので、従
来のように、クロック信号の周波数が固定の場合に比べ
て、消費電力の無駄が無くなり、消費電力を低減するこ
とができる。
応じて、該制御手段へ供給すべきクロック信号の周波数
を、複数の周波数の中から選択するようにしたので、従
来のように、クロック信号の周波数が固定の場合に比べ
て、消費電力の無駄が無くなり、消費電力を低減するこ
とができる。
【００２７】また、本発明は、複数の周波数のクロック
信号を入力するクロック信号入力部と、ＣＰＵの制御状
態を示す信号を入力する制御信号入力部と、前記ＣＰＵ
の制御状態に応じて、該ＣＰＵへ供給すべきクロック信
号の周波数を、前記複数の周波数の中から選択する選択
部とを備えたことを特徴とする。
信号を入力するクロック信号入力部と、ＣＰＵの制御状
態を示す信号を入力する制御信号入力部と、前記ＣＰＵ
の制御状態に応じて、該ＣＰＵへ供給すべきクロック信
号の周波数を、前記複数の周波数の中から選択する選択
部とを備えたことを特徴とする。
【００２８】この発明によれば、ＣＰＵの制御状態に応
じて、該ＣＰＵへ供給すべきクロック信号の周波数を、
複数の周波数の中から選択するようにしたので、従来の
ように、クロック信号の周波数が固定の場合に比べて、
消費電力の無駄が無くなり、消費電力を低減することが
できる。
じて、該ＣＰＵへ供給すべきクロック信号の周波数を、
複数の周波数の中から選択するようにしたので、従来の
ように、クロック信号の周波数が固定の場合に比べて、
消費電力の無駄が無くなり、消費電力を低減することが
できる。
【００２９】
【発明の実施の形態】以下、図面を参照して本発明にか
かる記憶装置およびクロック制御回路の実施の形態１お
よび２について詳細に説明する。
かる記憶装置およびクロック制御回路の実施の形態１お
よび２について詳細に説明する。
【００３０】（実施の形態１）図１は、本発明にかかる
実施の形態１の構成を示すブロック図である。この図に
おいて、図５の各部に対応する部分には同一の符号を付
け、その説明を省略する。同図に示した選択部１００
は、ＰＬＬ回路１１で生成された２０ＭＨｚ、５０ＭＨ
ｚまたは１００ＭＨｚのクロック信号から、所定の周波
数のクロック信号を選択し、該クロック信号をＣＰＵ１
１０へ供給する。
実施の形態１の構成を示すブロック図である。この図に
おいて、図５の各部に対応する部分には同一の符号を付
け、その説明を省略する。同図に示した選択部１００
は、ＰＬＬ回路１１で生成された２０ＭＨｚ、５０ＭＨ
ｚまたは１００ＭＨｚのクロック信号から、所定の周波
数のクロック信号を選択し、該クロック信号をＣＰＵ１
１０へ供給する。
【００３１】ここで、ＰＬＬ回路１１からの５０ＭＨｚ
のクロック信号は、ＣＰＵ１１０でのＨＤＣ１２の制御
と、ＨＤＣ１２での動作に用いられる。ＰＬＬ回路１１
からの１００ＭＨｚのクロック信号は、ＣＰＵ１１０で
のＳＲＡＭ１３の制御と、ＳＲＡＭ１３での動作に用い
られる。また、ＰＬＬ回路１１からの２０ＭＨｚのクロ
ック信号は、ＣＰＵ１１０でのシリアルポート１４の制
御と、シリアルポート１４での動作に用いられる。
のクロック信号は、ＣＰＵ１１０でのＨＤＣ１２の制御
と、ＨＤＣ１２での動作に用いられる。ＰＬＬ回路１１
からの１００ＭＨｚのクロック信号は、ＣＰＵ１１０で
のＳＲＡＭ１３の制御と、ＳＲＡＭ１３での動作に用い
られる。また、ＰＬＬ回路１１からの２０ＭＨｚのクロ
ック信号は、ＣＰＵ１１０でのシリアルポート１４の制
御と、シリアルポート１４での動作に用いられる。
【００３２】この選択部１００は、アンド回路１０１、
１０２、１０３およびオア回路１０４から構成されてい
る。アンド回路１０１には、ＰＬＬ回路１１からの５０
ＭＨｚのクロック信号と、後述するアドレスデコーダ１
２０からのＨＤＣ１２に対応する選択信号Ｓ１とが入力
される。
１０２、１０３およびオア回路１０４から構成されてい
る。アンド回路１０１には、ＰＬＬ回路１１からの５０
ＭＨｚのクロック信号と、後述するアドレスデコーダ１
２０からのＨＤＣ１２に対応する選択信号Ｓ１とが入力
される。
【００３３】アンド回路１０２には、ＰＬＬ回路１１か
らの１００ＭＨｚのクロック信号と、アドレスデコーダ
１２０からのＳＲＡＭ１３に対応する選択信号Ｓ２とが
入力される。アンド回路１０３には、ＰＬＬ回路１１か
らの２０ＭＨｚのクロック信号と、アドレスデコーダ１
２０からのシリアルポート１４に対応する選択信号Ｓ３
とが入力される。オア回路１０４は、アンド回路１０
１、１０２、１０３の出力信号のオアをとる。
らの１００ＭＨｚのクロック信号と、アドレスデコーダ
１２０からのＳＲＡＭ１３に対応する選択信号Ｓ２とが
入力される。アンド回路１０３には、ＰＬＬ回路１１か
らの２０ＭＨｚのクロック信号と、アドレスデコーダ１
２０からのシリアルポート１４に対応する選択信号Ｓ３
とが入力される。オア回路１０４は、アンド回路１０
１、１０２、１０３の出力信号のオアをとる。
【００３４】ＣＰＵ１１０は、選択部１００により選択
された所定周波数（２０ＭＨｚ、５０ＭＨｚまたは１０
０ＭＨｚ）のクロック信号に基づいて動作し、磁気ディ
スク装置（記憶装置）の各部（ＨＤＣ１２、ＳＲＡＭ１
３、シリアルポート１４）を制御する。
された所定周波数（２０ＭＨｚ、５０ＭＨｚまたは１０
０ＭＨｚ）のクロック信号に基づいて動作し、磁気ディ
スク装置（記憶装置）の各部（ＨＤＣ１２、ＳＲＡＭ１
３、シリアルポート１４）を制御する。
【００３５】ここで、ＨＤＣ１２には、例えば、０ｘ０
０００〜０ｘ１０００までのアドレスが付与されてい
る。ＳＲＡＭ１３には、０ｘ１００１〜０ｘ２０００ま
でのアドレスが付与されている。シリアルポート１４に
は、０ｘ２００１〜０ｘ３０００までのアドレスが付与
されている。
０００〜０ｘ１０００までのアドレスが付与されてい
る。ＳＲＡＭ１３には、０ｘ１００１〜０ｘ２０００ま
でのアドレスが付与されている。シリアルポート１４に
は、０ｘ２００１〜０ｘ３０００までのアドレスが付与
されている。
【００３６】また、ＣＰＵ１１０は、制御対象をアドレ
スで指定する。例えば、ＨＤＣ１２を制御対象とする場
合、ＣＰＵ１１０は、０ｘ００００〜０ｘ１０００のう
ちいずれかのアドレスを指定する。ＳＲＡＭ１３を制御
対象とする場合、ＣＰＵ１１０は、０ｘ１００１〜０ｘ
２０００のうちいずれかのアドレスを指定する。また、
シリアルポート１４を制御対象とする場合、ＣＰＵ１１
０は、０ｘ２００１〜０ｘ３０００のうちいずれかのア
ドレスを指定する。
スで指定する。例えば、ＨＤＣ１２を制御対象とする場
合、ＣＰＵ１１０は、０ｘ００００〜０ｘ１０００のう
ちいずれかのアドレスを指定する。ＳＲＡＭ１３を制御
対象とする場合、ＣＰＵ１１０は、０ｘ１００１〜０ｘ
２０００のうちいずれかのアドレスを指定する。また、
シリアルポート１４を制御対象とする場合、ＣＰＵ１１
０は、０ｘ２００１〜０ｘ３０００のうちいずれかのア
ドレスを指定する。
【００３７】アドレスデコーダ１２０は、ＣＰＵ１１０
により指定されたアドレスをデコードする。デコードさ
れた情報は、ＣＰＵ１１０の制御対象に関する情報であ
り、ＣＰＵ１１０の制御状態を表す。アドレスデコーダ
１２０は、デコードした情報を上述した選択信号Ｓ１、
Ｓ２またはＳ３としてアンド回路１０１、１０２または
１０３へ出力する。
により指定されたアドレスをデコードする。デコードさ
れた情報は、ＣＰＵ１１０の制御対象に関する情報であ
り、ＣＰＵ１１０の制御状態を表す。アドレスデコーダ
１２０は、デコードした情報を上述した選択信号Ｓ１、
Ｓ２またはＳ３としてアンド回路１０１、１０２または
１０３へ出力する。
【００３８】例えば、ＨＤＣ１２に対応する０ｘ０００
０〜０ｘ１０００のうちいずれかのアドレスがデコード
された場合、アドレスデコーダ１２０からは、ＨＤＣ１
２に対応する選択信号Ｓ１がアンド回路１０１へ出力さ
れる。
０〜０ｘ１０００のうちいずれかのアドレスがデコード
された場合、アドレスデコーダ１２０からは、ＨＤＣ１
２に対応する選択信号Ｓ１がアンド回路１０１へ出力さ
れる。
【００３９】また、ＳＲＡＭ１３に対応する０ｘ１００
１〜０ｘ２０００のうちいずれかのアドレスがデコード
された場合、アドレスデコーダ１２０からは、ＳＲＡＭ
１３に対応する選択信号Ｓ２がアンド回路１０２へ出力
される。
１〜０ｘ２０００のうちいずれかのアドレスがデコード
された場合、アドレスデコーダ１２０からは、ＳＲＡＭ
１３に対応する選択信号Ｓ２がアンド回路１０２へ出力
される。
【００４０】また、ＳＲＡＭ１３に対応する０ｘ２００
１〜０ｘ３０００のうちいずれかのアドレスがデコード
された場合、アドレスデコーダ１２０からは、シリアル
ポート１４に対応する選択信号Ｓ３がアンド回路１０３
へ出力される。
１〜０ｘ３０００のうちいずれかのアドレスがデコード
された場合、アドレスデコーダ１２０からは、シリアル
ポート１４に対応する選択信号Ｓ３がアンド回路１０３
へ出力される。
【００４１】上記構成においてＨＤＣ１２を制御する場
合、ＣＰＵ１１０は、０ｘ００００〜０ｘ１０００のう
ちいずれかのアドレスを指定する。これにより、アドレ
スデコーダ１２０は、上記アドレスをデコードし、選択
信号Ｓ１をアンド回路１０１へ出力する。
合、ＣＰＵ１１０は、０ｘ００００〜０ｘ１０００のう
ちいずれかのアドレスを指定する。これにより、アドレ
スデコーダ１２０は、上記アドレスをデコードし、選択
信号Ｓ１をアンド回路１０１へ出力する。
【００４２】そして、アンド回路１０１でＰＬＬ回路１
１からの５０ＭＨｚのクロック信号と上記選択信号Ｓ１
とのアンドがとられ、オア回路１０４からは、上記５０
ＭＨｚのクロック信号がＣＰＵ１１０へ供給される。す
なわち、この場合には、選択部１００により、５０ＭＨ
ｚのクロック信号が選択されたのである。
１からの５０ＭＨｚのクロック信号と上記選択信号Ｓ１
とのアンドがとられ、オア回路１０４からは、上記５０
ＭＨｚのクロック信号がＣＰＵ１１０へ供給される。す
なわち、この場合には、選択部１００により、５０ＭＨ
ｚのクロック信号が選択されたのである。
【００４３】また、ＣＰＵ１１０は、図２に示したよう
に、該クロック信号（５０ＭＨｚ）に基づいて、ＨＤＣ
１２を制御する。このＨＤＣ１２の動作中においては、
クロック信号の周波数が５０ＭＨｚであるため、１００
ＭＨｚの場合に比して消費電力が１／２（図９参照）と
なる。
に、該クロック信号（５０ＭＨｚ）に基づいて、ＨＤＣ
１２を制御する。このＨＤＣ１２の動作中においては、
クロック信号の周波数が５０ＭＨｚであるため、１００
ＭＨｚの場合に比して消費電力が１／２（図９参照）と
なる。
【００４４】つぎに、ＳＲＡＭ１３を制御する場合、Ｃ
ＰＵ１１０は、０ｘ１００１〜０ｘ２０００のうちいず
れかのアドレスを指定する。これにより、アドレスデコ
ーダ１２０は、上記アドレスをデコードし、選択信号Ｓ
２をアンド回路１０２へ出力する。
ＰＵ１１０は、０ｘ１００１〜０ｘ２０００のうちいず
れかのアドレスを指定する。これにより、アドレスデコ
ーダ１２０は、上記アドレスをデコードし、選択信号Ｓ
２をアンド回路１０２へ出力する。
【００４５】そして、アンド回路１０２でＰＬＬ回路１
１からの１００ＭＨｚのクロック信号と上記選択信号Ｓ
２とのアンドがとられ、オア回路１０４からは、上記１
００ＭＨｚのクロック信号がＣＰＵ１１０へ供給され
る。すなわち、この場合には、選択部１００により、１
００ＭＨｚのクロック信号が選択されたのである。ま
た、ＣＰＵ１１０は、図２に示したように、該クロック
信号（１００ＭＨｚ）に基づいて、ＳＲＡＭ１３を制御
する。
１からの１００ＭＨｚのクロック信号と上記選択信号Ｓ
２とのアンドがとられ、オア回路１０４からは、上記１
００ＭＨｚのクロック信号がＣＰＵ１１０へ供給され
る。すなわち、この場合には、選択部１００により、１
００ＭＨｚのクロック信号が選択されたのである。ま
た、ＣＰＵ１１０は、図２に示したように、該クロック
信号（１００ＭＨｚ）に基づいて、ＳＲＡＭ１３を制御
する。
【００４６】つぎに、シリアルポート１４を制御する場
合、ＣＰＵ１１０は、０ｘ２００１〜０ｘ３０００のう
ちいずれかのアドレスを指定する。これにより、アドレ
スデコーダ１２０は、上記アドレスをデコードし、選択
信号Ｓ３をアンド回路１０３へ出力する。
合、ＣＰＵ１１０は、０ｘ２００１〜０ｘ３０００のう
ちいずれかのアドレスを指定する。これにより、アドレ
スデコーダ１２０は、上記アドレスをデコードし、選択
信号Ｓ３をアンド回路１０３へ出力する。
【００４７】そして、アンド回路１０３でＰＬＬ回路１
１からの２０ＭＨｚのクロック信号と上記選択信号Ｓ３
とのアンドがとられ、オア回路１０４からは、上記２０
ＭＨｚのクロック信号がＣＰＵ１１０へ供給される。す
なわち、この場合には、選択部１００により、２０ＭＨ
ｚのクロック信号が選択されたのである。
１からの２０ＭＨｚのクロック信号と上記選択信号Ｓ３
とのアンドがとられ、オア回路１０４からは、上記２０
ＭＨｚのクロック信号がＣＰＵ１１０へ供給される。す
なわち、この場合には、選択部１００により、２０ＭＨ
ｚのクロック信号が選択されたのである。
【００４８】また、ＣＰＵ１１０は、図２に示したよう
に、該クロック信号（２０ＭＨｚ）に基づいて、シリア
ルポート１４を制御する。このシリアルポート１４の動
作中においては、クロック信号の周波数が２０ＭＨｚで
あるため、１００ＭＨｚの場合に比して消費電力が１／
５となる。
に、該クロック信号（２０ＭＨｚ）に基づいて、シリア
ルポート１４を制御する。このシリアルポート１４の動
作中においては、クロック信号の周波数が２０ＭＨｚで
あるため、１００ＭＨｚの場合に比して消費電力が１／
５となる。
【００４９】以上説明したように、実施の形態によれ
ば、ＣＰＵ１１０の制御対象（ＨＤＣ１２、ＳＲＡＭ１
３またはシリアルポート１４）に応じて、ＣＰＵ１１０
へ供給すべき、ＰＬＬ回路１１からのクロック信号の周
波数を、複数（２０ＭＨｚ、５０ＭＨｚ、１００ＭＨ
ｚ）の周波数の中から選択するようにしたので、従来の
ように、クロック信号の周波数が固定の場合に比べて、
消費電力の無駄が無くなり、消費電力を低減することが
できる。
ば、ＣＰＵ１１０の制御対象（ＨＤＣ１２、ＳＲＡＭ１
３またはシリアルポート１４）に応じて、ＣＰＵ１１０
へ供給すべき、ＰＬＬ回路１１からのクロック信号の周
波数を、複数（２０ＭＨｚ、５０ＭＨｚ、１００ＭＨ
ｚ）の周波数の中から選択するようにしたので、従来の
ように、クロック信号の周波数が固定の場合に比べて、
消費電力の無駄が無くなり、消費電力を低減することが
できる。
【００５０】（実施の形態２）図３は、本発明にかかる
実施の形態２の構成を示すブロック図である。この図に
おいて、図１の各部に対応する部分には同一の符号を付
け、その説明を省略する。
実施の形態２の構成を示すブロック図である。この図に
おいて、図１の各部に対応する部分には同一の符号を付
け、その説明を省略する。
【００５１】同図に示した選択部１３０は、ＰＬＬ回路
１１で生成された５０ＭＨｚまたは１００ＭＨｚのクロ
ック信号から、いずれかのクロック信号を選択し、該ク
ロック信号をＣＰＵ１４０へ供給する。
１１で生成された５０ＭＨｚまたは１００ＭＨｚのクロ
ック信号から、いずれかのクロック信号を選択し、該ク
ロック信号をＣＰＵ１４０へ供給する。
【００５２】ここで、ＰＬＬ回路１１からの５０ＭＨｚ
のクロック信号は、後述するコントローラ割り込み処理
で用いられる。一方、１００ＭＨｚのクロック信号は、
後述するサーボ割り込み処理で用いられる。
のクロック信号は、後述するコントローラ割り込み処理
で用いられる。一方、１００ＭＨｚのクロック信号は、
後述するサーボ割り込み処理で用いられる。
【００５３】また、選択部１３０は、アンド回路１３
１、１３２およびオア回路１３３から構成されている。
アンド回路１３１には、ＰＬＬ回路１１からの５０ＭＨ
ｚのクロック信号と、コントローラ割り込み処理に対応
する選択信号Ｓ４とが入力される。
１、１３２およびオア回路１３３から構成されている。
アンド回路１３１には、ＰＬＬ回路１１からの５０ＭＨ
ｚのクロック信号と、コントローラ割り込み処理に対応
する選択信号Ｓ４とが入力される。
【００５４】アンド回路１３２には、ＰＬＬ回路１１か
らの１００ＭＨｚのクロック信号と、サーボ割り込み処
理に対応する選択信号Ｓ５とが入力される。オア回路１
３３は、アンド回路１３１、１３２の出力信号のオアを
とる。
らの１００ＭＨｚのクロック信号と、サーボ割り込み処
理に対応する選択信号Ｓ５とが入力される。オア回路１
３３は、アンド回路１３１、１３２の出力信号のオアを
とる。
【００５５】ＣＰＵ１４０は、選択部１３０により選択
された周波数（５０ＭＨｚまたは１００ＭＨｚ）のクロ
ック信号に基づいて動作し、磁気ディスク装置（記憶装
置）の各部を制御する。なお、同図においては、ＨＤＣ
回路、磁気ディスク、ヘッド、サーボ制御部、リードチ
ャネル等の図示が省略されている。
された周波数（５０ＭＨｚまたは１００ＭＨｚ）のクロ
ック信号に基づいて動作し、磁気ディスク装置（記憶装
置）の各部を制御する。なお、同図においては、ＨＤＣ
回路、磁気ディスク、ヘッド、サーボ制御部、リードチ
ャネル等の図示が省略されている。
【００５６】割り込み制御回路１５０は、ＣＰＵ１４０
での割り込み処理の制御を行う回路である。割り込み処
理としては、上述したコントローラ割り込みやサーボ割
り込み等の処理がある。コントローラ割り込みは、磁気
ディスクに対するデータのリード／ライト制御処理に関
する割り込みである。このコントローラ割り込みにおい
て、ＣＰＵ１４０は、例えば、５０ＭＨｚのクロック信
号で制御を行う。
での割り込み処理の制御を行う回路である。割り込み処
理としては、上述したコントローラ割り込みやサーボ割
り込み等の処理がある。コントローラ割り込みは、磁気
ディスクに対するデータのリード／ライト制御処理に関
する割り込みである。このコントローラ割り込みにおい
て、ＣＰＵ１４０は、例えば、５０ＭＨｚのクロック信
号で制御を行う。
【００５７】一方、サーボ割り込みは、磁気ディスクの
所定位置にヘッドを移動させるためのサーボ制御に関す
る割り込みである。このサーボ割り込みにおいて、ＣＰ
Ｕ１４０は、例えば、１００ＭＨｚのクロック信号で制
御を行う。
所定位置にヘッドを移動させるためのサーボ制御に関す
る割り込みである。このサーボ割り込みにおいて、ＣＰ
Ｕ１４０は、例えば、１００ＭＨｚのクロック信号で制
御を行う。
【００５８】上記構成において、割り込み制御回路１５
０からＣＰＵ１４０へコントローラ割り込みが指示され
るとともに、選択信号Ｓ４が出力されると、アンド回路
１３１では、５０ＭＨｚのクロック信号と、上記選択信
号Ｓ４とのアンドがとられる。これにより、オア回路１
３３からは、５０ＭＨｚのクロック信号がＣＰＵ１４０
へ出力される。すなわち、この場合には、選択部１３０
により、５０ＭＨｚのクロック信号が選択されたのであ
る。
０からＣＰＵ１４０へコントローラ割り込みが指示され
るとともに、選択信号Ｓ４が出力されると、アンド回路
１３１では、５０ＭＨｚのクロック信号と、上記選択信
号Ｓ４とのアンドがとられる。これにより、オア回路１
３３からは、５０ＭＨｚのクロック信号がＣＰＵ１４０
へ出力される。すなわち、この場合には、選択部１３０
により、５０ＭＨｚのクロック信号が選択されたのであ
る。
【００５９】そして、ＣＰＵ１４０は、図４に示した５
０ＭＨｚのクロック信号に基づいて、コントローラ割り
込み処理を実行する。このコントローラ割り込み処理に
おいては、クロック信号の周波数が５０ＭＨｚであるた
め、１００ＭＨｚの場合に比して消費電力が１／２（図
９参照）となる。
０ＭＨｚのクロック信号に基づいて、コントローラ割り
込み処理を実行する。このコントローラ割り込み処理に
おいては、クロック信号の周波数が５０ＭＨｚであるた
め、１００ＭＨｚの場合に比して消費電力が１／２（図
９参照）となる。
【００６０】つぎに、割り込み制御回路１５０からＣＰ
Ｕ１４０へサーボ割り込みが指示されるとともに、選択
信号Ｓ５が出力されると、アンド回路１３２では、１０
０ＭＨｚのクロック信号と、上記選択信号Ｓ５とのアン
ドがとられる。
Ｕ１４０へサーボ割り込みが指示されるとともに、選択
信号Ｓ５が出力されると、アンド回路１３２では、１０
０ＭＨｚのクロック信号と、上記選択信号Ｓ５とのアン
ドがとられる。
【００６１】これにより、オア回路１３３からは、１０
０ＭＨｚのクロック信号がＣＰＵ１４０へ出力される。
すなわち、この場合には、選択部１３０により、１００
ＭＨｚのクロック信号が選択されたのである。そして、
ＣＰＵ１４０は、図４に示した１００ＭＨｚのクロック
信号に基づいて、サーボ割り込み処理を実行する。
０ＭＨｚのクロック信号がＣＰＵ１４０へ出力される。
すなわち、この場合には、選択部１３０により、１００
ＭＨｚのクロック信号が選択されたのである。そして、
ＣＰＵ１４０は、図４に示した１００ＭＨｚのクロック
信号に基づいて、サーボ割り込み処理を実行する。
【００６２】以上説明したように、実施の形態２によれ
ば、ＣＰＵ１４０の割り込み処理（コントローラ割り込
み処理、サーボ割り込み処理）に応じて、ＣＰＵ１４０
へ供給すべき、ＰＬＬ回路１１からのクロック信号の周
波数を、複数（５０ＭＨｚ、１００ＭＨｚ）の周波数の
中から選択するようにしたので、従来のように、クロッ
ク信号の周波数が固定の場合に比べて、消費電力の無駄
が無くなり、消費電力を低減することができる。
ば、ＣＰＵ１４０の割り込み処理（コントローラ割り込
み処理、サーボ割り込み処理）に応じて、ＣＰＵ１４０
へ供給すべき、ＰＬＬ回路１１からのクロック信号の周
波数を、複数（５０ＭＨｚ、１００ＭＨｚ）の周波数の
中から選択するようにしたので、従来のように、クロッ
ク信号の周波数が固定の場合に比べて、消費電力の無駄
が無くなり、消費電力を低減することができる。
【００６３】以上本発明にかかる実施の形態１および２
について図面を参照して詳述してきたが、具体的な構成
例はこれらの実施の形態１および２に限られるものでは
なく、本発明の要旨を逸脱しない範囲の設計変更等があ
っても本発明に含まれる。
について図面を参照して詳述してきたが、具体的な構成
例はこれらの実施の形態１および２に限られるものでは
なく、本発明の要旨を逸脱しない範囲の設計変更等があ
っても本発明に含まれる。
【００６４】例えば、実施の形態１および２において
は、制御対象や割り込みの種類をＣＰＵの制御状態を表
す情報として利用し、これらに応じて、ＣＰＵに供給さ
れるクロック信号の周波数を選択する構成について説明
したが、変形例として、ＣＰＵで実行待ちの命令の数
（キュー）に応じて、上記周波数を選択（例えば、キュ
ーが少ないときには、遅いクロックを選択）するように
構成してもよい。このように構成した場合も、実施の形
態１、２と同様の効果が得られる。なお、実施の形態
１、実施の形態２、変形例の組み合わせも本発明に含ま
れる。
は、制御対象や割り込みの種類をＣＰＵの制御状態を表
す情報として利用し、これらに応じて、ＣＰＵに供給さ
れるクロック信号の周波数を選択する構成について説明
したが、変形例として、ＣＰＵで実行待ちの命令の数
（キュー）に応じて、上記周波数を選択（例えば、キュ
ーが少ないときには、遅いクロックを選択）するように
構成してもよい。このように構成した場合も、実施の形
態１、２と同様の効果が得られる。なお、実施の形態
１、実施の形態２、変形例の組み合わせも本発明に含ま
れる。
【００６５】
【発明の効果】以上説明したように、本発明によれば、
制御手段の制御状態に応じて、該制御手段へ供給すべき
クロック信号の周波数を、複数の周波数の中から選択す
るようにしたので、従来のように、クロック信号の周波
数が固定の場合に比べて、消費電力の無駄が無くなり、
消費電力を低減することができるという効果を奏する。
制御手段の制御状態に応じて、該制御手段へ供給すべき
クロック信号の周波数を、複数の周波数の中から選択す
るようにしたので、従来のように、クロック信号の周波
数が固定の場合に比べて、消費電力の無駄が無くなり、
消費電力を低減することができるという効果を奏する。
【００６６】また、本発明によれば、制御手段の制御対
象に応じて、該制御手段へ供給すべきクロック信号の周
波数を、複数の周波数の中から選択するようにしたの
で、従来のように、クロック信号の周波数が固定の場合
に比べて、消費電力の無駄が無くなり、消費電力を低減
することができるという効果を奏する。
象に応じて、該制御手段へ供給すべきクロック信号の周
波数を、複数の周波数の中から選択するようにしたの
で、従来のように、クロック信号の周波数が固定の場合
に比べて、消費電力の無駄が無くなり、消費電力を低減
することができるという効果を奏する。
【００６７】また、本発明によれば、制御手段の割り込
み処理に応じて、該制御手段へ供給すべきクロック信号
の周波数を、複数の周波数の中から選択するようにした
ので、従来のように、クロック信号の周波数が固定の場
合に比べて、消費電力の無駄が無くなり、消費電力を低
減することができるという効果を奏する。
み処理に応じて、該制御手段へ供給すべきクロック信号
の周波数を、複数の周波数の中から選択するようにした
ので、従来のように、クロック信号の周波数が固定の場
合に比べて、消費電力の無駄が無くなり、消費電力を低
減することができるという効果を奏する。
【００６８】また、本発明によれば、制御手段での実行
待ちの命令数に応じて、該制御手段へ供給すべきクロッ
ク信号の周波数を、複数の周波数の中から選択するよう
にしたので、従来のように、クロック信号の周波数が固
定の場合に比べて、消費電力の無駄が無くなり、消費電
力を低減することができるという効果を奏する。
待ちの命令数に応じて、該制御手段へ供給すべきクロッ
ク信号の周波数を、複数の周波数の中から選択するよう
にしたので、従来のように、クロック信号の周波数が固
定の場合に比べて、消費電力の無駄が無くなり、消費電
力を低減することができるという効果を奏する。
【００６９】また、本発明によれば、ＣＰＵの制御状態
に応じて、該ＣＰＵへ供給すべきクロック信号の周波数
を、複数の周波数の中から選択するようにしたので、従
来のように、クロック信号の周波数が固定の場合に比べ
て、消費電力の無駄が無くなり、消費電力を低減するこ
とができるという効果を奏する。
に応じて、該ＣＰＵへ供給すべきクロック信号の周波数
を、複数の周波数の中から選択するようにしたので、従
来のように、クロック信号の周波数が固定の場合に比べ
て、消費電力の無駄が無くなり、消費電力を低減するこ
とができるという効果を奏する。
【図１】本発明にかかる実施の形態１の構成を示すブロ
ック図である。
ック図である。
【図２】同実施の形態１の動作を説明する図である。
【図３】本発明にかかる実施の形態２の構成を示すブロ
ック図である。
ック図である。
【図４】同実施の形態２の動作を説明する図である。
【図５】従来の磁気ディスク装置の構成例１を示すブロ
ック図である。
ック図である。
【図６】従来の磁気ディスク装置の動作例１を示す図で
ある。
ある。
【図７】従来の磁気ディスク装置の構成例２を示すブロ
ック図である。
ック図である。
【図８】従来の磁気ディスク装置の動作例２を示す図で
ある。
ある。
【図９】磁気ディスク装置におけるクロック信号の周波
数と消費電力との関係を示す図である。
数と消費電力との関係を示す図である。
１００ 選択部
１１０ ＣＰＵ
１２０ アドレスデコーダ
１３０ 選択部
１４０ ＣＰＵ
１５０ 割り込み制御回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 松林 澄恵
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5B079 BA02 BC01 DD04 DD20
5D044 BC01 CC04 GM17
Claims (5)
- 【請求項１】 記録媒体へのデータのリード／ライトに
関する制御を行う制御手段と、 複数の周波数のクロック信号を生成するクロック信号生
成手段と、 制御手段の制御状態に応じて、該制御手段へ供給すべき
クロック信号の周波数を、前記複数の周波数の中から選
択する選択手段と、 を備えたことを特徴とする記憶装置。 - 【請求項２】 前記選択手段は、前記制御手段の制御対
象に応じて、該制御手段へ供給すべきクロック信号の周
波数を、前記複数の周波数の中から選択することを特徴
とする請求項１に記載の記憶装置。 - 【請求項３】 前記選択手段は、前記制御手段の割り込
み処理に応じて、該制御手段へ供給すべきクロック信号
の周波数を、前記複数の周波数の中から選択することを
特徴とする請求項１または２に記載の記憶装置。 - 【請求項４】 前記選択手段は、前記制御手段での実行
待ちの命令数に応じて、該制御手段へ供給すべきクロッ
ク信号の周波数を、前記複数の周波数の中から選択する
ことを特徴とする請求項１〜３のうちいずれか一つに記
載の記憶装置。 - 【請求項５】 複数の周波数のクロック信号を入力する
クロック信号入力部と、 ＣＰＵの制御状態を示す信号を入力する制御信号入力部
と、 前記ＣＰＵの制御状態に応じて、該ＣＰＵへ供給すべき
クロック信号の周波数を、前記複数の周波数の中から選
択する選択部と、 を備えたことを特徴とするクロック制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002054981A JP2003256071A (ja) | 2002-02-28 | 2002-02-28 | 記憶装置およびクロック制御回路 |
| US10/197,187 US20030161063A1 (en) | 2002-02-28 | 2002-07-17 | Storage apparatus and clock control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002054981A JP2003256071A (ja) | 2002-02-28 | 2002-02-28 | 記憶装置およびクロック制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003256071A true JP2003256071A (ja) | 2003-09-10 |
Family
ID=27750996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002054981A Pending JP2003256071A (ja) | 2002-02-28 | 2002-02-28 | 記憶装置およびクロック制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030161063A1 (ja) |
| JP (1) | JP2003256071A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007522561A (ja) * | 2004-02-06 | 2007-08-09 | インテル・コーポレーション | 同時マルチスレッディングプロセッサを用いてバッファ型アプリケーションのエネルギー消費を低減する方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7783905B2 (en) * | 2006-06-13 | 2010-08-24 | Via Technologies Inc. | Method for reducing power consumption of a computer system in the working state |
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|---|---|
| US20030161063A1 (en) | 2003-08-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070828 |