JP2003243757A - 光素子の実装構造体及び光素子の実装方法 - Google Patents
光素子の実装構造体及び光素子の実装方法Info
- Publication number
- JP2003243757A JP2003243757A JP2002038370A JP2002038370A JP2003243757A JP 2003243757 A JP2003243757 A JP 2003243757A JP 2002038370 A JP2002038370 A JP 2002038370A JP 2002038370 A JP2002038370 A JP 2002038370A JP 2003243757 A JP2003243757 A JP 2003243757A
- Authority
- JP
- Japan
- Prior art keywords
- solder
- electrode
- optical element
- substrate
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1405—Shape
- H01L2224/14051—Bump connectors having different shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Lasers (AREA)
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 溶融させたはんだの表面張力により、高いセ
ルフアライメント性と水平方向、垂直方向の高精度の位
置決めを実現する光素子の実装構造体および方法を提供
する。 【解決手段】 光素子上に形成された電極と基板上に形
成された電極とをはんだを用いて接続する光素子の実装
構造体において、はんだ接続用電極が少なくとも周辺の
４個所に設けられた第１のはんだ接続用電極と他の位置
に配置された第２のはんだ接続用電極からなり、第１の
はんだ接続用電極の電極面積Ｓ１と第２のはんだ接続用
電極の電極面積Ｓ２との関係がＳ１＞Ｓ２からなる電極
を有し、かつ第１のはんだ接続用電極の平均はんだ高さ
Ｈ１（はんだ接続用電極に供給されるはんだ体積／電極
面積）と第２のはんだ接続用電極の平均はんだ高さＨ２
の関係がＨ１＜Ｈ２であることを特徴とする光素子の実
装構造体である。
ルフアライメント性と水平方向、垂直方向の高精度の位
置決めを実現する光素子の実装構造体および方法を提供
する。 【解決手段】 光素子上に形成された電極と基板上に形
成された電極とをはんだを用いて接続する光素子の実装
構造体において、はんだ接続用電極が少なくとも周辺の
４個所に設けられた第１のはんだ接続用電極と他の位置
に配置された第２のはんだ接続用電極からなり、第１の
はんだ接続用電極の電極面積Ｓ１と第２のはんだ接続用
電極の電極面積Ｓ２との関係がＳ１＞Ｓ２からなる電極
を有し、かつ第１のはんだ接続用電極の平均はんだ高さ
Ｈ１（はんだ接続用電極に供給されるはんだ体積／電極
面積）と第２のはんだ接続用電極の平均はんだ高さＨ２
の関係がＨ１＜Ｈ２であることを特徴とする光素子の実
装構造体である。
Description
【０００１】
【発明の属する技術分野】本発明は、光素子を基板上に
フラックスを用いないではんだ接続し、三次元的に高精
度位置決めする光素子の実装構造体及び光素子の実装方
法に関する。
フラックスを用いないではんだ接続し、三次元的に高精
度位置決めする光素子の実装構造体及び光素子の実装方
法に関する。
【０００２】
【従来の技術】基板上へ光素子の実装は、基板上に形成
された光導波路と良好な光結合を確保するために１ミク
ロン以下の位置精度で高精度に実装する必要がある。高
精度位置決め技術は、はんだの表面張力を利用したセル
フアライメントによる高精度位置決め構造及び方法が研
究、開発されている。この中で一般的なはんだ接続に用
いられるフラックスは、はんだ及び電極表面の酸化膜を
還元除去するとともに接続部を覆い再酸化を防止するこ
とができるので、より良好なセルフアライメントを達成
できる。しかし、光素子の実装においてフラックスを用
いた場合には、電子回路実装で電気的信頼性等の点で問
題とならない残さによる汚染が光伝送の妨害になるとい
う問題があり、はんだ接続後の洗浄が必須となる。所
が、はんだ接続後の洗浄は追加の工程が必要となり、新
たな装置を必要とするので、高コスト化の原因となる。
された光導波路と良好な光結合を確保するために１ミク
ロン以下の位置精度で高精度に実装する必要がある。高
精度位置決め技術は、はんだの表面張力を利用したセル
フアライメントによる高精度位置決め構造及び方法が研
究、開発されている。この中で一般的なはんだ接続に用
いられるフラックスは、はんだ及び電極表面の酸化膜を
還元除去するとともに接続部を覆い再酸化を防止するこ
とができるので、より良好なセルフアライメントを達成
できる。しかし、光素子の実装においてフラックスを用
いた場合には、電子回路実装で電気的信頼性等の点で問
題とならない残さによる汚染が光伝送の妨害になるとい
う問題があり、はんだ接続後の洗浄が必須となる。所
が、はんだ接続後の洗浄は追加の工程が必要となり、新
たな装置を必要とするので、高コスト化の原因となる。
【０００３】そこで、洗浄が不要な工程に関して、フラ
ックスレス接続が開発されている。まず、セルフアライ
メントを用いた半導体の実装構造体または方法に関連す
る技術、例えば、電極パターンに関連する技術として
は、特開平９−２７５１２３号公報及び特開平１１−１
１１７７１号公報に記載の技術があげられる。例えば、
特開平１１−１１１７７１号公報には、実装機によるＣ
ＳＰキャリア基板の位置ずれを考慮して、４隅の電極パ
ッドが他の電極パッドよりも大きく、かつ４隅のはんだ
バンプが他のはんだバンプよりも大きく高く形成したＣ
ＳＰキャリア基板と配線基板とを用いてＣＳＰを実装す
ることで、リフローはんだ付けの際にまずは４隅のはん
だバンプのセルフアライメントにより、キャリア基板と
配線基板との理想的搭載位置からの大きな位置ずれが修
正し、さらに４隅のはんだバンプ以外のはんだバンプの
セルフアライメントによりセルフアライメント効果を向
上させた構造が示されている。
ックスレス接続が開発されている。まず、セルフアライ
メントを用いた半導体の実装構造体または方法に関連す
る技術、例えば、電極パターンに関連する技術として
は、特開平９−２７５１２３号公報及び特開平１１−１
１１７７１号公報に記載の技術があげられる。例えば、
特開平１１−１１１７７１号公報には、実装機によるＣ
ＳＰキャリア基板の位置ずれを考慮して、４隅の電極パ
ッドが他の電極パッドよりも大きく、かつ４隅のはんだ
バンプが他のはんだバンプよりも大きく高く形成したＣ
ＳＰキャリア基板と配線基板とを用いてＣＳＰを実装す
ることで、リフローはんだ付けの際にまずは４隅のはん
だバンプのセルフアライメントにより、キャリア基板と
配線基板との理想的搭載位置からの大きな位置ずれが修
正し、さらに４隅のはんだバンプ以外のはんだバンプの
セルフアライメントによりセルフアライメント効果を向
上させた構造が示されている。
【０００４】また、セルフアライメントを用いて光素子
の水平精度及び垂直精度を向上させた実装技術として、
例えば、特開平５―６０９５２号公報及び特開平７−２
３５５６６号公報記載の技術があげられる。例えば、特
開平５―６０９５２号公報には、セルフアライメントに
より水平方向の位置精度を１ミクロン以下とするために
は、はんだ接続高さを概ね３０ミクロン以上とする必要
があり、一方で垂直方向の位置精度（光素子の傾き）を
１ミクロン以下にするためには、はんだ接続高さを概ね
１０ミクロン以下とする必要があり、両方を同時に満た
すことができる、はんだ接続高さを得ることは難しいこ
とが示されている。その解決手段として、特開平５−６
０９５２号公報には、非導電性膜を用いて形成した凹溝
内の基板側電極と光素子の電極とをはんだで接続を行
い、水平方向の位置決めはんだの表面張力によるセルフ
アライメントによって達成し、垂直方向の位置決めは、
非導電性膜による台座で支持することで達成することが
示されている。
の水平精度及び垂直精度を向上させた実装技術として、
例えば、特開平５―６０９５２号公報及び特開平７−２
３５５６６号公報記載の技術があげられる。例えば、特
開平５―６０９５２号公報には、セルフアライメントに
より水平方向の位置精度を１ミクロン以下とするために
は、はんだ接続高さを概ね３０ミクロン以上とする必要
があり、一方で垂直方向の位置精度（光素子の傾き）を
１ミクロン以下にするためには、はんだ接続高さを概ね
１０ミクロン以下とする必要があり、両方を同時に満た
すことができる、はんだ接続高さを得ることは難しいこ
とが示されている。その解決手段として、特開平５−６
０９５２号公報には、非導電性膜を用いて形成した凹溝
内の基板側電極と光素子の電極とをはんだで接続を行
い、水平方向の位置決めはんだの表面張力によるセルフ
アライメントによって達成し、垂直方向の位置決めは、
非導電性膜による台座で支持することで達成することが
示されている。
【０００５】
【発明が解決しようとする課題】上記従来技術において
は、４隅の電極パッドが他の電極パッドよりも大きく、
かつ４隅のはんだバンプが他のはんだバンプよりも大き
く、かつ、高く形成することによって、セルフアライメ
ント効果を向上させているが、このような電極パターン
及びはんだ量では、垂直方向の位置決め精度の確保が難
しいという問題があった。また、上記従来技術では、垂
直方向の位置決め精度を確保するための非導電性膜のパ
ターンニング工程及び位置決め台の形成工程が必要であ
り、基板製造工程が複雑、高価になるという問題があっ
た。
は、４隅の電極パッドが他の電極パッドよりも大きく、
かつ４隅のはんだバンプが他のはんだバンプよりも大き
く、かつ、高く形成することによって、セルフアライメ
ント効果を向上させているが、このような電極パターン
及びはんだ量では、垂直方向の位置決め精度の確保が難
しいという問題があった。また、上記従来技術では、垂
直方向の位置決め精度を確保するための非導電性膜のパ
ターンニング工程及び位置決め台の形成工程が必要であ
り、基板製造工程が複雑、高価になるという問題があっ
た。
【０００６】本発明の目的は、上記の欠点を解決し、溶
融はんだの表面張力のみにより、水平方向及び垂直方向
の高精度の位置決めを実現する光素子の実装構造技術を
提供することにある。また、本発明の他の目的は、電極
形状及びはんだ量を適正化することにより、垂直方向の
位置決め精度と高いセルフアライメント性を実現する光
素子の実装構造技術を提供することにある。
融はんだの表面張力のみにより、水平方向及び垂直方向
の高精度の位置決めを実現する光素子の実装構造技術を
提供することにある。また、本発明の他の目的は、電極
形状及びはんだ量を適正化することにより、垂直方向の
位置決め精度と高いセルフアライメント性を実現する光
素子の実装構造技術を提供することにある。
【０００７】
【課題を解決するための手段】本発明の目的を達成する
ために、第１の発明では、光素子の実装構造体は、光素
子上に形成された電極と基板上の光素子の電極に対応す
る位置に形成された電極とをはんだを用いて接続する光
素子の実装構造体であって、該光素子の周辺近傍に設け
られた第１のはんだ接続用電極と、光素子の他の部分に
配置された第２のはんだ接続用電極を備え、該第１のは
んだ接続用電極の電極面積Ｓ１、該第２のはんだ接続用
電極の電極面積Ｓ２とすると、Ｓ１＞Ｓ２を満足し、か
つ該第１のはんだ接続用電極の平均はんだ高さをＨ１、
該第２のはんだ接続用電極の平均はんだ高さをＨ２とし
た場合、Ｈ１＜Ｈ２を満足する。
ために、第１の発明では、光素子の実装構造体は、光素
子上に形成された電極と基板上の光素子の電極に対応す
る位置に形成された電極とをはんだを用いて接続する光
素子の実装構造体であって、該光素子の周辺近傍に設け
られた第１のはんだ接続用電極と、光素子の他の部分に
配置された第２のはんだ接続用電極を備え、該第１のは
んだ接続用電極の電極面積Ｓ１、該第２のはんだ接続用
電極の電極面積Ｓ２とすると、Ｓ１＞Ｓ２を満足し、か
つ該第１のはんだ接続用電極の平均はんだ高さをＨ１、
該第２のはんだ接続用電極の平均はんだ高さをＨ２とし
た場合、Ｈ１＜Ｈ２を満足する。
【０００８】第２の発明では、第１の発明において、該
第１のはんだ接続用電極の電極幅をＬ１、該第１のはん
だ接続用電極と第２のはんだ接続用電極の電極間隔をＬ
１２、第２のはんだ接続用電極間の電極間隔をＬ２２と
した場合、Ｌ１／２＜Ｌ１２、かつＬ１／２＜Ｌ２２の
関係を満足させる。
第１のはんだ接続用電極の電極幅をＬ１、該第１のはん
だ接続用電極と第２のはんだ接続用電極の電極間隔をＬ
１２、第２のはんだ接続用電極間の電極間隔をＬ２２と
した場合、Ｌ１／２＜Ｌ１２、かつＬ１／２＜Ｌ２２の
関係を満足させる。
【０００９】第３の発明では、光素子の実装方法は、光
素子上に形成された電極と基板上の光素子の電極に対応
する位置に形成された電極とをはんだを用いて接続する
光素子の実装構造体を得るために、該光素子の周辺近傍
に第１の面積を持つ第１のはんだ接続用電極を設け、光
素子の他の部分に該第１の面積より小さい面積を持つ第
２のはんだ接続用電極を設けるステップと、該光素子の
電極に対応する該基板の位置に第１のはんだ接続用電極
と第２のはんだ接続用電極を設けるステップと、該光素
子の該第１のはんだ接続用電極又は該基板の該第１のは
んだ接続用電極に供給する平均はんだ高さより、該光素
子の該第２のはんだ接続用電極又は該基板の該第２のは
んだ接続用電極に供給する平均はんだ高さが高くなるよ
うにはんだを供給するステップと、該基板上に該光素子
を所定の位置に位置合わせを行い加圧しながらはんだの
融点以下の温度で仮接続するステップと、はんだの融点
以上に加熱して溶融したはんだの表面張力を利用して該
基板電極に対する該光素子上電極の３次元的な位置決め
を行うステップとを備える。
素子上に形成された電極と基板上の光素子の電極に対応
する位置に形成された電極とをはんだを用いて接続する
光素子の実装構造体を得るために、該光素子の周辺近傍
に第１の面積を持つ第１のはんだ接続用電極を設け、光
素子の他の部分に該第１の面積より小さい面積を持つ第
２のはんだ接続用電極を設けるステップと、該光素子の
電極に対応する該基板の位置に第１のはんだ接続用電極
と第２のはんだ接続用電極を設けるステップと、該光素
子の該第１のはんだ接続用電極又は該基板の該第１のは
んだ接続用電極に供給する平均はんだ高さより、該光素
子の該第２のはんだ接続用電極又は該基板の該第２のは
んだ接続用電極に供給する平均はんだ高さが高くなるよ
うにはんだを供給するステップと、該基板上に該光素子
を所定の位置に位置合わせを行い加圧しながらはんだの
融点以下の温度で仮接続するステップと、はんだの融点
以上に加熱して溶融したはんだの表面張力を利用して該
基板電極に対する該光素子上電極の３次元的な位置決め
を行うステップとを備える。
【００１０】第４の発明では、第３の発明において、該
はんだ接続用電極を設けるステップでは、該第１のはん
だ接続用電極の電極幅をＬ１、該第１のはんだ接続用電
極と第２のはんだ接続用電極の電極間隔をＬ１２、第２
のはんだ接続用電極間の電極間隔をＬ２２とした場合、
Ｌ１／２＜Ｌ１２、かつＬ１／２＜Ｌ２２の関係を満足
させる。
はんだ接続用電極を設けるステップでは、該第１のはん
だ接続用電極の電極幅をＬ１、該第１のはんだ接続用電
極と第２のはんだ接続用電極の電極間隔をＬ１２、第２
のはんだ接続用電極間の電極間隔をＬ２２とした場合、
Ｌ１／２＜Ｌ１２、かつＬ１／２＜Ｌ２２の関係を満足
させる。
【００１１】第５の発明では、第３又は４の発明におい
て、該はんだを供給するステップは、該光素子または基
板上の該第１のはんだ接続用電極に供給するはんだ幅を
Ｌ３とした場合、該第１のはんだ接続用電極幅Ｌ１との
関係がＬ１＞Ｌ３となり、かつ該第２のはんだ接続用電
極に供給するはんだ幅Ｌ４と該第２のはんだ接続用電極
幅Ｌ２との関係がＬ２≦Ｌ４となり、かつ、該第１のは
んだ接続用電極に供給するはんだ高さＨ３と該第２のは
んだ接続用電極に供給するはんだ高さＨ４の関係がＨ３
≧Ｈ４となるようにはんだを供給する。
て、該はんだを供給するステップは、該光素子または基
板上の該第１のはんだ接続用電極に供給するはんだ幅を
Ｌ３とした場合、該第１のはんだ接続用電極幅Ｌ１との
関係がＬ１＞Ｌ３となり、かつ該第２のはんだ接続用電
極に供給するはんだ幅Ｌ４と該第２のはんだ接続用電極
幅Ｌ２との関係がＬ２≦Ｌ４となり、かつ、該第１のは
んだ接続用電極に供給するはんだ高さＨ３と該第２のは
んだ接続用電極に供給するはんだ高さＨ４の関係がＨ３
≧Ｈ４となるようにはんだを供給する。
【００１２】第６の発明では、第３、４又は５の発明に
おいて、該はんだ融点以上に加熱して溶融したはんだの
表面張力を利用して該基板上電極に対する３次元的な位
置決めを行うステップを、還元性雰囲気の中で行う。
おいて、該はんだ融点以上に加熱して溶融したはんだの
表面張力を利用して該基板上電極に対する３次元的な位
置決めを行うステップを、還元性雰囲気の中で行う。
【００１３】第７の発明では、第３、４又は５の発明に
おいて、仮接続した該光素子と該基板間のはんだ接続用
電極にはんだの融点よりも高い沸点を有する有機材料を
供給するステップを設ける。
おいて、仮接続した該光素子と該基板間のはんだ接続用
電極にはんだの融点よりも高い沸点を有する有機材料を
供給するステップを設ける。
【００１４】更に、第８の発明では、上記のいずれかの
発明において、該光素子または基板上電極へのはんだの
供給方法が真空蒸着である。
発明において、該光素子または基板上電極へのはんだの
供給方法が真空蒸着である。
【００１５】第９の発明では、第７の発明において、該
有機材料は、分子内に少なくとも１個以上の水酸基を有
するものである。また、該有機材料は該はんだ接続ステ
ップ後において、残さが残らないように蒸発する。
有機材料は、分子内に少なくとも１個以上の水酸基を有
するものである。また、該有機材料は該はんだ接続ステ
ップ後において、残さが残らないように蒸発する。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を、実
施例を用い、図面を参照して説明する。光素子の実装構
造体の電極材料として、例えば、Ｔｉ、Ｐｔ、Ａｕの構
成で基板および光素子上に電極が形成され、光素子と基
板を接続するためのはんだ材料は、Ａｕ及びＳｎの共晶
組成（Ａｕ８０ｗｔ％,Ｓｎ２０ｗｔ％）が一般的に用
いられている。本発明の対象としては、これらの構成を
含むのはもちろん、他の電極およびはんだ材料を用いた
場合にも適用可能である。
施例を用い、図面を参照して説明する。光素子の実装構
造体の電極材料として、例えば、Ｔｉ、Ｐｔ、Ａｕの構
成で基板および光素子上に電極が形成され、光素子と基
板を接続するためのはんだ材料は、Ａｕ及びＳｎの共晶
組成（Ａｕ８０ｗｔ％,Ｓｎ２０ｗｔ％）が一般的に用
いられている。本発明の対象としては、これらの構成を
含むのはもちろん、他の電極およびはんだ材料を用いた
場合にも適用可能である。
【００１７】図１は本発明による光素子のはんだ接続用
電極配置の一実施例を示す平面図および光素子の実装構
造体の一実施例を示す断面図であり、図１（ａ）は光素
子のはんだ接続用電極配置を示す平面図を、図１（ｂ）
は光素子の実装構造体の断面図を示す。図１（ａ）に示
すように、光素子１には大きい電極面積Ｓ１を有する円
形の第１のはんだ接続用電極３ａと、電極面積Ｓ１より
小さい電極面積Ｓ２を有する円形の第２のはんだ接続用
電極３ｂとがもうけられている。第１のはんだ接続用電
極２ａは光素子１の四隅に設けられ、第２のはんだ接続
用電極３ｂはその他の部分に配置されている。図１
（ｂ）に示すように、基板５にも光素子１の電極と対応
する位置に電極が設けられている。光素子１の第１のは
んだ接続用電極２ａに対向する位置に基板５の第１のは
んだ接続用電極２ｂが、第２の接続用電極３ａに対向す
る位置に基板５の第２のはんだ接続用電極３ｂが設けら
れている。光素子の実装構造体１０１は光素子１の第
１、第２のはんだ接続用電極２ａ、３ａと基板５の第
１、第２のはんだ接続用電極２ｂ、３ｂの間をはんだ４
で接続している。
電極配置の一実施例を示す平面図および光素子の実装構
造体の一実施例を示す断面図であり、図１（ａ）は光素
子のはんだ接続用電極配置を示す平面図を、図１（ｂ）
は光素子の実装構造体の断面図を示す。図１（ａ）に示
すように、光素子１には大きい電極面積Ｓ１を有する円
形の第１のはんだ接続用電極３ａと、電極面積Ｓ１より
小さい電極面積Ｓ２を有する円形の第２のはんだ接続用
電極３ｂとがもうけられている。第１のはんだ接続用電
極２ａは光素子１の四隅に設けられ、第２のはんだ接続
用電極３ｂはその他の部分に配置されている。図１
（ｂ）に示すように、基板５にも光素子１の電極と対応
する位置に電極が設けられている。光素子１の第１のは
んだ接続用電極２ａに対向する位置に基板５の第１のは
んだ接続用電極２ｂが、第２の接続用電極３ａに対向す
る位置に基板５の第２のはんだ接続用電極３ｂが設けら
れている。光素子の実装構造体１０１は光素子１の第
１、第２のはんだ接続用電極２ａ、３ａと基板５の第
１、第２のはんだ接続用電極２ｂ、３ｂの間をはんだ４
で接続している。
【００１８】本実施例では、光素子１を基板５上に仮固
定する、即ち、はんだの融点温度未満にして基板上の電
極に光素子の電極を載置する、時に生じる位置ずれの許
容量を極力大きくするために、電極面積Ｓ１の第１のは
んだ接続用電極２とそれより小さい電極面積Ｓ２の第２
のはんだ接続用電極３を設けている。なお、本実施例で
は、第１、第２のはんだ接続用電極２、３を円形として
いるが、必ずしも円形とする必要はなく、四角形、多角
形、その他の形状でもよい。第２のはんだ接続用電極３
ａ、３ｂは、第１のはんだ接続用電極２ａ、２ｂと合わ
せて接続強度を確保するとともに、光素子１の電極パタ
ーンが第１のはんだ接続用電極２ａ、２ｂだけの場合に
比べて、はんだの表面張力によるセルフアライメント効
果をより効果的に発揮させるために設けた小さい円形の
電極である。
定する、即ち、はんだの融点温度未満にして基板上の電
極に光素子の電極を載置する、時に生じる位置ずれの許
容量を極力大きくするために、電極面積Ｓ１の第１のは
んだ接続用電極２とそれより小さい電極面積Ｓ２の第２
のはんだ接続用電極３を設けている。なお、本実施例で
は、第１、第２のはんだ接続用電極２、３を円形として
いるが、必ずしも円形とする必要はなく、四角形、多角
形、その他の形状でもよい。第２のはんだ接続用電極３
ａ、３ｂは、第１のはんだ接続用電極２ａ、２ｂと合わ
せて接続強度を確保するとともに、光素子１の電極パタ
ーンが第１のはんだ接続用電極２ａ、２ｂだけの場合に
比べて、はんだの表面張力によるセルフアライメント効
果をより効果的に発揮させるために設けた小さい円形の
電極である。
【００１９】また、図１（ａ）に示すように、隣の電極
上に仮固定または接続されることを防止してより効果的
にセルフアライメントによる高精度位置決めを実現する
ために、光素子１の第１のはんだ接続用電極２ａの電極
幅をＬ１、第１のはんだ接続用電極２ａと第２のはんだ
接続用電極３ａの電極間隔をＬ１２、電極幅がＬ２であ
る第２のはんだ接続用電極３ａ間の電極間隔をＬ２２と
すると、Ｌ１／２＜Ｌ１２、かつＬ１／２＜Ｌ２２の関
係が成り立つように電極２ａ、３ａを配置した。このた
め、第１のはんだ接続用電極２ａと第２のはんだ接続用
電極３ａとを設けた光素子１を用いることにより、仮固
定時の大きな位置ずれを許容し、かつセルフアライメン
トによる高い水平精度の実現を達成することができる。
上に仮固定または接続されることを防止してより効果的
にセルフアライメントによる高精度位置決めを実現する
ために、光素子１の第１のはんだ接続用電極２ａの電極
幅をＬ１、第１のはんだ接続用電極２ａと第２のはんだ
接続用電極３ａの電極間隔をＬ１２、電極幅がＬ２であ
る第２のはんだ接続用電極３ａ間の電極間隔をＬ２２と
すると、Ｌ１／２＜Ｌ１２、かつＬ１／２＜Ｌ２２の関
係が成り立つように電極２ａ、３ａを配置した。このた
め、第１のはんだ接続用電極２ａと第２のはんだ接続用
電極３ａとを設けた光素子１を用いることにより、仮固
定時の大きな位置ずれを許容し、かつセルフアライメン
トによる高い水平精度の実現を達成することができる。
【００２０】図１（ｂ）は、光素子１の電極パターン２
ａ、３ａと対応する位置に、第１のはんだ接続用電極２
ｂと第２のはんだ接続用電極３ｂを設けた基板５と光素
子１を用いてはんだ接続し、セルフアライメント完了後
の光素子の実装構造体１０１を示す。本実施例では、周
辺部に形成された第１のはんだ接続用電極２ａ、２ｂの
平均はんだ高さＨ１を第２のはんだ接続用電極３ａ、３
ｂの平均はんだ高さＨ２よりも低くなるようにすること
で、垂直方向に関して溶融したはんだ４が第１のはんだ
接続用電極２ｂで光素子１に対して引張力が働き、第２
のはんだ接続用電極３ｂでは押し上げ力が働く。このた
め、光素子１を中央部では押し上げるような力が働き、
一方、周辺部では光素子１を基板５の方向に引張るよう
な力が生じる。この溶融したはんだ４の引張力と圧縮力
との力のつり合いにより、供給されたはんだ量にばらつ
きが生じた場合でも、光素子の垂直方向の精度を安定化
させることができる。この場合、図１（ｂ）に示すよう
に、第１のはんだ接続用電極２ａ、２ｂ間のはんだ４ａ
の端部は内側に凹となり、第２のはんだ接続用電極３
ａ、３ｂ間のはんだ４ｂは外側に凸になる。
ａ、３ａと対応する位置に、第１のはんだ接続用電極２
ｂと第２のはんだ接続用電極３ｂを設けた基板５と光素
子１を用いてはんだ接続し、セルフアライメント完了後
の光素子の実装構造体１０１を示す。本実施例では、周
辺部に形成された第１のはんだ接続用電極２ａ、２ｂの
平均はんだ高さＨ１を第２のはんだ接続用電極３ａ、３
ｂの平均はんだ高さＨ２よりも低くなるようにすること
で、垂直方向に関して溶融したはんだ４が第１のはんだ
接続用電極２ｂで光素子１に対して引張力が働き、第２
のはんだ接続用電極３ｂでは押し上げ力が働く。このた
め、光素子１を中央部では押し上げるような力が働き、
一方、周辺部では光素子１を基板５の方向に引張るよう
な力が生じる。この溶融したはんだ４の引張力と圧縮力
との力のつり合いにより、供給されたはんだ量にばらつ
きが生じた場合でも、光素子の垂直方向の精度を安定化
させることができる。この場合、図１（ｂ）に示すよう
に、第１のはんだ接続用電極２ａ、２ｂ間のはんだ４ａ
の端部は内側に凹となり、第２のはんだ接続用電極３
ａ、３ｂ間のはんだ４ｂは外側に凸になる。
【００２１】一方、第１のはんだ接続用電極２ａ、２ｂ
間及び第２のはんだ接続用電極３ａ、３ｂの平均はんだ
高さを等しくした場合、図２（ａ）に示すように、ぬれ
の時間差やすべての電極に光素子１を押し上げる力のみ
が働くことに起因して傾きが発生し、垂直方向の実装精
度が得られない場合があることを確認した。この傾きを
なくすために、図２（ｂ）に示すように、非導電性膜１
５に光素子１を接着することが考えられるが、この場合
工程が増えることになるため、好ましくない。なお、図
２は従来の光素子の実装構造体の断面図である。
間及び第２のはんだ接続用電極３ａ、３ｂの平均はんだ
高さを等しくした場合、図２（ａ）に示すように、ぬれ
の時間差やすべての電極に光素子１を押し上げる力のみ
が働くことに起因して傾きが発生し、垂直方向の実装精
度が得られない場合があることを確認した。この傾きを
なくすために、図２（ｂ）に示すように、非導電性膜１
５に光素子１を接着することが考えられるが、この場合
工程が増えることになるため、好ましくない。なお、図
２は従来の光素子の実装構造体の断面図である。
【００２２】ここで、平均はんだ高さについて説明す
る。平均はんだ高さは、光素子１側の電極と基板５側の
電極を上下面とし、その外形を直線で結んでできる立体
の体積が基板４の電極上に供給したはんだの体積と等し
くなった時の立体の高さを言う。即ち、平均はんだ高さ
とは、はんだ接続用電極に供給されるはんだ体積を電極
面積で割算した値を言う。
る。平均はんだ高さは、光素子１側の電極と基板５側の
電極を上下面とし、その外形を直線で結んでできる立体
の体積が基板４の電極上に供給したはんだの体積と等し
くなった時の立体の高さを言う。即ち、平均はんだ高さ
とは、はんだ接続用電極に供給されるはんだ体積を電極
面積で割算した値を言う。
【００２３】図３は本発明による光素子のはんだ接続用
電極配置の他の実施例を示す平面図であり、図３（ａ）
は電極の形状が四角形の例を、図３（ｂ）は大きい面積
の円形電極と小さい面積の円形電極の他の配置例を、図
３（ｃ）は大きい面積の四角形電極と小さい面積の四角
形電極の他の配置例を示している。図３（ａ）には、光
素子１上の第１のはんだ接続用電極２ａを四角形とし、
第２のはんだ接続用電極３ａを四角形とした場合の例が
示されている。図３（ｂ）は、円形の第１のはんだ接続
用電極２ａを光素子１の四隅には配置していないが、光
素子１の周辺近傍に設けられており、中心（重心）に対
して点対称に配置した例を示す。図３（ｃ）は、四角形
の第１のはんだ接続用電極２ａを光素子１の四隅には配
置していないが、光素子１の周辺近傍に設けられてお
り、中心（重心）に対して点対称に配置された例を示
す。光素子１の姿勢安定化のためには、第１のはんだ接
続用電極２ａと第２のはんだ接続用電極３ａの配置が光
素子１の中心（重心）に対して点対称となるように配置
することが望ましい。
電極配置の他の実施例を示す平面図であり、図３（ａ）
は電極の形状が四角形の例を、図３（ｂ）は大きい面積
の円形電極と小さい面積の円形電極の他の配置例を、図
３（ｃ）は大きい面積の四角形電極と小さい面積の四角
形電極の他の配置例を示している。図３（ａ）には、光
素子１上の第１のはんだ接続用電極２ａを四角形とし、
第２のはんだ接続用電極３ａを四角形とした場合の例が
示されている。図３（ｂ）は、円形の第１のはんだ接続
用電極２ａを光素子１の四隅には配置していないが、光
素子１の周辺近傍に設けられており、中心（重心）に対
して点対称に配置した例を示す。図３（ｃ）は、四角形
の第１のはんだ接続用電極２ａを光素子１の四隅には配
置していないが、光素子１の周辺近傍に設けられてお
り、中心（重心）に対して点対称に配置された例を示
す。光素子１の姿勢安定化のためには、第１のはんだ接
続用電極２ａと第２のはんだ接続用電極３ａの配置が光
素子１の中心（重心）に対して点対称となるように配置
することが望ましい。
【００２４】図４は本発明による光素子の実装構造体の
他の例を示す断面図であり、図４（ａ）は光素子の第２
のはんだ接続用電極に対して、基板の第２のはんだ接続
用電極を小さくした場合の例を、図４（ｂ）は光素子の
第２のはんだ接続用電極に対して、基板の第２のはんだ
接続用電極を大きくした場合の例を示す。図４（ａ）
は、光素子１側の第２のはんだ接続用電極２ｃに対して
基板５側の第２のはんだ接続用電極２ｄを電極の中心を
対称にして小さく設け、基板５上に光素子１を実装した
光素子の実装構造体１０２を示す。図４（ｂ）は、基板
５側の第２のはんだ接続用電極２ｆに対して光素子１側
の第２のはんだ接続用電極２ｅを電極の中心を対称にし
て小さく設け、基板５上に光素子１を実装した光素子の
実装構造体１０３を示す。本実施例では、姿勢を安定化
させることができる。
他の例を示す断面図であり、図４（ａ）は光素子の第２
のはんだ接続用電極に対して、基板の第２のはんだ接続
用電極を小さくした場合の例を、図４（ｂ）は光素子の
第２のはんだ接続用電極に対して、基板の第２のはんだ
接続用電極を大きくした場合の例を示す。図４（ａ）
は、光素子１側の第２のはんだ接続用電極２ｃに対して
基板５側の第２のはんだ接続用電極２ｄを電極の中心を
対称にして小さく設け、基板５上に光素子１を実装した
光素子の実装構造体１０２を示す。図４（ｂ）は、基板
５側の第２のはんだ接続用電極２ｆに対して光素子１側
の第２のはんだ接続用電極２ｅを電極の中心を対称にし
て小さく設け、基板５上に光素子１を実装した光素子の
実装構造体１０３を示す。本実施例では、姿勢を安定化
させることができる。
【００２５】図５は本発明による光素子の実装構造体の
実装工程の一実施例を説明するための断面図である。ま
ず、図５（ａ）に示すように、基板５上の第１のはんだ
接続用電極２ｂと第２のはんだ接続用電極３ｃにはんだ
６を供給する。本実施例では、リフロー前のはんだに対
して符号６を付して、リフロー後のはんだ４と区別す
る。ここで、第１のはんだ接続用電極２ｂに供給するは
んだ幅Ｌ３と電極幅Ｌ１との関係がＬ１＞Ｌ３、かつ第
２のはんだ接続用電極３ｂに供給するはんだ幅Ｌ４と電
極幅Ｌ２との関係がＬ２≦Ｌ４となるようにはんだ６を
供給して、第１のはんだ接続用電極２ｂ上の平均はんだ
高さＨ１と第２のはんだ接続用電極３ｂ上の平均はんだ
高さＨ２の関係がＨ１＜Ｈ２となるようにする。また、
光素子１のいずれかの電極が隣の電極のはんだ６に仮固
定または接続されることを防止するために、基板５の第
１のはんだ接続用電極２ｂに供給するはんだ高さＨ３と
第２のはんだ接続用電極３ｂに供給するはんだ高さＨ４
の関係がＨ１＜Ｈ２の関係が成立する範囲内で、Ｈ３≧
Ｈ４となるようにはんだ６を供給することが望ましい。
このはんだ６の供給方法に関しては、蒸着、メッキ、プ
リフォーム等によるものがあり、本発明ではいずれの方
法ではんだ６を供給してもよい。
実装工程の一実施例を説明するための断面図である。ま
ず、図５（ａ）に示すように、基板５上の第１のはんだ
接続用電極２ｂと第２のはんだ接続用電極３ｃにはんだ
６を供給する。本実施例では、リフロー前のはんだに対
して符号６を付して、リフロー後のはんだ４と区別す
る。ここで、第１のはんだ接続用電極２ｂに供給するは
んだ幅Ｌ３と電極幅Ｌ１との関係がＬ１＞Ｌ３、かつ第
２のはんだ接続用電極３ｂに供給するはんだ幅Ｌ４と電
極幅Ｌ２との関係がＬ２≦Ｌ４となるようにはんだ６を
供給して、第１のはんだ接続用電極２ｂ上の平均はんだ
高さＨ１と第２のはんだ接続用電極３ｂ上の平均はんだ
高さＨ２の関係がＨ１＜Ｈ２となるようにする。また、
光素子１のいずれかの電極が隣の電極のはんだ６に仮固
定または接続されることを防止するために、基板５の第
１のはんだ接続用電極２ｂに供給するはんだ高さＨ３と
第２のはんだ接続用電極３ｂに供給するはんだ高さＨ４
の関係がＨ１＜Ｈ２の関係が成立する範囲内で、Ｈ３≧
Ｈ４となるようにはんだ６を供給することが望ましい。
このはんだ６の供給方法に関しては、蒸着、メッキ、プ
リフォーム等によるものがあり、本発明ではいずれの方
法ではんだ６を供給してもよい。
【００２６】次に、図５（ｂ）に示すように、第１のは
んだ接続用電極２ａと第２のはんだ接続用電極３ａをも
つ光素子１を基板５上に位置合わせを行い、供給したは
んだ６の融点以下の温度で加圧することにより、仮接続
を行う。これにより、位置合わせから次の工程のはんだ
６の加熱溶融による本接続工程までの位置ずれを防止
し、生産性に優れた実装工程を実現する。次に、はんだ
溶融接続時の表面張力を利用したセルフアライメントに
よる光素子１の高精度位置決めを実現するためには、は
んだ溶融時にはんだ表面の酸化膜を除去、またはセルフ
アライメントを妨げない程度に薄く制御する必要があ
る。本実施例では、図５（ｃ）、図５（ｄ）、図５
（ｅ）に示すように還元性雰囲気７中で加熱溶融するこ
とにより、第１のはんだ接続用電極２ａ、２ｂのセルフ
アライメント効果により位置ずれ量が小さくなり、次に
第２のはんだ接続用電極３ａ、３ｂによるセルフアライ
メント効果により高精度位置決めを実現できる。その
後、冷却しはんだ４を凝固させることにより、図５
（ｆ）に示すように、フラックスを用いないため、信頼
性に影響を及ぼす残さがなく、後洗浄工程を必要としな
い清浄な実装構造体を得ることができる。
んだ接続用電極２ａと第２のはんだ接続用電極３ａをも
つ光素子１を基板５上に位置合わせを行い、供給したは
んだ６の融点以下の温度で加圧することにより、仮接続
を行う。これにより、位置合わせから次の工程のはんだ
６の加熱溶融による本接続工程までの位置ずれを防止
し、生産性に優れた実装工程を実現する。次に、はんだ
溶融接続時の表面張力を利用したセルフアライメントに
よる光素子１の高精度位置決めを実現するためには、は
んだ溶融時にはんだ表面の酸化膜を除去、またはセルフ
アライメントを妨げない程度に薄く制御する必要があ
る。本実施例では、図５（ｃ）、図５（ｄ）、図５
（ｅ）に示すように還元性雰囲気７中で加熱溶融するこ
とにより、第１のはんだ接続用電極２ａ、２ｂのセルフ
アライメント効果により位置ずれ量が小さくなり、次に
第２のはんだ接続用電極３ａ、３ｂによるセルフアライ
メント効果により高精度位置決めを実現できる。その
後、冷却しはんだ４を凝固させることにより、図５
（ｆ）に示すように、フラックスを用いないため、信頼
性に影響を及ぼす残さがなく、後洗浄工程を必要としな
い清浄な実装構造体を得ることができる。
【００２７】本発明において、はんだ６の溶融加熱時に
酸化膜を還元する方法として、図５に示す還元性雰囲気
７中で加熱刷る他に、図６に示すような還元性を有する
有機材料８を用いる方法がある。図６は本発明による光
素子の実装構造体の実装工程の他の実施例を説明するた
めの断面図である。図６（ａ）に示すように、基板５の
第１のはんだ接続用電極２ｂ、第２のはんだ接続用電極
３ｂ上にはんだ４を供給し、図６（ｂ）に示すように、
基板５上に光素子１を載置して仮固定する。次に、図６
（ｃ）に示すように、光素子１と基板５の間のはんだ接
続用電極２ａ、２ｂ、３ａ、３ｂを覆うように有機材料
８を供給する。この有機材料８としては、沸点がはんだ
６の融点よりも高く、はんだ溶融時にはんだ表面の酸化
膜が還元除去され再酸化が防止された状態に保つような
材料を選ぶ。還元性をもつ材料としては、分子内に少な
くとも１個以上の水酸基を有するアルコール系の材料が
適している。例えば、融点が２７８℃のＡｕ２０ｗｔ％
Ｓｎはんだを用いる場合には、有機材料８として、トリ
エチレングリコール（沸点２８５℃）、テトラエチレン
グリコール（沸点３１４℃）、ペンタエチレングリコー
ル（沸点３７０℃）を用いることにより、セルフアライ
メントが妨げられず、基板５上への光素子１の高精度な
位置決め実装を実現することができることを確認した。
図６（ｃ）、図６（ｄ）、図６（ｅ）に示すように、有
機材料８を供給、又は塗布した状態で加熱すると、第１
のはんだ接続用電極２ａ、２ｂのセルフアライメント効
果により位置ずれ量が小さくなり、次に第２のはんだ接
続用電極３ａ、３ｂによるセルフアライメント効果によ
り高精度位置決めを実現できる。また、有機材料８は加
熱中に蒸発される。よって、有機材料８は図６（ｆ）に
示すように加熱中に蒸発するので、残さとして残ること
なく、上記実施例と同様に後洗浄工程は不要である。即
ち、昇温速度が速く加熱時間が短くなるほど、より低い
沸点の材料を使用し確実に蒸発するようにする必要があ
る。
酸化膜を還元する方法として、図５に示す還元性雰囲気
７中で加熱刷る他に、図６に示すような還元性を有する
有機材料８を用いる方法がある。図６は本発明による光
素子の実装構造体の実装工程の他の実施例を説明するた
めの断面図である。図６（ａ）に示すように、基板５の
第１のはんだ接続用電極２ｂ、第２のはんだ接続用電極
３ｂ上にはんだ４を供給し、図６（ｂ）に示すように、
基板５上に光素子１を載置して仮固定する。次に、図６
（ｃ）に示すように、光素子１と基板５の間のはんだ接
続用電極２ａ、２ｂ、３ａ、３ｂを覆うように有機材料
８を供給する。この有機材料８としては、沸点がはんだ
６の融点よりも高く、はんだ溶融時にはんだ表面の酸化
膜が還元除去され再酸化が防止された状態に保つような
材料を選ぶ。還元性をもつ材料としては、分子内に少な
くとも１個以上の水酸基を有するアルコール系の材料が
適している。例えば、融点が２７８℃のＡｕ２０ｗｔ％
Ｓｎはんだを用いる場合には、有機材料８として、トリ
エチレングリコール（沸点２８５℃）、テトラエチレン
グリコール（沸点３１４℃）、ペンタエチレングリコー
ル（沸点３７０℃）を用いることにより、セルフアライ
メントが妨げられず、基板５上への光素子１の高精度な
位置決め実装を実現することができることを確認した。
図６（ｃ）、図６（ｄ）、図６（ｅ）に示すように、有
機材料８を供給、又は塗布した状態で加熱すると、第１
のはんだ接続用電極２ａ、２ｂのセルフアライメント効
果により位置ずれ量が小さくなり、次に第２のはんだ接
続用電極３ａ、３ｂによるセルフアライメント効果によ
り高精度位置決めを実現できる。また、有機材料８は加
熱中に蒸発される。よって、有機材料８は図６（ｆ）に
示すように加熱中に蒸発するので、残さとして残ること
なく、上記実施例と同様に後洗浄工程は不要である。即
ち、昇温速度が速く加熱時間が短くなるほど、より低い
沸点の材料を使用し確実に蒸発するようにする必要があ
る。
【００２８】図７は本発明による光素子の実装構造体を
光導波路基板上に実装した場合の一実施例を示す一部断
面側面図及び平面図である。光素子１は活性層１０を有
しており、の第１、第２のはんだ接続用電極２ａ、３ａ
は光導波路基板１３の電極２ｂ、３ｂ上に実装される。
また、光導波路基板１３には、光素子１の活性層１０を
通過した光が光導波路１１のコア層１２を通過すること
ができるように光導波路１１が取り付けられる。本実施
例を用いることにより、光素子１を基板５上の所定の位
置に高精度に位置決めされた実装構造が実現することが
できる。このため、基板５上の光導波路１１にコア層１
２と光素子１の活性層１０とを高精度に位置決めでき、
光素子と光導波路との光結合を実現することができる。
光導波路基板上に実装した場合の一実施例を示す一部断
面側面図及び平面図である。光素子１は活性層１０を有
しており、の第１、第２のはんだ接続用電極２ａ、３ａ
は光導波路基板１３の電極２ｂ、３ｂ上に実装される。
また、光導波路基板１３には、光素子１の活性層１０を
通過した光が光導波路１１のコア層１２を通過すること
ができるように光導波路１１が取り付けられる。本実施
例を用いることにより、光素子１を基板５上の所定の位
置に高精度に位置決めされた実装構造が実現することが
できる。このため、基板５上の光導波路１１にコア層１
２と光素子１の活性層１０とを高精度に位置決めでき、
光素子と光導波路との光結合を実現することができる。
【００２９】以上述べたように、本発明によれば、フラ
ックスや垂直方向位置決め用支持台、高価な実装機を用
いることなく、はんだ溶融時の表面張力によるセルフア
ライメント効果のみで、基板上の所定の位置に光素子を
高精度に位置決めすることができ、低コスト化を実現す
ることができる。
ックスや垂直方向位置決め用支持台、高価な実装機を用
いることなく、はんだ溶融時の表面張力によるセルフア
ライメント効果のみで、基板上の所定の位置に光素子を
高精度に位置決めすることができ、低コスト化を実現す
ることができる。
【００３０】
【発明の効果】以上述べたように、本発明によれば、は
んだ溶融時の表面張力によるセルフアライメント効果
で、基板上の所定の位置に光素子を高精度に位置決めす
ることができる。
んだ溶融時の表面張力によるセルフアライメント効果
で、基板上の所定の位置に光素子を高精度に位置決めす
ることができる。
【図１】本発明による光素子のはんだ接続用電極配置の
一実施例を示す平面図および光素子の実装構造体の一実
施例を示す断面図である。
一実施例を示す平面図および光素子の実装構造体の一実
施例を示す断面図である。
【図２】従来の光素子の実装構造体の断面図である。
【図３】本発明による光素子のはんだ接続用電極配置の
他の実施例を示す平面図である。
他の実施例を示す平面図である。
【図４】本発明による光素子の実装構造体の他の例を示
す断面図である。
す断面図である。
【図５】本発明による光素子の実装構造体の実装工程の
一実施例を説明するための断面図である。
一実施例を説明するための断面図である。
【図６】本発明による光素子の実装構造体の実装工程の
他の実施例を説明するための断面図である。
他の実施例を説明するための断面図である。
【図７】図７は本発明による光素子の実装構造体を光導
波路基板上に実装した場合の一実施例を示す一部断面側
面図及び平面図である。
波路基板上に実装した場合の一実施例を示す一部断面側
面図及び平面図である。
１…光素子、２ａ、２ｂ…第１のはんだ接続用電極、３
ａ、３ｂ…第２のはんだ接続用電極、４…リフロー後の
はんだ、５…基板、６…リフロー前のはんだ、７…還元
性雰囲気、８…有機材料、１０…活性層、１１…光導波
路、１２…光導波路のコア層、１３…光導波路基板 １０１、１０２、１０３…光素子の実装構造体。
ａ、３ｂ…第２のはんだ接続用電極、４…リフロー後の
はんだ、５…基板、６…リフロー前のはんだ、７…還元
性雰囲気、８…有機材料、１０…活性層、１１…光導波
路、１２…光導波路のコア層、１３…光導波路基板 １０１、１０２、１０３…光素子の実装構造体。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 川本 和民
神奈川県横浜市戸塚区吉田町292番地 株
式会社日立製作所生産技術研究所内
Ｆターム(参考） 4M118 AA10 AB10 HA20 HA24 HA31
5F044 LL01 LL04
5F049 NA08 NA18 QA08 SE05 SE09
SE15 TA03 TA20
5F073 AA61 FA22 FA23
Claims (7)
- 【請求項１】光素子上に形成された電極と基板上の光素
子の電極に対応する位置に形成された電極とをはんだを
用いて接続する光素子の実装構造体であって、該光素子
の周辺近傍に設けられた第１のはんだ接続用電極と、光
素子の他の部分に配置された第２のはんだ接続用電極を
備え、該第１のはんだ接続用電極の電極面積Ｓ１、該第
２のはんだ接続用電極の電極面積Ｓ２とすると、Ｓ１＞
Ｓ２を満足し、かつ該第１のはんだ接続用電極の平均は
んだ高さをＨ１、該第２のはんだ接続用電極の平均はん
だ高さをＨ２とした場合、Ｈ１＜Ｈ２を満足することを
特徴とする光素子の実装構造体。 - 【請求項２】請求項１記載の光素子の実装構造体におい
て、該第１のはんだ接続用電極の電極幅をＬ１、該第１
のはんだ接続用電極と第２のはんだ接続用電極の電極間
隔をＬ１２、第２のはんだ接続用電極間の電極間隔をＬ
２２とした場合、Ｌ１／２＜Ｌ１２、かつＬ１／２＜Ｌ
２２の関係を満足させることを特徴とする光素子の実装
構造体。 - 【請求項３】光素子上に形成された電極と基板上の光素
子の電極に対応する位置に形成された電極とをはんだを
用いて接続する光素子の実装構造体を得るために、該光
素子の周辺近傍に第１の面積を持つ第１のはんだ接続用
電極を設け、光素子の他の部分に該第１の面積より小さ
い面積を持つ第２のはんだ接続用電極を設けるステップ
と、該光素子の電極に対応する該基板の位置に第１のは
んだ接続用電極と第２のはんだ接続用電極を設けるステ
ップと、該光素子の該第１のはんだ接続用電極又は該基
板の該第１のはんだ接続用電極に供給する平均はんだ高
さより、該光素子の該第２のはんだ接続用電極又は該基
板の該第２のはんだ接続用電極に供給する平均はんだ高
さが高くなるようにはんだを供給するステップと、該基
板上に該光素子を所定の位置に位置合わせを行い加圧し
ながらはんだの融点以下の温度で仮接続するステップ
と、はんだの融点以上に加熱して溶融したはんだの表面
張力を利用して該基板電極に対する該光素子上電極の３
次元的な位置決めを行うステップとを備えることを特徴
とする光素子の実装方法。 - 【請求項４】請求項３記載の光素子の実装方法におい
て、該はんだ接続用電極を設けるステップでは、該第１
のはんだ接続用電極の電極幅をＬ１、該第１のはんだ接
続用電極と第２のはんだ接続用電極の電極間隔をＬ１
２、第２のはんだ接続用電極間の電極間隔をＬ２２とし
た場合、Ｌ１／２＜Ｌ１２、かつＬ１／２＜Ｌ２２の関
係を満足させることを特徴とする光素子の実装方法。 - 【請求項５】請求項３又は４記載の光素子の実装方法に
おいて、該はんだを供給するステップは、該光素子また
は基板上の該第１のはんだ接続用電極に供給するはんだ
幅をＬ３とした場合、該第１のはんだ接続用電極幅Ｌ１
との関係がＬ１＞Ｌ３となり、かつ該第２のはんだ接続
用電極に供給するはんだ幅Ｌ４と該第２のはんだ接続用
電極幅Ｌ２との関係がＬ２≦Ｌ４となり、かつ、該第１
のはんだ接続用電極に供給するはんだ高さＨ３と該第２
のはんだ接続用電極に供給するはんだ高さＨ４の関係が
Ｈ３≧Ｈ４となるようにはんだを供給することを特徴と
する光素子の実装方法。 - 【請求項６】請求項３乃至５のいずれかに記載の光素子
の実装方法において、該はんだ融点以上に加熱して溶融
したはんだの表面張力を利用して該基板上電極に対する
３次元的な位置決めを行うステップを、還元性雰囲気の
中で行うことを特徴とする光素子の実装方法。 - 【請求項７】請求項３乃至５のいずれかに記載の光素子
の実装方法において、仮接続した該光素子と該基板間の
はんだ接続用電極にはんだの融点よりも高い沸点を有す
る有機材料を供給するステップを設けることを特徴とす
る光素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002038370A JP4052848B2 (ja) | 2002-02-15 | 2002-02-15 | 光素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002038370A JP4052848B2 (ja) | 2002-02-15 | 2002-02-15 | 光素子の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003243757A true JP2003243757A (ja) | 2003-08-29 |
| JP4052848B2 JP4052848B2 (ja) | 2008-02-27 |
Family
ID=27779709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002038370A Expired - Lifetime JP4052848B2 (ja) | 2002-02-15 | 2002-02-15 | 光素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4052848B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007010793A1 (ja) * | 2005-07-15 | 2007-01-25 | Matsushita Electric Industrial Co., Ltd. | 半導体発光素子及び半導体発光素子実装済み基板 |
| JP2008192859A (ja) * | 2007-02-06 | 2008-08-21 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US7968801B2 (en) | 2005-07-28 | 2011-06-28 | Sharp Kabushiki Kaisha | Solder mounting structure, method for manufacturing such solder mounting structure and use of such solder mounting structure |
| JP2018093033A (ja) * | 2016-12-01 | 2018-06-14 | 富士通株式会社 | 光モジュール及び光モジュールの製造方法 |
-
2002
- 2002-02-15 JP JP2002038370A patent/JP4052848B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007010793A1 (ja) * | 2005-07-15 | 2007-01-25 | Matsushita Electric Industrial Co., Ltd. | 半導体発光素子及び半導体発光素子実装済み基板 |
| US8129739B2 (en) | 2005-07-15 | 2012-03-06 | Panasonic Corporation | Semiconductor light emitting device and semiconductor light emitting device mounted board |
| US7968801B2 (en) | 2005-07-28 | 2011-06-28 | Sharp Kabushiki Kaisha | Solder mounting structure, method for manufacturing such solder mounting structure and use of such solder mounting structure |
| JP2008192859A (ja) * | 2007-02-06 | 2008-08-21 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2018093033A (ja) * | 2016-12-01 | 2018-06-14 | 富士通株式会社 | 光モジュール及び光モジュールの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4052848B2 (ja) | 2008-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7694869B2 (en) | Universal mold for injection molding of solder | |
| US6087194A (en) | Composite unit of optical semiconductor device and supporting substrate and method for mounting optical semiconductor device on supporting substrate | |
| KR20090040841A (ko) | 배선 기판 및 그 제조 방법과 반도체 장치 | |
| JPH06120225A (ja) | 光モジュールの製造方法 | |
| US6841860B2 (en) | Flip-chip bonding structure and method for making the same | |
| JP4429564B2 (ja) | 光部品及び電気部品の実装構造及びその方法 | |
| EP0718653A2 (en) | Selfaligned optical element and optical wave-guide by means of solder bumps on rectangular pads | |
| JP2713142B2 (ja) | 光素子の実装構造および方法 | |
| JP2003243757A (ja) | 光素子の実装構造体及び光素子の実装方法 | |
| EP1100123A1 (en) | Dip formation of flip-chip solder bumps | |
| JP4605850B2 (ja) | 光実装基板の製造方法 | |
| JP3458944B2 (ja) | ハイブリッド集積素子およびその製造方法 | |
| KR100524672B1 (ko) | 광수동 정렬용 각진 홈을 이용한 플립칩 본딩방법 및 광모듈 | |
| JPH10214919A (ja) | マルチチップモジュールの製造方法 | |
| JP4326105B2 (ja) | フリップチップ実装方法 | |
| JPH09246324A (ja) | 電子部品及びそのバンプ形成方法 | |
| JPH09326535A (ja) | 光半導体装置及びその製造方法 | |
| US6281445B1 (en) | Device and method for connecting two electronic components | |
| JPH08330360A (ja) | 半導体装置及びその製造方法 | |
| JP3003098B2 (ja) | チップの配線基板等実装方法 | |
| CN111599704B (zh) | 一种集成电路凸点的构建方法 | |
| JPH06188458A (ja) | 光素子モジュール | |
| JP2002334902A (ja) | 光素子の実装構造および実装方法 | |
| KR101385370B1 (ko) | 플립 칩 기판을 탑재하는 캐리어 및 플립 칩 방법 | |
| JPH08139427A (ja) | 球状電極の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040810 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070723 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070731 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070927 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070927 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071106 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071204 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4052848 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131214 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |