JP4052848B2 - 光素子の実装方法 - Google Patents

光素子の実装方法 Download PDF

Info

Publication number
JP4052848B2
JP4052848B2 JP2002038370A JP2002038370A JP4052848B2 JP 4052848 B2 JP4052848 B2 JP 4052848B2 JP 2002038370 A JP2002038370 A JP 2002038370A JP 2002038370 A JP2002038370 A JP 2002038370A JP 4052848 B2 JP4052848 B2 JP 4052848B2
Authority
JP
Japan
Prior art keywords
solder
optical element
electrode
solder connection
connection electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2002038370A
Other languages
English (en)
Other versions
JP2003243757A (ja
Inventor
良雄 大関
清 松井
和民 川本
Original Assignee
日本オプネクスト株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本オプネクスト株式会社 filed Critical 日本オプネクスト株式会社
Priority to JP2002038370A priority Critical patent/JP4052848B2/ja
Publication of JP2003243757A publication Critical patent/JP2003243757A/ja
Application granted granted Critical
Publication of JP4052848B2 publication Critical patent/JP4052848B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401Structure
    • H01L2224/1403Bump connectors having different sizes, e.g. different diameters, heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405Shape
    • H01L2224/14051Bump connectors having different shapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Lasers (AREA)
  • Light Receiving Elements (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、光素子を基板上にフラックスを用いないではんだ接続し、三次元的に高精度位置決めする光素子の実装構造体及び光素子の実装方法に関する。
【0002】
【従来の技術】
基板上へ光素子の実装は、基板上に形成された光導波路と良好な光結合を確保するために1ミクロン以下の位置精度で高精度に実装する必要がある。高精度位置決め技術は、はんだの表面張力を利用したセルフアライメントによる高精度位置決め構造及び方法が研究、開発されている。この中で一般的なはんだ接続に用いられるフラックスは、はんだ及び電極表面の酸化膜を還元除去するとともに接続部を覆い再酸化を防止することができるので、より良好なセルフアライメントを達成できる。しかし、光素子の実装においてフラックスを用いた場合には、電子回路実装で電気的信頼性等の点で問題とならない残さによる汚染が光伝送の妨害になるという問題があり、はんだ接続後の洗浄が必須となる。所が、はんだ接続後の洗浄は追加の工程が必要となり、新たな装置を必要とするので、高コスト化の原因となる。
【0003】
そこで、洗浄が不要な工程に関して、フラックスレス接続が開発されている。まず、セルフアライメントを用いた半導体の実装構造体または方法に関連する技術、例えば、電極パターンに関連する技術としては、特開平9−275123号公報及び特開平11−111771号公報に記載の技術があげられる。例えば、特開平11−111771号公報には、実装機によるCSPキャリア基板の位置ずれを考慮して、4隅の電極パッドが他の電極パッドよりも大きく、かつ4隅のはんだバンプが他のはんだバンプよりも大きく高く形成したCSPキャリア基板と配線基板とを用いてCSPを実装することで、リフローはんだ付けの際にまずは4隅のはんだバンプのセルフアライメントにより、キャリア基板と配線基板との理想的搭載位置からの大きな位置ずれが修正し、さらに4隅のはんだバンプ以外のはんだバンプのセルフアライメントによりセルフアライメント効果を向上させた構造が示されている。
【0004】
また、セルフアライメントを用いて光素子の水平精度及び垂直精度を向上させた実装技術として、例えば、特開平5―60952号公報及び特開平7−235566号公報記載の技術があげられる。例えば、特開平5―60952号公報には、セルフアライメントにより水平方向の位置精度を1ミクロン以下とするためには、はんだ接続高さを概ね30ミクロン以上とする必要があり、一方で垂直方向の位置精度(光素子の傾き)を1ミクロン以下にするためには、はんだ接続高さを概ね10ミクロン以下とする必要があり、両方を同時に満たすことができる、はんだ接続高さを得ることは難しいことが示されている。その解決手段として、特開平5−60952号公報には、非導電性膜を用いて形成した凹溝内の基板側電極と光素子の電極とをはんだで接続を行い、水平方向の位置決めはんだの表面張力によるセルフアライメントによって達成し、垂直方向の位置決めは、非導電性膜による台座で支持することで達成することが示されている。
【0005】
【発明が解決しようとする課題】
上記従来技術においては、4隅の電極パッドが他の電極パッドよりも大きく、かつ4隅のはんだバンプが他のはんだバンプよりも大きく、かつ、高く形成することによって、セルフアライメント効果を向上させているが、このような電極パターン及びはんだ量では、垂直方向の位置決め精度の確保が難しいという問題があった。
また、上記従来技術では、垂直方向の位置決め精度を確保するための非導電性膜のパターンニング工程及び位置決め台の形成工程が必要であり、基板製造工程が複雑、高価になるという問題があった。
【0006】
本発明の目的は、上記の欠点を解決し、溶融はんだの表面張力のみにより、水平方向及び垂直方向の高精度の位置決めを実現する光素子の実装構造技術を提供することにある。
また、本発明の他の目的は、電極形状及びはんだ量を適正化することにより、垂直方向の位置決め精度と高いセルフアライメント性を実現する光素子の実装構造技術を提供することにある。
【0007】
【課題を解決するための手段】
本発明の目的を達成するために、第1の発明では、光素子の実装構造体は、光素子上に形成された電極と基板上の光素子の電極に対応する位置に形成された電極とをはんだを用いて接続する光素子の実装構造体であって、該光素子の周辺近傍に設けられた第1のはんだ接続用電極と、光素子の他の部分に配置された第2のはんだ接続用電極を備え、該第1のはんだ接続用電極の電極面積S1、該第2のはんだ接続用電極の電極面積S2とすると、S1>S2を満足し、かつ該第1のはんだ接続用電極の平均はんだ高さをH1、該第2のはんだ接続用電極の平均はんだ高さをH2とした場合、H1<H2を満足する。
【0008】
第2の発明では、第1の発明において、該第1のはんだ接続用電極の電極幅をL1、該第1のはんだ接続用電極と第2のはんだ接続用電極の電極間隔をL12、第2のはんだ接続用電極間の電極間隔をL22とした場合、L1/2<L12、かつL1/2<L22の関係を満足させる。
【0009】
第3の発明では、光素子の実装方法は、光素子上に形成された電極と基板上の光素子の電極に対応する位置に形成された電極とをはんだを用いて接続する光素子の実装構造体を得るために、該光素子の周辺近傍に第1の面積を持つ第1のはんだ接続用電極を設け、光素子の他の部分に該第1の面積より小さい面積を持つ第2のはんだ接続用電極を設けるステップと、該光素子の電極に対応する該基板の位置に第1のはんだ接続用電極と第2のはんだ接続用電極を設けるステップと、該光素子の該第1のはんだ接続用電極又は該基板の該第1のはんだ接続用電極に供給する平均はんだ高さより、該光素子の該第2のはんだ接続用電極又は該基板の該第2のはんだ接続用電極に供給する平均はんだ高さが高くなるようにはんだを供給するステップと、該基板上に該光素子を所定の位置に位置合わせを行い加圧しながらはんだの融点以下の温度で仮接続するステップと、はんだの融点以上に加熱して溶融したはんだの表面張力を利用して該基板電極に対する該光素子上電極の3次元的な位置決めを行うステップとを備える。
【0010】
第4の発明では、第3の発明において、該はんだ接続用電極を設けるステップでは、該第1のはんだ接続用電極の電極幅をL1、該第1のはんだ接続用電極と第2のはんだ接続用電極の電極間隔をL12、第2のはんだ接続用電極間の電極間隔をL22とした場合、L1/2<L12、かつL1/2<L22の関係を満足させる。
【0011】
第5の発明では、第3又は4の発明において、該はんだを供給するステップは、該光素子または基板上の該第1のはんだ接続用電極に供給するはんだ幅をL3とした場合、該第1のはんだ接続用電極幅L1との関係がL1>L3となり、かつ該第2のはんだ接続用電極に供給するはんだ幅L4と該第2のはんだ接続用電極幅L2との関係がL2≦L4となり、かつ、該第1のはんだ接続用電極に供給するはんだ高さH3と該第2のはんだ接続用電極に供給するはんだ高さH4の関係がH3≧H4となるようにはんだを供給する。
【0012】
第6の発明では、第3、4又は5の発明において、該はんだ融点以上に加熱して溶融したはんだの表面張力を利用して該基板上電極に対する3次元的な位置決めを行うステップを、還元性雰囲気の中で行う。
【0013】
第7の発明では、第3、4又は5の発明において、仮接続した該光素子と該基板間のはんだ接続用電極にはんだの融点よりも高い沸点を有する有機材料を供給するステップを設ける。
【0014】
更に、第8の発明では、上記のいずれかの発明において、該光素子または基板上電極へのはんだの供給方法が真空蒸着である。
【0015】
第9の発明では、第7の発明において、該有機材料は、分子内に少なくとも1個以上の水酸基を有するものである。また、該有機材料は該はんだ接続ステップ後において、残さが残らないように蒸発する。
【0016】
【発明の実施の形態】
以下、本発明の実施の形態を、実施例を用い、図面を参照して説明する。光素子の実装構造体の電極材料として、例えば、Ti、Pt、Auの構成で基板および光素子上に電極が形成され、光素子と基板を接続するためのはんだ材料は、Au及びSnの共晶組成(Au80wt%,Sn20wt%)が一般的に用いられている。本発明の対象としては、これらの構成を含むのはもちろん、他の電極およびはんだ材料を用いた場合にも適用可能である。
【0017】
図1は本発明による光素子のはんだ接続用電極配置の一実施例を示す平面図および光素子の実装構造体の一実施例を示す断面図であり、図1(a)は光素子のはんだ接続用電極配置を示す平面図を、図1(b)は光素子の実装構造体の断面図を示す。図1(a)に示すように、光素子1には大きい電極面積S1を有する円形の第1のはんだ接続用電極3aと、電極面積S1より小さい電極面積S2を有する円形の第2のはんだ接続用電極3bとがもうけられている。第1のはんだ接続用電極2aは光素子1の四隅に設けられ、第2のはんだ接続用電極3bはその他の部分に配置されている。
図1(b)に示すように、基板5にも光素子1の電極と対応する位置に電極が設けられている。光素子1の第1のはんだ接続用電極2aに対向する位置に基板5の第1のはんだ接続用電極2bが、第2の接続用電極3aに対向する位置に基板5の第2のはんだ接続用電極3bが設けられている。光素子の実装構造体101は光素子1の第1、第2のはんだ接続用電極2a、3aと基板5の第1、第2のはんだ接続用電極2b、3bの間をはんだ4で接続している。
【0018】
本実施例では、光素子1を基板5上に仮固定する、即ち、はんだの融点温度未満にして基板上の電極に光素子の電極を載置する、時に生じる位置ずれの許容量を極力大きくするために、電極面積S1の第1のはんだ接続用電極2とそれより小さい電極面積S2の第2のはんだ接続用電極3を設けている。なお、本実施例では、第1、
第2のはんだ接続用電極2、3を円形としているが、必ずしも円形とする必要はなく、四角形、多角形、その他の形状でもよい。
第2のはんだ接続用電極3a、3bは、第1のはんだ接続用電極2a、2bと合わせて接続強度を確保するとともに、光素子1の電極パターンが第1のはんだ接続用電極2a、2bだけの場合に比べて、はんだの表面張力によるセルフアライメント効果をより効果的に発揮させるために設けた小さい円形の電極である。
【0019】
また、図1(a)に示すように、隣の電極上に仮固定または接続されることを防止してより効果的にセルフアライメントによる高精度位置決めを実現するために、光素子1の第1のはんだ接続用電極2aの電極幅をL1、第1のはんだ接続用電極2aと第2のはんだ接続用電極3aの電極間隔をL12、電極幅がL2である第2のはんだ接続用電極3a間の電極間隔をL22とすると、L1/2<L12、かつL1/2<L22の関係が成り立つように電極2a、3aを配置した。このため、第1のはんだ接続用電極2aと第2のはんだ接続用電極3aとを設けた光素子1を用いることにより、仮固定時の大きな位置ずれを許容し、かつセルフアライメントによる高い水平精度の実現を達成することができる。
【0020】
図1(b)は、光素子1の電極パターン2a、3aと対応する位置に、第1のはんだ接続用電極2bと第2のはんだ接続用電極3bを設けた基板5と光素子1を用いてはんだ接続し、セルフアライメント完了後の光素子の実装構造体101を示す。
本実施例では、周辺部に形成された第1のはんだ接続用電極2a、2bの平均はんだ高さH1を第2のはんだ接続用電極3a、3bの平均はんだ高さH2よりも低くなるようにすることで、垂直方向に関して溶融したはんだ4が第1のはんだ接続用電極2bで光素子1に対して引張力が働き、第2のはんだ接続用電極3bでは押し上げ力が働く。このため、光素子1を中央部では押し上げるような力が働き、一方、周辺部では光素子1を基板5の方向に引張るような力が生じる。この溶融したはんだ4の引張力と圧縮力との力のつり合いにより、供給されたはんだ量にばらつきが生じた場合でも、光素子の垂直方向の精度を安定化させることができる。この場合、図1(b)に示すように、第1のはんだ接続用電極2a、2b間のはんだ4aの端部は内側に凹となり、第2のはんだ接続用電極3a、3b間のはんだ4bは外側に凸になる。
【0021】
一方、第1のはんだ接続用電極2a、2b間及び第2のはんだ接続用電極3a、3bの平均はんだ高さを等しくした場合、図2(a)に示すように、ぬれの時間差やすべての電極に光素子1を押し上げる力のみが働くことに起因して傾きが発生し、垂直方向の実装精度が得られない場合があることを確認した。この傾きをなくすために、図2(b)に示すように、非導電性膜15に光素子1を接着することが考えられるが、この場合工程が増えることになるため、好ましくない。なお、図2は従来の光素子の実装構造体の断面図である。
【0022】
ここで、平均はんだ高さについて説明する。平均はんだ高さは、光素子1側の電極と基板5側の電極を上下面とし、その外形を直線で結んでできる立体の体積が基板4の電極上に供給したはんだの体積と等しくなった時の立体の高さを言う。即ち、平均はんだ高さとは、はんだ接続用電極に供給されるはんだ体積を電極面積で割算した値を言う。
【0023】
図3は本発明による光素子のはんだ接続用電極配置の他の実施例を示す平面図であり、図3(a)は電極の形状が四角形の例を、図3(b)は大きい面積の円形電極と小さい面積の円形電極の他の配置例を、図3(c)は大きい面積の四角形電極と小さい面積の四角形電極の他の配置例を示している。
図3(a)には、光素子1上の第1のはんだ接続用電極2aを四角形とし、第2のはんだ接続用電極3aを四角形とした場合の例が示されている。図3(b)は、円形の第1のはんだ接続用電極2aを光素子1の四隅には配置していないが、光素子1の周辺近傍に設けられており、中心(重心)に対して点対称に配置した例を示す。図3(c)は、四角形の第1のはんだ接続用電極2aを光素子1の四隅には配置していないが、光素子1の周辺近傍に設けられており、中心(重心)に対して点対称に配置された例を示す。光素子1の姿勢安定化のためには、第1のはんだ接続用電極2aと第2のはんだ接続用電極3aの配置が光素子1の中心(重心)に対して点対称となるように配置することが望ましい。
【0024】
図4は本発明による光素子の実装構造体の他の例を示す断面図であり、図4(a)は光素子の第2のはんだ接続用電極に対して、基板の第2のはんだ接続用電極を小さくした場合の例を、図4(b)は光素子の第2のはんだ接続用電極に対して、基板の第2のはんだ接続用電極を大きくした場合の例を示す。
図4(a)は、光素子1側の第2のはんだ接続用電極2cに対して基板5側の第2のはんだ接続用電極2dを電極の中心を対称にして小さく設け、基板5上に光素子1を実装した光素子の実装構造体102を示す。
図4(b)は、基板5側の第2のはんだ接続用電極2fに対して光素子1側の第2のはんだ接続用電極2eを電極の中心を対称にして小さく設け、基板5上に光素子1を実装した光素子の実装構造体103を示す。本実施例では、姿勢を安定化させることができる。
【0025】
図5は本発明による光素子の実装構造体の実装工程の一実施例を説明するための断面図である。
まず、図5(a)に示すように、基板5上の第1のはんだ接続用電極2bと第2のはんだ接続用電極3cにはんだ6を供給する。本実施例では、リフロー前のはんだに対して符号6を付して、リフロー後のはんだ4と区別する。ここで、第1のはんだ接続用電極2bに供給するはんだ幅L3と電極幅L1との関係がL1>L3、かつ第2のはんだ接続用電極3bに供給するはんだ幅L4と電極幅L2との関係がL2≦L4となるようにはんだ6を供給して、第1のはんだ接続用電極2b上の平均はんだ高さH1と第2のはんだ接続用電極3b上の平均はんだ高さH2の関係がH1<H2となるようにする。また、光素子1のいずれかの電極が隣の電極のはんだ6に仮固定または接続されることを防止するために、基板5の第1のはんだ接続用電極2bに供給するはんだ高さH3と第2のはんだ接続用電極3bに供給するはんだ高さH4の関係がH1<H2の関係が成立する範囲内で、H3≧H4となるようにはんだ6を供給することが望ましい。このはんだ6の供給方法に関しては、蒸着、メッキ、プリフォーム等によるものがあり、本発明ではいずれの方法ではんだ6を供給してもよい。
【0026】
次に、図5(b)に示すように、第1のはんだ接続用電極2aと第2のはんだ接続用電極3aをもつ光素子1を基板5上に位置合わせを行い、供給したはんだ6の融点以下の温度で加圧することにより、仮接続を行う。これにより、位置合わせから次の工程のはんだ6の加熱溶融による本接続工程までの位置ずれを防止し、生産性に優れた実装工程を実現する。
次に、はんだ溶融接続時の表面張力を利用したセルフアライメントによる光素子1の高精度位置決めを実現するためには、はんだ溶融時にはんだ表面の酸化膜を除去、またはセルフアライメントを妨げない程度に薄く制御する必要がある。本実施例では、図5(c)、図5(d)、図5(e)に示すように還元性雰囲気7中で加熱溶融することにより、第1のはんだ接続用電極2a、2bのセルフアライメント効果により位置ずれ量が小さくなり、次に第2のはんだ接続用電極3a、3bによるセルフアライメント効果により高精度位置決めを実現できる。
その後、冷却しはんだ4を凝固させることにより、図5(f)に示すように、フラックスを用いないため、信頼性に影響を及ぼす残さがなく、後洗浄工程を必要としない清浄な実装構造体を得ることができる。
【0027】
本発明において、はんだ6の溶融加熱時に酸化膜を還元する方法として、図5に示す還元性雰囲気7中で加熱刷る他に、図6に示すような還元性を有する有機材料8を用いる方法がある。
図6は本発明による光素子の実装構造体の実装工程の他の実施例を説明するための断面図である。図6(a)に示すように、基板5の第1のはんだ接続用電極2b、第2のはんだ接続用電極3b上にはんだ4を供給し、図6(b)に示すように、基板5上に光素子1を載置して仮固定する。
次に、図6(c)に示すように、光素子1と基板5の間のはんだ接続用電極2a、2b、3a、3bを覆うように有機材料8を供給する。この有機材料8としては、沸点がはんだ6の融点よりも高く、はんだ溶融時にはんだ表面の酸化膜が還元除去され再酸化が防止された状態に保つような材料を選ぶ。還元性をもつ材料としては、分子内に少なくとも1個以上の水酸基を有するアルコール系の材料が適している。例えば、融点が278℃のAu20wt%Snはんだを用いる場合には、有機材料8として、トリエチレングリコール(沸点285℃)、テトラエチレングリコール(沸点314℃)、ペンタエチレングリコール(沸点370℃)を用いることにより、セルフアライメントが妨げられず、基板5上への光素子1の高精度な位置決め実装を実現することができることを確認した。図6(c)、図6(d)、図6(e)に示すように、有機材料8を供給、又は塗布した状態で加熱すると、第1のはんだ接続用電極2a、2bのセルフアライメント効果により位置ずれ量が小さくなり、次に第2のはんだ接続用電極3a、3bによるセルフアライメント効果により高精度位置決めを実現できる。また、有機材料8は加熱中に蒸発される。よって、有機材料8は図6(f)に示すように加熱中に蒸発するので、残さとして残ることなく、上記実施例と同様に後洗浄工程は不要である。即ち、昇温速度が速く加熱時間が短くなるほど、より低い沸点の材料を使用し確実に蒸発するようにする必要がある。
【0028】
図7は本発明による光素子の実装構造体を光導波路基板上に実装した場合の一実施例を示す一部断面側面図及び平面図である。光素子1は活性層10を有しており、の第1、第2のはんだ接続用電極2a、3aは光導波路基板13の電極2b、3b上に実装される。また、光導波路基板13には、光素子1の活性層10を通過した光が光導波路11のコア層12を通過することができるように光導波路11が取り付けられる。
本実施例を用いることにより、光素子1を基板5上の所定の位置に高精度に位置決めされた実装構造が実現することができる。このため、基板5上の光導波路11にコア層12と光素子1の活性層10とを高精度に位置決めでき、光素子と光導波路との光結合を実現することができる。
【0029】
以上述べたように、本発明によれば、フラックスや垂直方向位置決め用支持台、高価な実装機を用いることなく、はんだ溶融時の表面張力によるセルフアライメント効果のみで、基板上の所定の位置に光素子を高精度に位置決めすることができ、低コスト化を実現することができる。
【0030】
【発明の効果】
以上述べたように、本発明によれば、はんだ溶融時の表面張力によるセルフアライメント効果で、基板上の所定の位置に光素子を高精度に位置決めすることができる。
【図面の簡単な説明】
【図1】本発明による光素子のはんだ接続用電極配置の一実施例を示す平面図および光素子の実装構造体の一実施例を示す断面図である。
【図2】従来の光素子の実装構造体の断面図である。
【図3】本発明による光素子のはんだ接続用電極配置の他の実施例を示す平面図である。
【図4】本発明による光素子の実装構造体の他の例を示す断面図である。
【図5】本発明による光素子の実装構造体の実装工程の一実施例を説明するための断面図である。
【図6】本発明による光素子の実装構造体の実装工程の他の実施例を説明するための断面図である。
【図7】図7は本発明による光素子の実装構造体を光導波路基板上に実装した場合の一実施例を示す一部断面側面図及び平面図である。
【符号の説明】
1…光素子、2a、2b…第1のはんだ接続用電極、3a、3b…第2のはんだ接続用電極、4…リフロー後のはんだ、5…基板、6…リフロー前のはんだ、7…還元性雰囲気、8…有機材料、10…活性層、11…光導波路、12…光導波路のコア層、13…光導波路基板
101、102、103…光素子の実装構造体。

Claims (4)

  1. 光素子上に形成された電極と基板上の光素子の電極に対応する位置に形成された電極とをはんだを用いて接続する光素子の実装構造体を得るために、該光素子の周辺近傍に第1の面積を持つ第1のはんだ接続用電極を設け、光素子の他の部分に該第1の面積より小さい面積を持つ第2のはんだ接続用電極を設けるステップと、
    該光素子の電極に対応する該基板の位置に第1のはんだ接続用電極と第2のはんだ接続用電極を設けるステップと、
    該光素子の該第1のはんだ接続用電極又は該基板の該第1のはんだ接続用電極に供給する平均はんだ高さより、該光素子の該第2のはんだ接続用電極又は該基板の該第2のはんだ接続用電極に供給する平均はんだ高さが高くなるようにはんだを供給するステップと、
    該基板上に該光素子を所定の位置に位置合わせを行い加圧しながらはんだの融点以下の温度で仮接続するステップと、
    はんだの融点以上に加熱して溶融したはんだの表面張力を利用して該基板電極に対する該光素子上電極の3次元的な位置決めを行うステップとを有し、
    該はんだを供給するステップは、該光素子または基板上の該第1のはんだ接続用電極に供給するはんだ幅をL3とした場合、該第1のはんだ接続用電極幅L1との関係がL1>L3となり、かつ該第2のはんだ接続用電極に供給するはんだ幅L4と該第2のはんだ接続用電極幅L2との関係がL2≦L4となり、かつ、該第1のはんだ接続用電極に供給するはんだ高さH3と該第2のはんだ接続用電極に供給するはんだ高さH4の関係がH3≧H4となるようにはんだを供給することを特徴とする光素子の実装方法。
  2. 請求項記載の光素子の実装方法において、
    該はんだ接続用電極を設けるステップでは、該第1のはんだ接続用電極の電極幅をL1、該第1のはんだ接続用電極と第2のはんだ接続用電極の電極間隔をL12、第2のはんだ接続用電極間の電極間隔をL22とした場合、L1/2<L12、かつL1/2<L22の関係を満足させることを特徴とする光素子の実装方法。
  3. 請求項1又は2に記載の光素子の実装方法において、
    該はんだ融点以上に加熱して溶融したはんだの表面張力を利用して該基板上電極に対する3次元的な位置決めを行うステップを、還元性雰囲気の中で行うことを特徴とする光素子の実装方法。
  4. 請求項1又は2に記載の光素子の実装方法において、
    仮接続した該光素子と該基板間のはんだ接続用電極にはんだの融点よりも高い沸点を有する有機材料を供給するステップを設けることを特徴とする光素子の実装方法。
JP2002038370A 2002-02-15 2002-02-15 光素子の実装方法 Expired - Lifetime JP4052848B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002038370A JP4052848B2 (ja) 2002-02-15 2002-02-15 光素子の実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002038370A JP4052848B2 (ja) 2002-02-15 2002-02-15 光素子の実装方法

Publications (2)

Publication Number Publication Date
JP2003243757A JP2003243757A (ja) 2003-08-29
JP4052848B2 true JP4052848B2 (ja) 2008-02-27

Family

ID=27779709

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002038370A Expired - Lifetime JP4052848B2 (ja) 2002-02-15 2002-02-15 光素子の実装方法

Country Status (1)

Country Link
JP (1) JP4052848B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100570911C (zh) * 2005-07-15 2009-12-16 松下电器产业株式会社 半导体发光元件以及半导体发光元件安装完成基板
JP4421528B2 (ja) 2005-07-28 2010-02-24 シャープ株式会社 半田付け実装構造およびその製造方法、並びにその利用
JP5194471B2 (ja) * 2007-02-06 2013-05-08 パナソニック株式会社 半導体装置
JP6933794B2 (ja) * 2016-12-01 2021-09-08 富士通株式会社 光モジュール及び光モジュールの製造方法

Also Published As

Publication number Publication date
JP2003243757A (ja) 2003-08-29

Similar Documents

Publication Publication Date Title
JP3063161B2 (ja) ハンダ・メッキした回路トレースに対するハンダ・バンプ相互接続部を形成する方法
JPH06163869A (ja) はんだ自動整合結合方法
JP2007268613A (ja) 拡散はんだ付け方法
JPH08172259A (ja) Cpdによる基板へのバンプ形成方法
KR20040071675A (ko) 반도체 장치 및 반도체 모듈
KR20090040841A (ko) 배선 기판 및 그 제조 방법과 반도체 장치
JPH0810716B2 (ja) 電子パッケージ
KR19980069992A (ko) 광 반도체 장치와 지지기판의 복합 유니트 및 광 반도체 장치를지지기판 상에 실장하기 위한 방법
JP4429564B2 (ja) 光部品及び電気部品の実装構造及びその方法
KR101058390B1 (ko) 납땜 실장 구조, 그 제조 방법, 및 그 이용
JP4696110B2 (ja) 電子部品の実装方法及び電子部品実装装置
JP4052848B2 (ja) 光素子の実装方法
KR100982183B1 (ko) 납땜 실장 구조의 제조 방법
TW200919605A (en) Method for manufacturing wiring substrate having solder bumps
EP1100123A1 (en) Dip formation of flip-chip solder bumps
JP3458944B2 (ja) ハイブリッド集積素子およびその製造方法
JPH10214919A (ja) マルチチップモジュールの製造方法
JP2004281634A (ja) 積層実装型半導体装置の製造方法
JPH09246324A (ja) 電子部品及びそのバンプ形成方法
JPH09326535A (ja) 光半導体装置及びその製造方法
JP2002334902A (ja) 光素子の実装構造および実装方法
JP2006351901A (ja) 電子部品のバンプ形成方法および電子部品の基板への実装方法
JP2002368044A (ja) はんだボール付電子部品の組立方法及び電子部品
JP4019005B2 (ja) Icウエハ及びそれを用いたフリップチップ型icの製造方法
JP2000294586A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040810

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070723

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070927

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070927

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071204

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101214

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4052848

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101214

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111214

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111214

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121214

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121214

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131214

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term