JP2003168570A

JP2003168570A - 表示装置

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Publication number: JP2003168570A
Application number: JP2001363915A
Authority: JP
Inventors: Genshiro Kawachi; 玄士朗河内; Toshihiro Sato; 敏浩佐藤; Shigeyuki Nishitani; 茂之西谷; Hisanori Tokuda; 尚紀徳田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-11-29
Filing date: 2001-11-29
Publication date: 2003-06-13
Anticipated expiration: 2021-11-29
Also published as: US20030155612A1; US20090009440A1; US20070080918A1; JP4050503B2; US7675232B2; US7157847B2

Abstract

(57)【要約】【課題】駆動薄膜トランジスタの特性のバラツキに起
因する、複数の画素間での表示ばらつきを低減し、ムラ
のない均一な表示を得ることが可能な自発光型表示装置
を提供する。【解決手段】電流駆動型発光素子を有する複数の画素
と、前記各電流駆動型発光素子に駆動電流を供給する並
列に接続されたｎ（ｎ≧２）個の薄膜トランジスタとを
備え、前記並列に接続されたｎ個の薄膜トランジスタ
は、それぞれ異なる画素内、例えば、互いに隣接する画
素内に配置される。前記互いに隣接する前記並列に接続
されたｎ個の薄膜トランジスタの配置方向の両側の画素
列の外側の少なくとも一方に、ダミーの画素領域を備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示装置に係り、
特に、アクティブマトリクス方式の有機エレクトロルミ
ネッセンスディスプレイの構造に関する。

【０００２】

【従来の技術】アクティブマトリクス駆動の有機エレク
トロルミネッセンスディスプレイ（以下、ＡＭＯＬＥＤ
と記す）は従来の液晶ディスプレイの次の世代のフラッ
トパネルディスプレイとして期待されている。従来、Ａ
ＭＯＬＥＤの画素駆動回路としては、特開２０００−１
６３０１４号公報（第１の従来技術）に開示されている
ような、有機エレクトロルミネッセンス素子（以下、単
に、ＥＬ素子という。）に電流を供給するための駆動用
の薄膜トランジスタ（以下、ＥＬ駆動ＴＦＴという）
と、ＥＬ駆動ＴＦＴのゲート電極に接続され、映像信号
電圧を保持する保持コンデンサと、前記保持コンデンサ
に映像信号電圧を供給するためのスイッチ用の薄膜トラ
ンジスタ（以下、スイッチＴＦＴという）とからなる２
トランジスタ構成の回路がもっとも基本的な画素回路と
して知られている。この２トランジスタ構成の基本画素
回路の大きな問題として、ＥＬ駆動ＴＦＴを構成する半
導体薄膜（通常は、多結晶シリコン膜が使用される）の
結晶性の場所毎のばらつきにより、ＥＬ駆動ＴＦＴのし
きい値電圧（Ｖｔｈ）や移動度（μ）が画素毎にばらつ
くために生じる画像の不均一性がある。しきい値電圧や
移動度のばらつきは、そのまま、ＥＬ素子の駆動電流値
のばらつきとなるため、発光強度がばらつき、表示上で
は微細なムラとなってみえることになる。このような表
示ムラは駆動電流値が小さい中間調表示時に特に問題と
なる。

【０００３】このようなＥＬ駆動ＴＦＴの特性のばらつ
きによる表示不均一を抑制するために、いくつかの手法
が考えられている。例えば、特開平１１−２１９１３３
号公報には、ＥＬ駆動ＴＦＴのチャネル長およびチャネ
ル幅を、ＥＬ駆動ＴＦＴを構成する多結晶シリコンの平
均的な結晶粒径より十分大きくすることにより、駆動電
流値のばらつきを抑制する方法が開示されている。（以
下、第２の従来技術という）また、特開２０００−３３０５０２７号公報には、ＥＬ
駆動ＴＦＴを、完全にオフか、または完全にオン状態と
する２値スイッチとして駆動し、画像の階調表示は発光
の時間幅を変えることにより表示する、所謂パルス幅変
調による駆動法が開示されている。（以下、第３の従来
技術という）また、特開平１１−７３１５８号公報には、単位画素内
に複数の発光面積の異なる複数のＥＬ素子を設け、これ
ら複数のＥＬ素子の各々にＥＬ駆動ＴＦＴを接続し、Ｅ
Ｌ駆動ＴＦＴを、完全にオフかまたは完全にオン状態と
する２値スイッチとして駆動して、階調表示を発光面積
を変化させることで表示する面積階調方式が開示されて
いる。（以下、第４の従来技術という）

【０００４】また、ＵＳＰ６２２９５０６Ｂ１には、画
素内に４個のＴＦＴを設け、ＥＬ駆動ＴＦＴのしきい値
電圧のばらつきをキャンセルするような回路を構成し
て、駆動電流のばらつきを低減する方法が開示されてい
る。（以下、第５の従来技術という）また、特開平８−１２９３５９号公報には、各々の画素
内で１個のＥＬ素子に対し、複数の階調電流に対応した
異なる電流駆動能力を持つ複数のＥＬ駆動ＴＦＴを並列
に接続し、ＥＬ駆動ＴＦＴを、完全にオフかまたは完全
にオン状態とする２値スイッチとして駆動して、階調表
示を複数のＥＬ駆動ＴＦＴから供給される階調電流によ
り制御する方法が開示されている。（以下、第６の従来
技術という）また、特開２０００−２２１９０３号公報には、画素内
に２個のＥＬ駆動ＴＦＴを並列に設け、ＥＬ駆動ＴＦＴ
のしきい値電圧のばらつきを小さくして、駆動電流のば
らつきを低減する方法が開示されている。（以下、第７
の従来技術という）

【０００５】

【発明が解決しようとする課題】しかしながら、前述し
た従来技術には以下のような問題点がある。第２の従来
技術は、場所による多結晶シリコンの結晶性のばらつき
を、ＴＦＴサイズを大きくすることにより、平均化しよ
うとするものである。しかしながら、ＴＦＴサイズを大
きくしても画素のピッチより大きくすることは不可能で
ある。よって、各々の画素を構成するＥＬ素子を駆動す
るＥＬ駆動ＴＦＴの大きさは当該画素のエリア内に制限
され、また、多結晶シリコン膜の結晶性は場所によって
ばらつくのであるから、ある着目した画素内のＥＬ駆動
ＴＦＴの特性と、これに隣接する画素内のＥＬ駆動ＴＦ
Ｔの特性の間のばらつきは補償できない。ＴＦＴサイズ
を大きくすることにより平均化できるのはあくまで、Ｔ
ＦＴサイズ内の結晶のばらつきだけであることに注意す
る必要がある。したがって、前述の第２の従来技術で
は、十分均一な表示特性を得ることは困難である。

【０００６】第３の従来技術による画像表示の均一化効
果については、既に実証されており、パルス幅変調駆動
はＡＭＯＬＥＤの駆動法として有力な方法の一つではあ
る。しかしながら、この駆動方法の本質的問題として、
階調表示を時間軸上で展開した発光パルスで行うため、
擬似輪郭と呼ばれる動画を表示した際の画像のにじみが
知られている。また、デジタル階調に対応した短い信号
パルスを処理する必要があることから、駆動回路の動作
周波数が高くなり、回路の消費電力が大きくなるのも問
題である。また、通常は簡単な回路ですむ垂直側走査回
路が複雑になり回路面積が増大することも問題である。
第４の従来技術は、画像表示の均一化については効果が
大きいが、単位画素内にデジタル階調に対応した面積を
持つＥＬ素子を形成し、かつ、その各々に対応するＥＬ
駆動ＴＦＴを形成する必要があることから、多階調化が
困難である。また通常、ＥＬ素子は、動作時間と共に発
光面積が縮小することが知られているが、発光面積が異
なるＥＬ素子を用いると、時間とともに、階調の下位ビ
ットに対応する面積の小さなＥＬ素子から順に劣化して
いくため、時間とともに正常な階調が困難になるという
問題もある。

【０００７】第５の従来技術は、ＥＬ駆動ＴＦＴのしき
い値電圧のキャンセルする回路を設けるために、従来の
２トランジスタ構成では不必要な配線が必要となり、開
口率低下、製造歩留まり低下が問題となる。また、キャ
ンセルできるのは、しきい値電圧のばらつきだけであ
り、移動度のばらつきはそのまま残る。このため、十分
な駆動電流の均一化効果が得られないという問題があ
る。第６の従来技術は、デジタル階調に対応させた電流
駆動能力を持つＥＬ駆動ＴＦＴを複数並列に接続する
が、これら複数のＥＬ駆動ＴＦＴの特性がばらつくと、
正常な階調表示が困難となることはあきらかである。ま
た、この方法でも前記複数のＥＬ駆動ＴＦＴは１個の画
素内に形成するのであるから、複数の画素間の表示ばら
つき低減に対しては全く効果がない。第７の従来技術
は、並列接続される２つのＥＬ駆動ＴＦＴのうち、片方
のＥＬ駆動ＴＦＴの特性が変動した場合は、駆動電流の
ばらつきを低減できるが、２つのＥＬ駆動ＴＦＴの特性
がともに変動した場合には、駆動電流のばらつきを低減
することはできず、しかも、この２つのＥＬ駆動ＴＦＴ
は１個の画素内に形成するのであるから、複数の画素間
の表示ばらつき低減に対しては全く効果がない。

【０００８】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、表示装
置において、駆動薄膜トランジスタの特性のバラツキに
起因する、複数の画素間での表示ばらつきを低減し、ム
ラのない均一な表示を得ることが可能となる技術を提供
することにある。また、本発明の他の目的は、表示装置
において、カソード電極の引き出し配線の抵抗による電
圧降下と消費電力を低減することが可能となる技術を提
供することにある。本発明の前記並びにその他の目的と
新規な特徴は、本明細書の記述及び添付図面によって明
らかにする。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、各々の画素領域内
に配置された電流駆動型発光素子に対し、複数のＥＬ駆
動ＴＦＴを並列に接続し、複数の電流供給線から前記電
流駆動発光素子に電流を供給するとともに、前記複数の
ＥＬ駆動ＴＦＴを複数の画素領域内に、ほぼ画素のピッ
チに対応する間隔で配置したことを特徴とする。複数の
ＥＬ駆動ＴＦＴを並列に接続することにより、これら複
数のＥＬ駆動ＴＦＴ間のしきい値電圧や移動度のばらつ
きに起因する駆動電流のばらつきを平均化することがで
きる。しかしながら、単に、ＥＬ駆動ＴＦＴを複数とし
て並列にするだけでは、ある画素に対応するＥＬ駆動Ｔ
ＦＴと、例えば、これに隣接する画素の駆動電流のばら
つきが平均化される保証はない。表示の不均一は、複数
の画素のＥＬ駆動ＴＦＴの駆動電流のばらつきによる
が、これはＴＦＴを構成する半導体膜の結晶性や絶縁膜
の膜質の空間的なばらつきに起因する。

【００１０】ＥＬ駆動ＴＦＴは、画素の配列ピッチと同
じ間隔で規則的に配置されているから、駆動電流のばら
つきは、画素の配列ピッチのスケールでの半導体膜の結
晶性や絶縁膜の膜質の空間的なばらつきに起因するもの
と考えてよい。このようなばらつきを平均化するために
は、前記複数のＥＬ駆動ＴＦＴを画素の配列ピッチで空
間的に分散させて配置することが有効である。よって、
各々の画素領域内に配置された電流駆動型発光素子に対
し、複数のＥＬ駆動ＴＦＴを並列に接続し、複数の電流
供給線から前記電流駆動発光素子に電流を供給する構成
とし、かつ、前記複数のＥＬ駆動ＴＦＴを複数の画素領
域内に、ほぼ画素のピッチに対応する間隔で配置するこ
とで、各々の画素に対応する電流駆動型発光素子に供給
する駆動電流のばらつきを低減でき、表示を均一化する
ことが可能となる。前記空間的に分布させて配置した複
数のＥＬ駆動ＴＦＴによる平均化の効果は、並列接続す
るＴＦＴの数が多いほど大きくなる。理論的には、駆動
電流のばらつきの大きさは、並列数をＮとすると、√Ｎ
に反比例してＮの増大とともに小さくなることが予測さ
れる。画素のサイズは限られていることから、現状の薄
膜トランジスタ（ＴＦＴ）の微細加工ルールでは、Ｎ＝
２〜１２程度が現実的な値である。

【００１１】また、画素内のＴＦＴ数が多くなると、発
光に寄与するＥＬ素子の面積を確保することが困難にな
る。本発明では、ＥＬ駆動ＴＦＴの少なくとも一部を覆
うように反射層を設け、この反射層上に電流駆動型発光
素子を形成することにより、開口率を向上させる。ま
た、各々の画素領域内に配置された電流駆動型発光素子
のカソード電極の引き出し配線には、全画素の発光素子
からの電流が流れるため、引き出し配線の低抵抗化は重
要である。本発明では、複数の電流駆動型発光素子のカ
ソード電極と電気的に接続される引き出し配線の、外部
接続端子部からコンタクトエリアまでの配線長さを短く
して、この引き出し配線の抵抗による電圧降下と電力消
費を最小化する。具体的な例は以下の実施の形態に示
す。

【００１２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。［実施の形態１］図１は、本発明の実施の形態１の表示
装置の画素の等価回路を示す回路図であり、図２は、本
発明の実施の形態１の表示装置の画素配置を示す平面図
である。本発明に係る自発光型表示装置では、各画素の
有機エレクトロルミネッセンス素子（以下、単に、ＥＬ
素子という。）は、異なる画素領域に設けた３つの駆動
用の薄膜トランジスタ（以下、ＥＬ駆動ＴＦＴという）
によって駆動される。本実施の形態１では、各々のＥＬ
駆動ＴＦＴを、当該画素と、その右隣と、さらにその右
隣の画素内に配置したものである。図１では、ＴＦＴマ
トリックスの一部である走査信号配線電極（Ｇm，Ｇ(m+
1)）と、映像信号配線電極（Ｄn〜Ｄ(n+3)）、アノード
電流供給配線電極（Ａ(n-1)〜Ａ(n+2)）で囲まれた３個
の画素領域を示している。

【００１３】ｍ行ｎ列目の画素は、走査信号配線電極
（Ｇm，Ｇ(m+1)）と、映像信号配線電極Ｄnとアノード
電流供給配線電極Ａnで囲まれた領域で定義される。各
画素内部には、スイッチ用の薄膜トランジスタ（以下、
スイッチＴＦＴという。）（Ｑｓ(m,n)）と、３個のＥ
Ｌ駆動ＴＦＴ（Ｑｄ１(m,n)，Ｑｄ２(m,n)，Ｑｄ３(m,
n)）と、電荷蓄積容量Ｃｓｔ(m,n)とが形成される。Ｅ
Ｌ駆動ＴＦＴ（Ｑｄ１(m,n)）のドレイン電極には、Ｅ
Ｌ接続配線電極１５を介してＥＬ素子ＯＬＥＤ(m,n)の
アノード電極が接続されている。ｍ行ｎ列目の画素に属
するＥＬ素子ＯＬＥＤ(m,n）は、当該画素内のＥＬ駆動
ＴＦＴ（Ｑｄ１(m,n)）だけでなく、隣接のｍ行（ｎ＋
１）列画素内に形成されたＥＬ駆動ＴＦＴ（Ｑｄ２(m,n
+1)）、並びに、ｍ行（ｎ＋２）列画素内に形成された
ＥＬ駆動ＴＦＴ（Ｑｄ３(m,n+2)）が並列に接続され、
３本のアノード電流供給配線電極（Ａn，Ａ(n+1)，Ａ(n
+2)）から電流が供給されるように接続されている。前
記並列に接続された３個のＥＬ駆動ＴＦＴのゲート配線
電極１４は、すべて、ｍ行ｎ列目の画素のスイッチＴＦ
Ｔ（Ｑｓ(m,n)）のドレイン電極に接続配線電極１２を
介して接続されている。また、前記３個のＥＬ駆動ＴＦ
Ｔのゲート電極ノードと、アノード電流供給配線電極
（Ａ(n+2)）の間に電荷蓄積容量Ｃｓｔ(m,n+2)が形成さ
れており、前記ゲート配線電極１４の電圧を一定期間保
持できるようになっている。

【００１４】本実施の形態では、走査信号配線電極Ｇが
順次走査され、Ｈレベルとなった走査信号配線電極Ｇが
接続されるスイッチＴＦＴ（Ｑｓ）がオンとなる。これ
により、スイッチＴＦＴ（Ｑｓ）を介して、映像信号配
線電極Ｄnから映像信号電圧が電荷蓄積容量Ｃｓｔに供
給され、電荷蓄積容量Ｃｓｔに保持される。この電荷蓄
積容量Ｃｓｔに保持された映像信号電圧に基づき、各Ｅ
Ｌ駆動ＴＦＴ（Ｑｄ１，Ｑｄ２，Ｑｄ３）が、１フレー
ムの間、電荷蓄積容量Ｃｓｔに保持された映像信号電圧
に対応する電流をＥＬ素子ＯＬＥＤに供給する。これに
より、ＥＬ素子ＯＬＥＤが発光し、画像が表示される。
なお、本実施の形態では、各ＥＬ駆動ＴＦＴ（Ｑｄ１，
Ｑｄ２，Ｑｄ３）に供給される電流は、単一のＥＬ駆動
ＴＦＴにより供給される電流とほぼ同じなるように、ゲ
ート長、チャネル長さ、チャネル幅が設定されている。
本実施の形態では、各ＥＬ駆動ＴＦＴ（Ｑｄ１(m,n)，
Ｑｄ２(m,n)，Ｑｄ３(m,n)）はダブルゲート構造とし、
各々のゲート長を１０μｍ、トータルチャネル長２０μ
ｍ、チャネル幅を４μｍとした。

【００１５】ＥＬ駆動ＴＦＴ（Ｑｄ２(m,n+1)）、およ
びＥＬ駆動ＴＦＴ（Ｑｄ３(m,n+2)）から、ＥＬ素子Ｏ
ＬＥＤ(m,n)への電流供給は、各ＥＬ駆動ＴＦＴのソー
ス電極、ドレイン電極を構成するｐ＋型半導体層をその
まま延長し配線として用いることにより行なわれる。こ
のような構成とすることで、余分なコンタクトスルーホ
ールの形成が不要となるので面積効率が改善され、結果
として開口率が向上する。ｍ行ｎ列目の画素に再度着目
すると、３個のＥＬ駆動ＴＦＴ（Ｑｄ１(m,n)，Ｑｄ２
(m,n)，Ｑｄ３(m,n)）の内、ＥＬ駆動ＴＦＴ（Ｑｄ２
(m,n)）は、ｍ行（ｎ−１）列目の画素のＥＬ素子ＯＬ
ＥＤ(m,n-1)を駆動するために、またＥＬ駆動ＴＦＴ
（Ｑｄ３(m,n)）は、ｍ行（ｎ−２）列目の画素のＥＬ
素子ＯＬＥＤ(m,n-2)を駆動するために設けられてい
る。また、電荷蓄積容量Ｃｓｔ(m,n)はＥＬ駆動ＴＦＴ
（Ｑｄ３(m,n)）のゲート電極ノードの電位を保持する
ために設けられている。ＥＬ素子は、前記ＥＬ接続配線
電極１５にコンタクトスルーホールを介して接続された
ＩＴＯ電極（ＥＬ素子のアノード電極）１３上に、有機
絶縁膜２３に形成された開口部を介して形成される。

【００１６】本実施の形態１の表示装置のマトリクス表
示部の等価回路と駆動回路を含めた表示部全体を示す回
路図を図３に示す。図３に示すように、マトリクス表示
部は、Ｇ1〜Ｇ600からなる６００本の走査信号配線電極
と、Ｄ1R〜Ｄ800R，Ｄ1G〜Ｄ800G，Ｄ1B〜Ｄ800Bからな
る２４００本の映像信号配線電極、およびＡ1R〜Ａ800
R，Ａ1G〜Ａ800G，Ａ1B〜Ａ800Bの２４００本のアノー
ド電流供給配線電極と、これらの交差する領域内に設け
られた画素から構成される。前記マトリクス表示部は、
垂直走査回路ＶＤＲＶと、映像信号回路ＨＤＲＶによっ
て駆動され、各画素に配置されるアノード電流供給配線
電極は、画素領域外で短絡（ショート）され、外部電源
に接続されている。本実施の形態では、ＥＬ駆動ＴＦＴ
を、当該画素と、その右隣の画素と、さらにその右隣の
画素内に配置したため、最右端の画素列の外側に２列の
ダミーの画素領域が設けられる。

【００１７】そして、最右端の画素列の外側の２列のダ
ミーの画素に対応する２つのアノード電流供給配線電極
（Ａ02，Ａ03）も設けられる。このようにすることによ
り、最右端の画素に対しても、３本のアノード電流供給
配線電極から、３個のＥＬ駆動ＴＦＴを介して規定の電
流を供給することが可能となる。ここで、図３に示すよ
うに、３個のＥＬ駆動ＴＦＴが配置される、３個の画素
は、ＥＬ駆動ＴＦＴを製造する際に使用されるレーザの
レーザスキャン方向と、同一方向に配置される画素であ
る。このように、ＥＬ駆動ＴＦＴを複数の画素領域に分
散させて配置し、それらを並列接続して、１個のＥＬ素
子を駆動することで、ＥＬ駆動ＴＦＴの電流が平均化さ
れるため、画素間の駆動電流のばらつきを低減でき、表
示の均一性を向上させることが可能となる。また、１個
のＥＬ素子に対して、３本のアノード電流供給配線電極
から３個のＥＬ駆動ＴＦＴを介して同時に電流を供給す
ることから、アノード電流供給配線電極の断線やＥＬ駆
動ＴＦＴのオープン不良による表示欠陥に対して冗長性
を有するため、製造歩留まりを向上できる効果もある。

【００１８】［実施の形態２］図４は、本発明の実施の
形態２の表示装置の画素の等価回路を示す回路図であ
り、図５は、本発明の実施の形態２の表示装置の画素配
置を示す平面図である。前述したように、本発明に係る
自発光型表示装置では、各画素のＥＬ素子は異なる画素
領域に設けた３つのＥＬ駆動ＴＦＴによって駆動され
る。本実施の形態では、各々のＥＬ駆動ＴＦＴを、当該
画素とその左右両隣の画素内に配置したものである。図
４は、ＴＦＴマトリックスの一部である走査信号配線電
極（Ｇm，Ｇ(m+1)）と映像信号配線電極（Ｄ(n-1)〜Ｄ
(n+2)）、アノード電流供給配線電極（Ａ(n-2)〜Ａ(n+
1)）で囲まれた３個の画素領域を示している。ｍ行ｎ列
目の画素は、走査信号配線電極（Ｇm，Ｇ(m+1)）と、映
像信号配線電極Ｄnとアノード電流供給配線電極Ａnで囲
まれた領域で定義され、その内部には、スイッチＴＦＴ
（Ｑｓ(m,n)）と、３個のＥＬ駆動ＴＦＴ（Ｑｄ１(m,
n)，Ｑｄ２(m,n)，Ｑｄ３(m,n)）と、電荷蓄積容量Ｃｓ
ｔ(m,n)が形成される。ＥＬ駆動ＴＦＴ（Ｑｄ２(m,n)）
のドレイン電極には、ＥＬ接続配線電極１５を介してＥ
Ｌ素子ＯＬＥＤ(m,n)のアノード電極が接続されてい
る。

【００１９】ｍ行ｎ列目の画素に属するＥＬ素子ＯＬＥ
Ｄ(m,n)は、当該画素内のＥＬ駆動ＴＦＴ（Ｑｄ２(m,
n)）だけでなく、隣接のｍ行（ｎ＋１）列画素内に形成
されたＥＬ駆動ＴＦＴ（Ｑｄ３(m,n+1)）、並びに、ｍ
行（ｎ−１）列画素内に形成されたＥＬ駆動ＴＦＴ（Ｑ
ｄ１(m,n-1)）が並列に接続され、３本のアノード電流
供給配線電極（Ａ(n-1)，Ａn，Ａ(n+1)）から電流が供
給されるように接続されている。前記並列に接続された
３個のＥＬ駆動ＴＦＴのゲート配線電極１４は、全て、
ｍ行ｎ列目の画素のスイッチＴＦＴ（Ｑｓ(m,n)）のド
レイン電極に接続配線電極１２を介して接続されてい
る。また、前記３個のＥＬ駆動ＴＦＴのゲート電極ノー
ドと、アノード電流供給配線電極Ａ(n+1)の間に電荷蓄
積容量Ｃｓｔ(m,n+1)が形成されており、前記ゲート配
線電極１４の電圧を一定期間保持できるようになってい
る。本実施の形態においても、各ＥＬ駆動ＴＦＴ（Ｑｄ
１，Ｑｄ２，Ｑｄ３）に供給される電流は、単一のＥＬ
駆動ＴＦＴにより供給される電流とほぼ同じになるよう
に、ゲート長、チャネル長さ、チャネル幅が設定されて
いる。本実施の形態では、各ＥＬ駆動ＴＦＴ（Ｑｄ１
(m,n)，Ｑｄ２(m,n)，Ｑｄ３(m,n)）はダブルゲート構
造であり、各々のゲート長を１０μｍ、トータルチャネ
ル長２０μｍ、チャネル幅を４μｍとした。

【００２０】ＥＬ駆動ＴＦＴ（Ｑｄ１(m,n-1)）、およ
びＥＬ駆動ＴＦＴ（Ｑｄ３(m,n+1)）から、ＥＬ素子Ｏ
ＬＥＤ(m,n)への電流供給は、各ＥＬ駆動ＴＦＴのソー
ス電極、ドレイン電極を構成するｐ＋型半導体層をその
まま延長し配線として用いることにより行なわれる。こ
のような構成とすることで、余分なコンタクトスルーホ
ールの形成が不要となるので面積効率が改善され、結果
として開口率が向上する。ｍ行ｎ列目の画素に再度着目
すると、３個のＥＬ駆動ＴＦＴ（Ｑｄ１(m,n)，Ｑｄ２
(m,n)，Ｑｄ３(m,n)）の内、ＥＬ駆動ＴＦＴ（Ｑｄ１
(m,n)）は、ｍ行（ｎ＋１）列目の画素のＥＬ素子ＯＬ
ＥＤ(m,n+1)を駆動するために、またＥＬ駆動ＴＦＴ
（Ｑｄ３(m,n)）は、ｍ行（ｎ−１）列目の画素のＥＬ
素子ＯＬＥＤ(m,n-1)を駆動するために設けられてい
る。また、電荷蓄積容量Ｃｓｔ(m,n)は、ＥＬ駆動ＴＦ
Ｔ（Ｑｄ３(m,n)）のゲート電極ノードの電位を保持す
るために設けられている。ＥＬ素子は、前記ＥＬ接続配
線電極１５にコンタクトスルーホールを介して接続され
たＩＴＯ電極（ＥＬ素子のアノード電極）１３上に、有
機絶縁膜２３に設けた開口部を介して形成される。

【００２１】本実施の形態２の表示装置のマトリクス表
示部の等価回路と駆動回路を含めた表示部全体の回路図
を図６に示す。図６に示すように、マトリクス表示部は
Ｇ1〜Ｇ600からなる６００本の走査信号配線電極と、Ｄ
1R〜Ｄ800R，Ｄ1G〜Ｄ800G，Ｄ1B〜Ｄ800Bからなる２４
００本の映像信号配線電極と、Ａ1R〜Ａ800R，Ａ1G〜Ａ
800G，Ａ1B〜、Ａ800Bの２４００本のアノード電流供給
配線電極と、これらの交差する領域内に設けられた画素
とから構成される。前記マトリクス表示部は、垂直走査
回路ＶＤＲＶと映像信号回路ＨＤＲＶによって駆動さ
れ、各画素に配置されるアノード電流供給配線電極は、
画素領域外で短絡され、外部電源に接続されている。本
実施の形態では、ＥＬ駆動ＴＦＴを、当該画素と、その
左右両隣に配置したため、最左端と最右端の画素列の両
側にそれぞれ、ダミーの画素領域が設けられる。そし
て、最左端と最右端の画素列の両側に形成されたダミー
の画素に対応する２つのアノード電流供給配線電極（Ａ
00，Ａ01）も設けられる。このようにすることにより、
左右両端の画素に対しても、３本のアノード電流供給配
線電極から、３個のＥＬ駆動ＴＦＴを介して規定の電流
を供給することが可能となる。

【００２２】このようにＥＬ駆動ＴＦＴを、複数の画素
領域に分散させて配置し、それらを並列接続して１個の
ＥＬ素子を駆動することで、ＥＬ駆動ＴＦＴの電流が平
均化されるため、画素間の駆動電流のばらつきを低減で
き、表示の均一性を向上させることが可能となる。ま
た、１個のＥＬ素子に対して３本のアノード電流供給配
線電極から３個のＥＬ駆動ＴＦＴを介して同時に電流を
供給することから、アノード電流供給配線電極の断線や
ＥＬ駆動ＴＦＴのオープン不良による表示欠陥に対して
冗長性を有するため、製造歩留まりを向上できる効果も
ある。本実施の形態では、並列させるＥＬ駆動ＴＦＴの
数を３とし、ＥＬ駆動ＴＦＴを当該画素とその左右両隣
の画素内に配置した。前述の実施の形態と比較すると、
両隣りのＥＬ駆動ＴＦＴ（Ｑｄ１(m,n-1)）、およびＥ
Ｌ駆動ＴＦＴ（Ｑｄ３(m,n+1)）から、ＥＬ素子ＯＬＥ
Ｄ(m,n)へのｐ＋型半導体層により構成される電流供給
配線電極の長さをほぼ同じにできる。このことにより、
アノード電流供給配線電極Ａ(n-1)と、アノード電流供
給配線電極Ａ(n+1)からＥＬ素子ＯＬＥＤ(m,n)へ至る、
ＥＬ駆動ＴＦＴおよびｐ＋型半導体層による配線抵抗の
和をほぼ同一にできる。ｐ＋型半導体層配線の抵抗は、
通常、ＥＬ駆動ＴＦＴのオン抵抗に比べて低く設計され
るため、ｐ＋型半導体層配線抵抗のアンバランスは重大
な問題にはならないが、配線長が長くなると誤差に成り
得る。本実施の形態のように、ＥＬ駆動ＴＦＴを両隣の
画素内に配置することにより、ｐ＋型半導体層配線抵抗
のアンバランスによる誤差を最小化することができる。

【００２３】図７は、図５に示すＸ−Ｘ’切断線に沿っ
て切断した断面構造を示す断面図である。図７に示すよ
うに、厚さ０．５ｍｍ、歪み温度約６７０℃の無アルカ
リガラス基板１の上に、５０ｎｍのバッファＳｉ_３Ｎ_４
膜２００と、１００ｎｍのバッファＳｉＯ_２膜２が形成
されている。これらバッファ絶縁膜（２００，２）は、
ガラス基板１からのＮａ等の不純物の拡散を防止する役
割を持つ。バッファＳｉＯ_２膜２上には、電荷蓄積容量
Ｃｓｔ(m,n)に対応する膜厚５０ｎｍの多結晶Ｓｉ（以
下、ｐｏｌｙ−Ｓｉと称す。）膜３０が形成され、前記
ｐｏｌｙ−Ｓｉ膜３０上には、ＳｉＯ_２からなるゲート
絶縁膜２０を介して、ＭｏよりなるＥＬ駆動ＴＦＴのゲ
ート配線電極１４が形成されている。前記ＥＬ駆動ＴＦ
Ｔのゲート配線電極１４上には、ＳｉＯ_２からなる層間
絶縁膜２１を介して、アノード電流供給配線電極Ａnが
形成されており、このアノード電流供給配線電極Ａｎ
は、Ｍｏ（１１０ａ）、Ａｌ（１１０ｂ）、およびＭｏ
（１１０ｃ）からなる３層構造の電極構造とされる。

【００２４】ここで、図７に示すＥＬ駆動ＴＦＴのゲー
ト配線電極１４は、図５に示すように、ＥＬ駆動ＴＦＴ
（Ｑｄ３(m,n)）のゲート配線電極１４が、アノード電
流供給配線電極Ａnと重なるように、アノード電流供給
配線電極Ａnの下側に延長された部分を示し、また、図
７に示すｐｏｌｙ−Ｓｉ膜３０は、図５に示すように、
アノード電流供給配線電極Ａnと重なるように形成さ
れ、かつ、ｐｏｌｙ−Ｓｉ膜３０は、コンタクトホール
（図５のＣＨ０）を介して、アノード電流供給配線電極
Ａnと電気的に接続されている。したがって、本実施の
形態において、電荷蓄積容量Ｃｓｔ(m,n)は、アノード
電流供給配線電極Ａnとゲート配線電極１４との間の層
間絶縁膜２１により形成される容量素子と、ゲート配線
電極１４とｐｏｌｙ−Ｓｉ膜３０との間のゲート絶縁膜
２０により形成される容量素子とで定義される。このよ
うに、電荷蓄積容量Ｃｓｔ(m,n)を、アノード電流供給
配線電極Ａnの下側に形成することで、画素の開口率を
向上させることが可能となる。また、前記アノード電流
供給配線電極Ａｎと同一層上には、映像信号配線電極
（Ｄn，Ｄ(n+1)）も形成されており、映像信号配線電極
（Ｄn，Ｄ(n+1)）も、Ｍｏ（１１ａ）、Ａｌ（１１
ｂ）、およびＭｏ（１１ｃ）からなる３層構造の電極構
造とされる。

【００２５】これら全体は、膜厚２００ｎｍのＳｉ_３Ｎ
_４からなる保護絶縁膜２２によって被覆され、その上に
はインジウム−スズ酸化物（ＩＴＯ）よりなるアノード
電極１３が形成されている。さらに、前記アノード電極
１３上には、膜厚２μｍのポリイミドを主成分とする有
機絶縁膜２３が形成され、アノード電極１３のほぼ中央
上で前記有機絶縁膜２３に開口部が設けられている。前
記アノード電極１３、および有機絶縁膜２３の上には、
膜厚１５０ｎｍのトリフェニルジアミン（ＴＰＤ）から
なる正孔輸送層３００が形成され、さらにその上にはＤ
ＣＪＴＢとルブレンをドープした膜厚３０ｎｍのトリス
（８−ハイドロオキシキノリン）アルミニウム（Ａｌｑ
３）から構成される赤色ＥＬ発光層３０１Ｒと、膜厚３
０ｎｍのＡｌｑ３からなる電子輸送層（図示せず）が形
成されている。電子輸送層の上層には、膜厚０．８ｎｍ
のＬｉＦを介して膜厚１５０ｎｍのＡｌからなるカソー
ド電極３０２が形成されている。発光はアノード電極１
３から注入される正孔と、カソード電極３０２から注入
される電子が赤色ＥＬ発光層３０１Ｒ内で輻射再結合す
ることで生じる。発生した光は、ガラス基板１側に放出
される。これに隣接する画素には、青色ＥＬ発光層３０
１Ｂおよび緑色ＥＬ発光層３０１Ｇが赤色ＥＬ発光層の
代わりに形成された青色ドットと緑色ドットが配置され
ている。青色ＥＬ発光層３０１Ｂは、膜厚１５ｎｍのＢ
ＣｚＶＢｉをドープしたＤＰＶＢｉ、緑色ＥＬ発光層３
０１Ｇは、膜厚３０ｎｍのクマリン５４０をドープした
Ａｌｑ３である。

【００２６】図８は、図５に示すＹ−Ｙ’切断線に沿っ
て切断した断面構造を示す断面図であり、図９は、図５
に示すＺ−Ｚ’切断線に沿って切断した断面構造を示す
断面図である。前述したように、無アルカリガラス基板
１の上５０ｎｍのバッファＳｉ_３Ｎ_４膜２００と、１０
０ｎｍのバッファＳｉＯ_２膜２が形成され、その上層に
スイッチＴＦＴ（Ｑｓ(m,n)）、およびＥＬ駆動ＴＦＴ
（Ｑｄ２(m,n)）に対応する膜厚５０ｎｍのｐｏｌｙ−
Ｓｉ膜３０が形成され、前記ｐｏｌｙ−Ｓｉ膜３０上に
は、ＳｉＯ_２からなるゲート絶縁膜２０を介して走査信
号配線電極Ｇm、およびＥＬ駆動ＴＦＴのゲート配線電
極１４が形成されている。ここで、走査信号配線電極Ｇ
mはＭｏで構成される。スイッチＴＦＴ（Ｑｓ(m,n)）は
Ｎ型ＴＦＴで構成され、そのソース電極には、層間絶縁
膜２１に開口したコンタクトスルーホールを介して、映
像信号配線電極Ｄnが接続され、また、ドレイン電極に
は、同じく接続配線電極１２が接続されている。前述し
たように、映像信号配線電極Ｄnは、Ｍｏ（１１ａ）、
Ａｌ（１１ｂ）、およびＭｏ（１１ｃ）からなる３層構
造の電極構造とされ、同様に、接続配線電極１２も、Ｍ
ｏ（１２ａ）、Ａｌ（１２ｂ）、およびＭｏ（１２ｃ）
からなる３層構造の電極構造とされる。

【００２７】接続配線電極１２の他方は、やはり層間絶
縁膜２１に設けたスルーホールを介して、ＥＬ駆動ＴＦ
Ｔのゲート配線電極１４に接続されており、映像信号配
線電極Ｄｎの信号電圧がスイッチＴＦＴ（Ｑｓ(m,n)）
を介して、ＥＬ駆動ＴＦＴのゲート電極に印加される構
成となっている。一方、ＥＬ駆動ＴＦＴ（Ｑｄ２(m,
n)）は、Ｐ型ＴＦＴで構成され、そのソース電極には、
層間絶縁膜２１に開口したコンタクトスルーホールを介
して、アノード電流供給配線電極Ａnが接続されてい
る。前述したように、アノード電流供給配線電極Ａn
は、Ｍｏ（１１０ａ）、Ａｌ（１１０ｂ）、およびＭｏ
（１１０ｃ）からなる３層構造の電極構造とされる。Ｅ
Ｌ駆動ＴＦＴ（Ｑｄ２(m,n)）のドレイン電極は、隣接
する他の２つのＥＬ駆動ＴＦＴ（Ｑｄ１(m,n-1)，Ｑｄ
３(m,n+1)）のドレイン電極と共通化され、ＥＬ接続配
線電極１５に接続されている。ここで、ＥＬ接続配線電
極１５は、Ｍｏ（１５ａ）、Ａｌ（１５ｂ）、およびＭ
ｏ（１５ｃ）からなる３層構造の電極構造とされる。ま
た、ＥＬ接続配線電極１５には、膜厚２００ｎｍのＳｉ
_３Ｎ_４からなる保護絶縁膜２２に設けたスルーホールを
介してアノード電極１３が接続されている。アノード電
極１３の上層には、前記の層構成を有する有機ＬＥＤが
形成されている。

【００２８】［実施の形態３］図１０は、本発明の実施
の形態３の表示装置の画素の等価回路を示す回路図であ
り、図１１は、本発明の実施の形態３の表示装置の画素
配置を示す平面図である。本実施の形態の自発光型表示
装置では、ｍ行ｎ列のＥＬ素子ＯＬＥＤ(m,n)の駆動
を、ｍ行ｎ列以外に、ｍ行（ｎ−２）列、ｍ行（ｎ−
１）列、ｍ行（ｎ＋１）列、および、ｍ行（ｎ＋２）列
の計５個の画素領域内に形成した５個の並列ＥＬ駆動Ｔ
ＦＴにより行う構成としたものである。並列数を５とし
たので、より平均化による均一性向上効果が大きく、よ
り均一な表示特性を得ることが可能となる。

【００２９】［実施の形態４］図１２は、本発明の実施
の形態４の表示装置の画素の等価回路を示す回路図であ
り、図１３は、本発明の実施の形態４の表示装置の画素
配置を示す平面図である。本実施の形態の自発光型表示
装置では、ｍ行ｎ列のＥＬ素子ＯＬＥＤ(m,n)の駆動
を、ｍ行ｎ列以外に、ｍ行（ｎ＋１）列、ｍ行（ｎ＋
２）列、ｍ行（ｎ＋３）列、ｍ行（ｎ＋４）列、およ
び、ｍ行（ｎ＋５）列の計６個の画素領域内に形成した
６個の並列ＥＬ駆動ＴＦＴにより行う構成としたもので
ある。並列数を６としたので、より平均化による均一性
向上効果が大きく、より均一な表示特性を得ることが可
能となる。また、本実施の形態においては、ＥＬ素子か
らの発光は基板側ではなく、表面側へ取り出す構成を採
った。本実施の形態のように、画素内のＴＦＴ数が多く
なると、発光に寄与するＥＬ素子の面積を確保すること
が困難になる。このような場合には、本実施の形態のよ
うな表面側へ光を取り出す構成が有利である。

【００３０】図１４は、図１３に示すＸ−Ｘ’切断線に
沿った断面構造を示す断面図である。図１４に示すよ
うに、厚さ０．５ｍｍ、歪み温度約６７０℃の無アルカ
リガラス基板１の上に、５０ｎｍのバッファＳｉ_３Ｎ_４
膜２００と、１００ｎｍのバッファＳｉＯ_２膜２が形成
される。バッファＳｉＯ_２膜２上には、電荷蓄積容量Ｃ
ｓｔ(m,n)に対応する膜厚５０ｎｍのｐｏｌｙ−Ｓｉ膜
３０が形成され、前記ｐｏｌｙ−Ｓｉ膜３０上には、Ｓ
ｉＯ_２からなるゲート絶縁膜２０を介して、Ｍｏよりな
るＥＬ駆動ＴＦＴのゲート配線電極１４が形成されてい
る。図１４に示すＥＬ駆動ＴＦＴのゲート配線電極１４
は、図１３に示すように、ＥＬ駆動ＴＦＴ（Ｑｄ３(m,
n)）のゲート配線電極１４が、画素の下側に延長された
部分を示し、また、図１４に示すｐｏｌｙ−Ｓｉ膜３０
は、図１３に示すように、コンタクトホールを介して、
アノード電流供給配線電極Ａnと電気的に接続されてい
る。前記ＥＬ駆動ＴＦＴのゲート配線電極１４上には、
ＳｉＯ_２からなる層間絶縁膜２１を介して、アノード電
流供給配線電極Ａｎが形成されている。このアノード電
流供給配線電極Ａｎは、Ｍｏ（１１０ａ）、Ａｌ（１１
０ｂ）、およびＭｏ（１１０ｃ）からなる３層構造の電
極構造とされる。また、前記アノード電流供給配線電極
Ａｎと同一層上には、映像信号配線電極Ｄｎと、反射膜
１７とが形成されている。映像信号配線電極Ｄｎは、Ｍ
ｏ（１１ａ）、Ａｌ（１１ｂ）、およびＭｏ（１１ｃ）
からなる３層構造の電極構造とされる、反射膜１７も、
Ｍｏ／Ａｌ／Ｍｏの３層構造の電極構造とされる。

【００３１】反射膜１７は、膜厚２００ｎｍのＳｉ_３Ｎ
_４からなる保護絶縁膜２２に設けられたスルーホール
（図１３のＣＨ１，ＣＨ２）を介してアノード電極１３
に接続されている。この反射膜１７は、例えば、ｍ行ｎ
列の画素内における、スイッチＴＦＴ、およびＥＬ駆動
ＴＦＴ（Ｑｄ１(m,n)）が形成される領域を除いた領域
に形成される。反射膜１７は、ＥＬ素子からの発光を表
面側に反射する役目を有するとともに、ＥＬ駆動ＴＦＴ
（Ｑｄ３(m,n)）がオンのときに、ｐｏｌｙ−Ｓｉ膜３
０との間で、電荷蓄積容量Ｃｓｔ(m,n)の一部を構成す
る。したがって、本実施の形態において、電荷蓄積容量
Ｃｓｔ(m,n)は、ゲート配線電極１４とｐｏｌｙ−Ｓｉ
膜３０との間のゲート絶縁膜２０により形成される容量
素子と、反射膜１７とｐｏｌｙ−Ｓｉ膜３０との間の層
間絶縁膜２１により形成される容量素子とで定義され
る。これら全体は、膜厚２００ｎｍのＳｉ_３Ｎ_４からな
る保護絶縁膜２２によって被覆され、その上には、イン
ジウム‐スズ酸化物（ＩＴＯ）よりなるアノード電極１
３が形成されている。さらに、前記アノード電極１３上
には膜厚２μｍのポリイミドを主成分とする有機絶縁膜
２３が形成され、アノード電極１３のほぼ中央上で前記
有機絶縁膜２３に開口部が設けられている。前記アノー
ド電極１３、および有機絶縁膜２３の上には、膜厚１５
０ｎｍのトリフェニルジアミン（ＴＰＤ）からなる正孔
輸送層３００が形成され、さらにその上にはＤＣＪＴＢ
とルブレンをドープした膜厚３０ｎｍのトリス（８−ハ
イドロオキシキノリン）アルミニウム（Ａｌｑ３）から
構成される赤色ＥＬ発光層３０１Ｒと、膜厚３０ｎｍの
Ａｌｑ３からなる電子輸送層（図示せず）が形成されて
いる。

【００３２】電子輸送層の上層には、膜厚０．８ｎｍの
ＬｉＦを介して、膜厚７ｎｍの２，９−ジメチル−４，
７ジフェニル−１，１０−フェナントロリン（ＢＣＰ）
と膜厚７７ｎｍのＩＴＯが形成され、透明なカソード電
極３０２を構成している。発光は、アノード電極１３か
ら注入される正孔と、カソード電極３０２から注入され
る電子が、赤色ＥＬ発光層３０１Ｒ内で輻射再結合する
ことで生じる。発生した光は透明なカソード電極側に放
出される。これに隣接する画素には、青色ＥＬ発光層３
０１Ｂおよび緑色ＥＬ発光層３０１Ｇが赤色ＥＬ発光層
の代わりに形成された青色ドットと緑色ドットが配置さ
れている。青色ＥＬ発光層は、膜厚１５ｎｍのＢＣｚＶ
ＢｉをドープしたＤＰＶＢｉ、緑色ＥＬ発光層は、膜厚
３０ｎｍのクマリン５４０をドープしたＡｌｑ３であ
る。図１５は、並列化するＥＬ駆動ＴＦＴの数Ｎと、画
素間の輝度のばらつきの関係を示すグラフである。図１
５のグラフから分かるように、輝度ばらつきは、Ｎ＝３
のときに、Ｎ＝１の場合の約１／２まで低減できること
がわかる。理論的には、並列数Ｎに対し、ばらつきの程
度は√Ｎに反比例して小さくなることが予測される。図
１５のグラフによれば、ほぼ理論予測どおりのばらつき
低減効果が得られている。

【００３３】［実施の形態５］以下、本発明の実施の形
態５として、図１６〜図１８を用いて、本発明の表示装
置の全体構成を説明する。ガラス基板１上にはＴＦＴに
より構成されたアクティブマトリクスＡＭＸと垂直走査
回路ＶＤＲＶ、映像信号回路ＨＤＲＶが形成される。Ｅ
Ｌ素子ＯＬＥＤのカソード電極３０２は、コンタクトエ
リア４００において、コンタクトホールを介して、ガラ
ス基板１上に形成された引き出し配線４０１に接続され
外部接続端子ＰＡＤに接続される。また、画素内各列に
設けたアノード電流供給配線電極Ａは、画素領域外で全
て接続され、引き出し電極４０２により外部接続端子Ｐ
ＡＤに接続されている。本実施の形態では、コンタクト
エリア４００をアクティブマトリクスＡＭＸと外部接続
端子ＰＡＤの間に配置し、映像信号回路ＨＲＤＶは、ア
クティブマトリクスＡＭＸを挟んで外部接続端子ＰＡＤ
とは反対側に配置した点に特徴がある。このように配置
することにより、外部接続端子ＰＡＤからコンタクトエ
リア４００までの引き出し配線４０１を短くできるの
で、この引き出し配線の抵抗による電圧降下と電力消費
を最小化できる。カソード電極３０２の引き出し配線に
は、全画素のＥＬ素子ＯＬＥＤからの電流が流れるた
め、引き出し配線の低抵抗化は重要である。一方、映像
信号回路ＨＤＲＶへの電源配線、グランド配線に流れる
電流は、ＥＬ素子ＯＬＥＤの電流に比べ小さいため、こ
の配線長が多少長くなっても大きな問題にはならない。

【００３４】図１７は、図１６に示す表示装置全体を示
す分解斜視図である。ＥＬ素子ＯＬＥＤのカソード電極
３０２が形成されたガラス基板１上には、封止ガラス６
００がシールＳＨＬにより取り付けられ、ＥＬ素子ＯＬ
ＥＤが外気に曝されないようになっている。シールＳＨ
Ｌには、紫外線硬化型の樹脂に、１０μｍ径のファイバ
ーガラスを分散させたものを使用した。封止ガラスと、
ガラス基板１の外形は、外部接続端子ＰＡＤが引き出さ
れている辺以外の３辺でほぼ一致しており、パネル全体
の外形寸法を最小化している。図１８は、図１６に示す
表示装置の断面構造を示す断面図である。封止ガラス６
００の内部には、外部から進入する水分や、ＥＬ素子Ｏ
ＬＥＤを構成する材料等から放出されるガスを吸着する
ための化学、吸着材６０２が、封止ガラス６００に設け
た凸部にテープ６０１によって保持されている。化学吸
着材としては、酸化カルシウム（ＣａＯ）を用いた。ま
た、封止ガラス６００の内部の空洞内には、露天−７８
℃まで水分を除去した乾燥Ｎ２ガスが封止されている。

【００３５】［実施の形態６］以下、本発明の実施の形
態６として、図１９〜図２７を用いて、本発明の実施の
形態２の表示装置のアクティブマトリクス基板の製造工
程を説明する。初めに、厚さ５００μｍ、幅７５０ｍ
ｍ、幅９５０ｍｍの歪点約６７０℃の無アルカリガラス
基板１上を洗浄後、ＳｉＨ_４とＮＨ_３とＮ_２の混合ガス
を用いたプラズマＣＶＤ法により、膜厚５０ｎｍのＳｉ
_３Ｎ_４膜２００を形成する。続いて、テトラエトキシシ
ランとＯ_２の混合ガスを用いたプラズマＣＶＤ法によ
り、膜厚１２０ｎｍのＳｉＯ_２膜２を形成する。なお、
Ｓｉ_３Ｎ_４、ＳｉＯ_２ともに形成温度は４００℃であ
る。次に、ＳｉＯ_２膜２上に、ＳｉＨ_４、Ａｒの混合ガ
スを用いたプラズマＣＶＤ法により、ほぼ真性の水素化
非晶質シリコン膜３５を５０ｎｍ形成する。成膜温度は
４００℃で、成膜直後水素量は約５ａｔ％であった。次
に、基板を４５０℃で約３０分アニールすることによ
り、水素化非晶質シリコン膜３５中の水素を放出させ
る。次に、テトラエトキシシランとＯ_２の混合ガスを用
いたプラズマＣＶＤ法により、膜厚１００ｎｍのＳｉＯ
_２膜２０１を形成し、次に、イオン注入法によりボロン
（Ｂ＋）を加速電圧４０ＫｅＶ、ドーズ量５×１０^１２
（ａｔｏｍｓ／ｃｍ ^２）で注入する。ボロンは、ＴＦＴ
のしきい値電圧を調整するためのものである。（図１９
参照）

【００３６】次に、緩衝フッ酸によりＳｉＯ_２膜２０１
を除去し、短辺０．３ｍｍ、長辺３００ｍｍのストライ
プ形状に加工した波長３０８ｎｍのパルスエキシマレー
ザ光ＬＡＳＥＲを、短辺方向に１０μｍピッチで移動し
ながら照射することにより、前記非晶質シリコン膜３５
に、フルエンス４５０ｍＪ／ｃｍ^２で照射し，非晶質シ
リコン膜３５を溶融再結晶化させて、Ｐ型の多結晶シリ
コン膜３０を得る。（図２０参照）この時、レーザビー
ムスキャン方向での多結晶シリコンの結晶品質ばらつき
に起因するＴＦＴ特性のばらつきが、ビームスキャン方
向と垂直方向でのばらつきよりも一般に大きくなる傾向
がある。このため、複数のＥＬ駆動ＴＦＴを、レーザビ
ームスキャン方向に並行に配列することで、より大きな
効果を得られる。図３あるいは図６に矢印で図示したレ
ーザスキャン方向とは、このことを示しており、複数の
ＥＬ駆動ＴＦＴをレーザスキャン方向と略平行に配列す
るものである。図１０、図１２に図示した実施の形態に
おいても同様である。次に、ＣＦ_４を用いたリアクティ
ブイオンエッチング法により、Ｐ型の多結晶シリコン膜
３０を所定の形状に加工し、ＴＦＴと、ＴＦＴ以外の配
線パターン（多結晶シリコン膜３０）を得る。次に、テ
トラエトキシシランと酸素の混合ガスを用いたプラズマ
ＣＶＤ法により、膜厚１００ｎｍのＳｉＯ_２を形成しゲ
ート絶縁膜２０を形成する。

【００３７】次に、スパッタリング法により、Ｍｏ膜を
２００ｎｍ形成後、通常のホトリソグラフィ法により所
定のレジストパターンＰＲをＭｏ膜上に形成し、ＣＦ_４
を用いたリアクティブイオンエッチング法により、Ｍｏ
膜を所定の形状に加工しＮ型ＴＦＴのゲート電極１０Ｎ
を得る。次に、エッチングに用いたレジストパターンＰ
Ｒを残したまま、イオン注入法により、リン（Ｐ）イオ
ンを加速電圧６０ＫＶ、ドーズ量１０^１５（ａｔｏｍｓ
／ｃｍ^２）で打ちこみ、Ｎ型ＴＦＴのソース電極、ドレ
イン電極領域を形成する。（図２１の右側、中央部参
照）この時、Ｐ型ＴＦＴは、素子全体をＭｏ膜とホトレジス
ト膜ＰＲのパターンで保護し、リンイオンが注入されな
いようにする。（図２１の左側参照）次に、レジストパターンを残したまま、基板を混酸で処
理し、加工されたＭｏ電極をサイドエッチングしパター
ンをスリミングし、レジストを除去した後、イオン注入
法により、Ｐイオンを加速電圧６５ＫＶ、ドーズ量２×
１０^１３（ａｔｏｍｓ／ｃｍ^２）で打ちこみ、Ｎ型ＴＦ
ＴのＬＤＤ領域を形成する。ＬＤＤ領域の長さは混酸に
よるサイドエッチング時間によって制御される。（図２
２参照）

【００３８】次に、所定のレジストパターンをＭｏ膜上
に形成し、ＣＦ_４を用いたリアクティブイオンエッチン
グ法により、Ｐ型ＴＦＴのゲート電極１０ＰおよびＴＦ
Ｔ上以外の配線パターン（ゲート配線電極１４）を得
る。Ｐ型ＴＦＴのゲート電極１０Ｐをマスクとして、ボ
ロンイオンを、加速電圧４０ｋＶ、ドーズ量１０
^１５（ａｔｏｍｓ／ｃｍ^２）で注入し、Ｐ型ＴＦＴのソ
ース電極、ドレイン電極領域を形成する。この時、Ｎ型
ＴＦＴは、全体をホトレジストパターンＰＲで保護し、
エッチングガスから保護するとともに、ボロンイオンが
注入されないようにする。（図２３参照）ホトレジストを除去した後、基板に、エキシマランプま
たはメタルハライドランプの光ＵＶを照射し、ラピッド
サーマルアニール（ＲＴＡ）法により打ち込んだ不純物
を活性化する。（図２４参照）次に、テトラエトキシシランと酸素の混合ガスを用いた
プラズマＣＶＤ法により、膜厚５００ｎｍのＳｉＯ_２を
形成し層間絶縁膜２１を形成する。所定のレジストパタ
ーンを形成後、混酸を用いたウエットエッチング法によ
り、前記層間絶縁膜２１にコンタクトスル−ホールを開
孔する。

【００３９】続いて、スパッタリング法により、Ｍｏを
５０ｎｍ、Ａｌ−Ｎｄ合金を５００ｎｍ、Ｍｏを５０ｎ
ｍ、順次積層形成した後、所定のレジストパターンを形
成後、ＢＣｌ_３とＣｌ_２の混合ガスを用いたリアクティ
ブイオンエッチング法により一括エッチングし、映像信
号配線電極Ｄ、アノード電流供給配線電極Ａ、接続配線
電極１２およびＥＬ接続配線電極１５を作成する。（図
２５参照）次に、ＳｉＨ_４とＮＨ_３とＮ_２の混合ガスを用いたプラ
ズマＣＶＤ法により、膜厚４００ｎｍのＳｉ_３Ｎ_４膜を
形成し保護絶縁膜２２とする。所定のホトレジストレジ
ストパターンを形成後、ＳＦ_６を用いたドライエッチン
グ法により、前記保護絶縁膜２２にコンタクトスル−ホ
ールを開孔する。続いて，スパッタリング法により、Ｉ
ＴＯ膜を７０ｎｍ形成し、混酸を用いたウエットエッチ
ングにより所定の形状に加工して、ＥＬ素子ＯＬＥＤの
アノード電極１３を作成する。（図２６参照）最後に、スピン塗布法により感光性ポリイミド樹脂を約
３．５μｍの膜厚で塗布し、所定のマスクを用いて露
光、現像して、アノード電極上のＥＬ素子ＯＬＥＤが形
成される部分のポリイミド樹脂を除去後、３５０℃で３
０分ベークすることで、ポリイミド樹脂を焼成し、膜厚
２．３μｍの有機絶縁膜２３を作成する。（図２７参
照）

【００４０】この有機絶縁膜２３は、アノード電極１３
の端部を被覆することで、アノード電極上に、ＥＬ素子
ＯＬＥＤを構成する超薄膜の有機膜が形成された際に、
ＩＴＯ電極端部での電界集中によるＥＬ素子ＯＬＥＤの
破壊を防止するために形成する。前記工程により作製さ
れたアクティブマトリクス基板上にＥＬ素子を形成する
工程を以下説明する。アクティブマトリクス基板を真空
蒸着装置にセットし、まず、予備加熱室に導入し、真空
中２００℃で１時間ベーキングし、基板表面に吸着した
水分や有機絶縁膜２３に含まれる水分を除去する。次
に、酸素を含む雰囲気で紫外光を６０ｍＷ／ｃｍ^２の強
度で６０秒照射しアノード電極表面の有機物を除去す
る。次に、アクティブマトリクス基板を前処理室に移動
し、Ｏ_２プラズマ処理することにより、アノード電極表
面の仕事関数を整える。処理条件はＲＦパワー２００Ｗ
で６０秒である。この処理により、アノード電極１３で
あるＩＴＯの仕事関数を５．１〜５．２ｅＶに調整し、
正孔輸送材料へ正孔が注入される際のバリア高さを低下
させ、注入効率を向上させることができる。

【００４１】次に、アクティブマトリクス基板を第１の
蒸着室に移動し，正孔輸送層を表示部の全面に形成され
るようなマスクを用いてマスク蒸着する。正孔輸送層の
材料としては、トリフェニルジアミン（ＴＰＤ）を用い
る、この他に、例えば、α‐ＮＰＤなどを用いる事もで
きる。正孔輸送層の膜厚は１５０ｎｍである。次に、ア
クティブマトリクス基板を第２の蒸着室に移動し、ＲＧ
Ｂ各々の発光材料をマスク蒸着する。各発光材料の成膜
は、まず、青色を表示すべきドットと蒸着マスクの開口
部を位置合わせしたあと、青色材料を形成し、次に、蒸
着室内で蒸着マスクを１ドットのピッチ分だけシフトさ
せ、緑色材料を蒸着、更に、同様に蒸着マスクを移動し
て赤色材料を蒸着することにより、ＲＧＢそれぞれのド
ット位置に所定の材料を形成する。次に、アクティブマ
トリクス基板を第３の蒸着室に移動し、カソード電極３
０２を形成する。

【００４２】カソード電極３０２は、有機層に対して電
子の注入効率を向上させるために、０．８ｎｍ程度の膜
厚でＬｉＦを形成後、Ａｌを１５０ｎｍ形成する。次
に、アクティブマトリクス基板を封止室に移動し、予め
アクティブマトリクス基板と同様にベークして脱水処理
しておいた封止ガラスを、紫外線硬化樹脂を挟んで接着
し、アクティブマトリクス基板背面から紫外光を照射し
て樹脂を硬化させる。この際に、封止ガラスの空隙部に
は化学吸着剤を挿入しておく。アクティブマトリクス基
板をセットしてから、ここまでの工程は、全てアクティ
ブマトリクス基板を大気に曝さないように行うことが必
要である。最後に、封止ガラスを接着したアクティブマ
トリクス基板を取り出し、所定の大きさに切り出し、ド
ライバＬＳＩを実装して、パネルは完成する。以上、本
発明者によってなされた発明を、前記実施の形態に基づ
き具体的に説明したが、本発明は、前記実施の形態に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。（１）本発明の自発光型表示装置によれば、ムラのない
均一な表示画面を得ることが可能となる。（２）本発明の自発光型表示装置によれば、カソード電
極の引き出し配線の抵抗による電圧降下と消費電力を低
減することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の表示装置の画素の等価
回路を示す回路図である。

【図２】本発明の実施の形態１の表示装置の画素配置を
示す平面図である。

【図３】本発明の実施の形態１の表示装置のマトリクス
表示部の等価回路と、駆動回路を含めた表示部全体の回
路構成を示す回路図である。

【図４】本発明の実施の形態２の表示装置の画素の等価
回路を示す回路図である。

【図５】本発明の実施の形態２の表示装置の画素配置を
示す平面図である。

【図６】本発明の実施の形態２の表示装置のマトリクス
表示部の等価回路と、駆動回路を含めた表示部全体の回
路構成を示す回路図である。

【図７】図５に示すＸ−Ｘ’切断線に沿って切断した断
面構造を示す断面図である。

【図８】図５に示すＹ−Ｙ’切断線に沿って切断した断
面構造を示す断面図である。

【図９】図５に示すＺ−Ｚ’切断線に沿って切断した断
面構造を示す断面図である。

【図１０】本発明の実施の形態３の表示装置の画素の等
価回路を示す回路図である。

【図１１】本発明の実施の形態３の表示装置の画素配置
を示す平面図である。

【図１２】本発明の実施の形態４の表示装置の画素の等
価回路を示す回路図である。

【図１３】本発明の実施の形態４の表示装置の画素配置
を示す平面図である。

【図１４】図１３に示すＸ−Ｘ’切断線に沿った断面構
造を示す断面図である。

【図１５】並列化する有機エレクトロルミネッセンス素
子駆動用の薄膜トランジスタの数Ｎと、画素間の輝度の
ばらつきの関係を示すグラフである。

【図１６】本発明の各実施の形態の表示装置の全体構成
を示す平面図である。

【図１７】本発明の各実施の形態の表示装置の全体構成
を示す分解斜視図である。

【図１８】本発明の各実施の形態の表示装置の断面構造
を示す要部断面図である。

【図１９】本発明の実施の形態２の表示装置の製造工程
を説明するための図である。

【図２０】本発明の実施の形態２の表示装置の製造工程
を説明するための図である。

【図２１】本発明の実施の形態２の表示装置の製造工程
を説明するための図である。

【図２２】本発明の実施の形態２の表示装置の製造工程
を説明するための図である。

【図２３】本発明の実施の形態２の表示装置の製造工程
を説明するための図である。

【図２４】本発明の実施の形態２の表示装置の製造工程
を説明するための図である。

【図２５】本発明の実施の形態２の表示装置の製造工程
を説明するための図である。

【図２６】本発明の実施の形態２の表示装置の製造工程
を説明するための図である。

【図２７】本発明の実施の形態２の表示装置の製造工程
を説明するための図である。

【符号の説明】

１…ガラス基板、２…ＳｉＯ_２バッファ膜、１０Ｐ…Ｐ
型ＴＦＴのゲート電極、１０Ｎ…Ｎ型ＴＦＴのゲート電
極、１１ａ，１１ｃ，１２ａ，１２ｃ，１５ａ，１５
ｃ，１１０ａ，１１０ｃ…Ｍｏ、１１ｂ，１２ｂ，１５
ｂ，１１０ｂ…Ａｌ、１２…接続配線電極、１３…アノ
ード電極、１４…ゲート配線電極、１５…ＥＬ接続配線
電極、１７…反射膜、２０…ゲート絶縁膜、２１…層間
絶縁膜、２２…保護絶縁膜、２３…有機絶縁膜、３０…
多結晶シリコン膜、３５…水素化非晶質シリコン膜、２
００…Ｓｉ_３Ｎ_４バッファ膜、３００…正孔輸送層、３
０１Ｒ…赤色ＥＬ発光層、３０１Ｇ…緑色ＥＬ発光層、
３０１Ｂ…青色ＥＬ発光層、３０２…カソード電極、４
００…コンタクト領域、４０１…カソード引き出し配
線、４０２…アノード電流供給配線電極引き出し電極、
６００…封止ガラス、６０１…テープ、６０２…化学吸
着材（ＣａＯ）、Ａ…アノード電流供給配線電極、Ｄ…
映像信号配線電極、Ｇ…走査信号配線電極、Ｑｓ…スイ
ッチ用薄膜トランジスタ、Ｑｄ…駆動用薄膜トランジス
タ、Ｃｓｔ…電荷蓄積容量、ＯＬＥＤ…有機エレクトロ
ルミネッセンス素子、ＰＡＤ…外部接続端子、ＡＭＸ…
ＴＦＴアクティブマトリクス、ＶＤＲＶ…垂直走査回
路、ＨＤＲＶ…映像信号回路、ＳＨＬ…シール、ＰＲ…
ホトレジスト、ＬＡＳＥＲ…エキシマレーザ光、ＵＶ…
紫外ランプ光。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６４１Ｇ０９Ｇ 3/20 ６４１Ｄ６４２６４２Ａ 3/30 3/30 ＪＨ０１Ｌ 21/20 Ｈ０１Ｌ 21/20 21/336 Ｈ０５Ｂ 33/14 Ａ 29/786 Ｈ０１Ｌ 29/78 ６１４Ｈ０５Ｂ 33/14 ６２７Ｇ (72)発明者西谷茂之千葉県茂原市早野3300番地株式会社日立製作所ディスプレイグループ内 (72)発明者徳田尚紀千葉県茂原市早野3300番地株式会社日立製作所ディスプレイグループ内Ｆターム(参考） 3K007 AB11 GA00 5C080 AA06 BB05 DD05 EE29 FF11 JJ02 JJ03 JJ06 5C094 AA03 AA21 AA22 AA42 BA02 BA27 CA19 CA24 CA25 DA09 EA01 EA04 FB01 HA08 HA10 JA20 5F052 AA02 BA07 BB07 DA02 DB03 EA15 JA01 5F110 AA30 BB02 BB04 CC02 DD02 DD07 DD13 DD14 DD17 EE04 EE28 EE44 FF02 FF30 GG02 GG13 GG28 GG29 GG32 GG45 GG52 HJ01 HJ13 HJ23 HL03 HL04 HL06 HL12 HL23 HM15 NN03 NN04 NN23 NN24 NN27 NN71 NN73 NN77 PP04 PP05 PP06 PP35

Claims

【特許請求の範囲】

【請求項１】電流駆動型発光素子を有する複数の画素
と、前記各電流駆動型発光素子に駆動電流を供給する並列に
接続されたｎ（ｎ≧２）個の薄膜トランジスタとを備
え、前記並列に接続されたｎ個の薄膜トランジスタは、それ
ぞれ異なる画素内に配置されることを特徴とする表示装
置。
【請求項２】前記並列に接続されたｎ個の薄膜トラン
ジスタは、互いに隣接する画素内に配置されることを特
徴とする請求項１に記載の表示装置。
【請求項３】前記互いに隣接する前記並列に接続され
たｎ個の薄膜トランジスタの配置方向の両側の画素列の
外側の少なくとも一方に、ダミーの画素領域を備えるこ
とを特徴とする請求項２に記載の表示装置。
【請求項４】前記ｎは、３以上１２以下の数であるこ
とを特徴とする請求項２に記載の表示装置。
【請求項５】電流駆動型発光素子を有する複数の画素
と、前記各電流駆動型発光素子に駆動電流を供給する並列に
接続されたｎ（ｎ≧２）個の薄膜トランジスタとを備
え、前記並列に接続されたｎ個の薄膜トランジスタは、前記
薄膜トランジスタを作成する際に使用されるレーザビー
ムのスキャン方向のそれぞれ異なる画素内に配置される
ことを特徴とする表示装置。
【請求項６】前記並列に接続されたｎ個の薄膜トラン
ジスタのチャネル層は、非晶質シリコン膜にレーザビー
ムを照射して作成される多結晶シリコン膜で構成される
ことを特徴とする請求項５に記載の表示装置。
【請求項７】前記並列に接続されたｎ個の薄膜トラン
ジスタは、互いに隣接する画素内に配置されることを特
徴とする請求項５に記載の表示装置。
【請求項８】前記互いに隣接する前記並列に接続され
たｎ個の薄膜トランジスタの配置方向の両側の画素列の
外側の少なくとも一方に、ダミーの画素領域を備えるこ
とを特徴とする請求項７に記載の表示装置。
【請求項９】前記ｎは、３以上１２以下の数であるこ
とを特徴とする請求項７に記載の表示装置。
【請求項１０】電流駆動型発光素子を有する複数の画
素と、ｍ（ｍ≧２）個の電流供給配線電極と、前記ｍ個の電流供給配線電極の中の一つの電流供給配線
電極に接続され、前記各電流駆動型発光素子に駆動電流
を供給する並列に接続されたｎ（ｎ≧２）個の薄膜トラ
ンジスタとを備え、前記並列に接続されたｎ個の薄膜トランジスタは、それ
ぞれ異なる電流供給配線電極に接続されることを特徴と
する表示装置。
【請求項１１】前記複数の画素はマトリクス状に配置
され、前記ｍ個の電流供給配線電極は、各画素列毎に設けられ
ることを特徴とする請求項１０に記載の表示装置。
【請求項１２】電流駆動型発光素子を有する複数の画
素と、ｍ（ｍ≧２）個の電流供給配線電極と、前記ｍ個の電流供給配線電極の中の一つの電流供給配線
電極に接続され、前記各電流駆動型発光素子に駆動電流
を供給する並列に接続されたｎ（ｎ≧２）個の薄膜トラ
ンジスタとを備え、前記並列に接続されたｎ個の薄膜トランジスタは、それ
ぞれ異なる電流供給配線電極に接続され、前記各電流駆動型発光素子に前記駆動電流を供給する配
線層は、前記各薄膜トランジスタのチャネル層と一体に
作成され、かつ、前記各薄膜トランジスタのチャネル層
と電気的に接続される半導体層で構成されることを特徴
とする表示装置。
【請求項１３】前記複数の画素はマトリクス状に配置
され、前記ｍ個の電流供給配線電極は、各画素列毎に設けられ
ることを特徴とする請求項１２に記載の表示装置。
【請求項１４】電流駆動型発光素子を有する複数の画
素と、前記各電流駆動型発光素子に駆動電流を供給する並列に
接続されたｎ（ｎ≧２）個の薄膜トランジスタと、前記並列に接続されたｎ個の薄膜トランジスタの各ゲー
ト電極に接続され、各電流駆動型発光素子に供給する駆
動電流を制御する映像信号電圧を１フレームの間保持す
る保持容量素子とを備え、前記保持容量素子は、前記並列に接続されたｎ個の薄膜
トランジスタにより駆動電流が供給される電流駆動型発
光素子が配置される画素とは、異なる画素内に配置され
ることを特徴とする表示装置。
【請求項１５】前記保持容量素子は、前記並列に接続
されたｎ個の薄膜トランジスタにより駆動電流が供給さ
れる電流駆動型発光素子が配置される画素とは異なる画
素内の、発光領域外の領域に設けられていることを特徴
とする請求項１４に記載の表示装置。
【請求項１６】ｍ（ｍ≧２）個の電流供給配線電極を
備え、前記保持容量素子は、前記ｍ個の電流供給配線電極の下
側に配置されることを特徴とする請求項１４に記載の表
示装置。
【請求項１７】前記保持容量素子を構成する一方の電
極は、前記並列に接続されたｎ個の薄膜トランジスタの
チャネル層と一体に作成され、かつ、前記ｍ個の電流供
給配線電極のいずれかに電気的に接続される半導体層で
構成されることを特徴とする請求項１６に記載の表示装
置。
【請求項１８】前記保持容量素子を構成する他方の電
極は、前記並列に接続されたｎ個の薄膜トランジスタの
ゲート電極と一体に作成され、かつ、前記並列に接続さ
れたｎ個の薄膜トランジスタのゲート電極と電気的に接
続され、前記半導体層と絶縁膜を介して対向する配線層
で構成されることを特徴とする請求項１７に記載の表示
装置。
【請求項１９】前記複数の画素はマトリクス状に配置
され、前記ｍ個の電流供給配線電極は、各画素列毎に設けられ
ることを特徴とする請求項１６に記載の表示装置。
【請求項２０】各画素内に、電流駆動型発光素子と、
前記電流駆動型発光素子に駆動電流を供給するｎ（ｎ≧
２）個の薄膜トランジスタとを有する複数の画素を備
え、前記電流駆動型発光素子の下側に配置され、前記ｎ個の
薄膜トランジスタの少なくとも一部を覆う反射層とを有
することを特徴とする表示装置。
【請求項２１】前記各電流駆動型発光素子に駆動電流
を供給する並列に接続されたｎ個の薄膜トランジスタを
有し、前記並列に接続されたｎ個の薄膜トランジスタは、それ
ぞれ異なる画素内に配置されることを特徴とする請求項
２０に記載の表示装置。
【請求項２２】前記並列に接続されたｎ個の薄膜トラ
ンジスタは、前記薄膜トランジスタを作成する際に使用
されるレーザビームのスキャン方向のそれぞれ異なる画
素内に配置されることを特徴とする請求項２０に記載の
表示装置。
【請求項２３】前記並列に接続されたｎ個の薄膜トラ
ンジスタのチャネル層は、非晶質シリコン膜にレーザビ
ームを照射して作成される多結晶シリコン膜で構成され
ることを特徴とする請求項２２に記載の表示装置。
【請求項２４】前記並列に接続されたｎ個の薄膜トラ
ンジスタは、互いに隣接する画素内に配置されることを
特徴とする請求項２１に記載の表示装置。
【請求項２５】前記互いに隣接する前記並列に接続さ
れたｎ個の薄膜トランジスタの配置方向の両側の画素列
の外側の少なくとも一方に、ダミーの画素領域を備える
ことを特徴とする請求項２４に記載の表示装置。
【請求項２６】前記ｎは、３以上１２以下の数である
ことを特徴とする請求項２４に記載の表示装置。
【請求項２７】電流駆動型発光素子と、前記電流駆動
型発光素子に駆動電流を供給するｎ（ｎ≧２）個の薄膜
トランジスタとを有する複数の画素と、前記電流駆動型発光素子の下側に配置され、前記ｎ個の
薄膜トランジスタの少なくとも一部を覆う反射層と、ｍ（ｍ≧２）個の電流供給配線電極とを備え、前記各電流駆動型発光素子に駆動電流を供給する並列に
接続されたｎ個の薄膜トランジスタを有し、前記並列に接続されたｎ個の薄膜トランジスタは、それ
ぞれ異なる電流供給配線電極に接続されることを特徴と
する表示装置。
【請求項２８】前記複数の画素はマトリクス状に配置
され、前記ｍ個の電流供給配線電極は、各画素列毎に設けられ
ることを特徴とする請求項２７に記載の表示装置。
【請求項２９】電流駆動型発光素子と、前記電流駆動
型発光素子に駆動電流を供給するｎ（ｎ≧２）個の薄膜
トランジスタとを有する複数の画素と、前記電流駆動型発光素子の下側に配置され、前記ｎ個の
薄膜トランジスタの少なくとも一部を覆う反射層と、ｍ（ｍ≧２）個の電流供給配線電極とを備え、前記各電流駆動型発光素子に駆動電流を供給する並列に
接続されたｎ個の薄膜トランジスタを有し、前記並列に接続されたｎ個の薄膜トランジスタは、それ
ぞれ異なる電流供給配線電極に接続され、前記各電流駆動型発光素子に前記駆動電流を供給する配
線層は、前記各薄膜トランジスタのチャネル層と一体に
作成され、かつ、前記各薄膜トランジスタのチャネル層
と電気的に接続される半導体層で構成されることを特徴
とする表示装置。
【請求項３０】前記複数の画素はマトリクス状に配置
され、前記ｍ個の電流供給配線電極は、各画素列毎に設けられ
ることを特徴とする請求項２９に記載の表示装置。
【請求項３１】電流駆動型発光素子と、前記電流駆動
型発光素子に駆動電流を供給する薄膜トランジスタと、前記薄膜トランジスタのゲート電極に接続され、電流駆
動型発光素子に供給する駆動電流を制御する映像信号電
圧を１フレームの間保持する保持容量素子と、前記電流駆動型発光素子の下側に配置され、前記薄膜ト
ランジスタと前記保持容量素子とを覆う反射層とを有す
ることを特徴とする表示装置。
【請求項３２】各画素内に、電流駆動型発光素子と、
前記電流駆動型発光素子に駆動電流を供給するｎ（ｎ≧
２）個の薄膜トランジスタとを有する複数の画素と、前記電流駆動型発光素子の下側に配置され、前記ｎ個の
薄膜トランジスタの少なくとも一部を覆う反射層とを備
え、前記各電流駆動型発光素子に駆動電流を供給する並列に
接続されたｎ個の薄膜トランジスタを有し、前記並列に接続されたｎ個の薄膜トランジスタの各ゲー
ト電極に接続され、各電流駆動型発光素子に供給する駆
動電流を制御する映像信号電圧を１フレームの間保持す
る保持容量素子を備え、前記保持容量素子は、前記並列に接続されたｎ個の薄膜
トランジスタにより駆動電流が供給される電流駆動型発
光素子が配置される画素とは、異なる画素内の前記反射
層の下側に配置されることを特徴とする表示装置。
【請求項３３】ｍ（ｍ≧２）個の電流供給配線電極を
備え、前記保持容量素子を構成する一方の電極は、前記並列に
接続されたｎ個の薄膜トランジスタのチャネル層と一体
に作成され、かつ、前記ｍ個の電流供給配線電極のいず
れかに電気的に接続される半導体層で構成されることを
特徴とする請求項３２に記載の表示装置。
【請求項３４】前記保持容量素子を構成する他方の電
極は、前記並列に接続されたｎ個の薄膜トランジスタの
ゲート電極と一体に作成され、かつ、前記並列に接続さ
れたｎ個の薄膜トランジスタのゲート電極と電気的に接
続され、前記半導体層と絶縁膜を介して対向する配線層
で構成されることを特徴とする請求項３３に記載の表示
装置。
【請求項３５】基板と、前記基板上に設けられる複数の電流駆動型発光素子と、前記基板の一辺の縁部に設けられる外部接続端子部と、前記外部接続端子部と、前記複数の電流駆動型発光素子
が設けられる領域との間に設けられるコンタクト領域に
おいて、前記複数の電流駆動型発光素子のカソード電極
と電気的に接続され、前記外部接続端子部の任意の端子
に電気的に接続される引き出し配線とを備えることを特
徴とする表示装置。