TWI709124B - 畫素電路 - Google Patents

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Abstract

一種畫素電路包含寫入電路、第一電流源、第二電流源、以及發光單元。寫入電路包含第一節點，且寫入電路用於依據資料電壓決定第一節點的電壓。第一電流源用於依據第一節點的電壓提供第一驅動電流。第二電流源用於依據第一節點的電壓提供第二驅動電流。發光單元用於接收第一驅動電流和第二驅動電流以發光。第二驅動電流的上升邊緣對應於第一驅動電流的上升邊緣，且第二驅動電流的脈衝寬度小於第一驅動電流的脈衝寬度。

Description

畫素電路
本揭示文件有關一種畫素電路，尤指一種具有多個電流源的畫素電路。
隨著虛擬實境的產業鏈日漸成熟，市場上對於相關顯示器產品的需求也逐漸增加。基於輕薄、省電、可彎曲、以及色彩艷麗等等優點，有機發光二極體(Organic Light-Emitting Diode)十分適用於虛擬實境的頭戴式顯示器。虛擬實境的內容需要使用高連續性的影像來避免使用者暈眩，並提升虛擬空間的真實感。因此，對於有機發光二極體顯示器而言，如何提升有機發光二極體的亮度響應速度顯得格外重要。
本揭示文件提供一種畫素電路，其包含寫入電路、第一電流源、第二電流源、以及發光單元。寫入電路包含第一節點，且寫入電路用於依據資料電壓決定第一節點的第一節點的電壓。第一電流源用於依據第一節點的電壓提供第一驅動電流。第二電流源用於依據第一節點的電 壓提供第二驅動電流。發光單元用於接收第一驅動電流和第二驅動電流以發光。第二驅動電流的上升邊緣對應於第一驅動電流的上升邊緣，且第二驅動電流的脈衝寬度小於第一驅動電流的脈衝寬度。
上述的畫素電路能提升發光單元的亮度響應速度。
100、200、500、700、800、900‧‧‧畫素電路
110、210、710‧‧‧第一電流源
212、712‧‧‧第一驅動電晶體
120、220、820‧‧‧第二電流源
222、822‧‧‧第二驅動電晶體
130、230‧‧‧寫入電路
232‧‧‧寫入開關
140、240‧‧‧發光單元
510‧‧‧重置開關
234‧‧‧電容
EM[N]‧‧‧第一控制訊號
C[N]‧‧‧第二控制訊號
S[N]‧‧‧第三控制訊號
OVDD‧‧‧系統高電壓
OVSS‧‧‧系統低電壓
Vdata‧‧‧資料電壓
P1‧‧‧寫入階段
P2‧‧‧第一發光階段
P3‧‧‧第二發光階段
Idr1‧‧‧第一驅動電流
Idr2‧‧‧第二驅動電流
N1‧‧‧第一節點
N2‧‧‧第二節點
6102‧‧‧源極電極
6104‧‧‧汲極電極
6106‧‧‧上閘極電極
6108‧‧‧下閘極電極
6110‧‧‧半導體層
620‧‧‧陣列基板
630‧‧‧緩衝層
6402‧‧‧第一絕緣層
6404‧‧‧第二絕緣層
6406‧‧‧第三絕緣層
650‧‧‧夾層金屬層
660‧‧‧夾層介電質層
6702‧‧‧陰極電極
6704‧‧‧有機發光層
6706‧‧‧陽極電極
6708‧‧‧橋接層
680‧‧‧平面化層
690‧‧‧畫素定義層
第1圖為根據本揭示文件一實施例的畫素電路簡化後的功能方塊圖。
第2圖為依據本揭示文件另一實施例的畫素電路的功能方塊圖。
第3圖為第2圖的畫素電路的驅動電流與多個控制訊號的波形示意圖。
第4A圖為第2圖的畫素電路於寫入階段的等效電路操作示意圖。
第4B圖為第2圖的畫素電路於第一發光階段的等效電路操作示意圖。
第4C圖為第2圖的畫素電路於第二發光階段的等效電路操作示意圖。
第5圖為依據本揭示文件又一實施例的畫素電路的功能方塊圖。
第6圖為第一驅動電晶體或第二驅動電晶體與發光單 元在一實施例中的疊構圖。
第7圖為依據本揭示文件又一實施例的畫素電路的功能方塊圖。
第8圖為依據本揭示文件又一實施例的畫素電路的功能方塊圖。
第9圖為依據本揭示文件又一實施例的畫素電路的功能方塊圖。
以下將配合相關圖式來說明本揭示文件的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
第1圖為根據本揭示文件一實施例的畫素電路100簡化後的功能方塊圖。畫素電路100包含第一電流源110、第二電流源120、寫入電路130、以及發光單元140。第一電流源110和第二電流源120分別用於提供第一驅動電流Idr1和第二驅動電流Idr2至發光單元140，以使發光單元140發光。寫入電路130耦接於第一電流源110與第二電流源120，並用於依據接收到的資料電壓決定第一驅動電流Idr1和第二驅動電流Idr2的大小。實作上，發光單元140可以用有機發光二極體或微發光二極體(Micro LED)來實現。為使圖面簡潔而易於說明，畫素電路100中的其他元件與連接關係並未繪示於第1圖中。
當第一電流源110開始提供第一驅動電流Idr1 時，第二電流源120會對應地提供持續時間較短的第二驅動電流Idr2，以提升發光單元140接收到的總電流大小，進而加快發光單元140於發光階段初期的亮度響應速度。第一驅動電流Idr1和第二驅動電流Idr2的大小可以針對不同灰階而設置，例如將第一驅動電流Idr1和第二驅動電流Idr2都設置為0安培以顯示最低灰階。因此，相較於將每一灰階的驅動電流都提升固定值以加快亮度響應速度的傳統做法，畫素電路100可以提供更高品質的黑色畫面，並具有省電的優點。
第2圖為依據本揭示文件一實施例的畫素電路200的功能方塊圖。畫素電路200包含第一電流源210、第二電流源220、寫入電路230、以及發光單元240。第一電流源210包含第一驅動電晶體212，第二電流源220包含第二驅動電晶體222。第一驅動電晶體212和第二驅動電晶體222分別用於提供第一驅動電流Idr1和第二驅動電流Idr2至發光單元240。
畫素電路200的元件可用於實現畫素電路100中對應的元件。亦即，第1圖的第一電流源110、第二電流源120、寫入電路130、以及發光單元140中的一或多者，可以由第2圖的第一電流源210、第二電流源220、寫入電路230、以及發光單元240中對應的一或多者來實現。
第一驅動電晶體212的第一控制端耦接於第一節點N1，而第二控制端則用於接收第一控制訊號EM[N]。第一驅動電晶體212的第一端用於接收系統高電壓 OVDD，而第二端則透過第二節點N2耦接於發光單元240。第二驅動電晶體222的第一控制端耦接於第一節點N1，而第二控制端則用於接收第二控制訊號C[N]。第二驅動電晶體222的第一端用於接收系統高電壓OVDD，而第二端則透過第二節點N2耦接於發光單元240。
寫入電路230包含寫入開關232和電容234，且寫入開關232的控制端用於接收第三控制訊號S[N]。寫入開關232的第一端用於接收資料電壓Vdata，而第二端則耦接於第一節點N1。電容234的第一端用於接收系統高電壓OVDD，而第二端則耦接於第一節點N1。
發光單元240的第一端(例如，陽極端)耦接於第二節點N2，而第二端(例如，陰極端)則用於接收系統低電壓OVSS。
實作上，第一驅動電晶體212和第二驅動電晶體222可以用P型雙閘極薄膜電晶體(Dual-Gate Thin-Film Transistor)來實現，或是用其他合適種類的P型雙閘極電晶體來實現。寫入開關232可以用P型薄膜電晶體來實現，或是用其他合適種類的P型電晶體來實現。此外，資料電壓Vdata可以由利用了多個畫素電路200的顯示器中的源極驅動器來提供，第一控制訊號EM[N]、第二控制訊號C[N]、以及第三控制訊號S[N]可以由前述顯示器中的閘極驅動器來提供。
第3圖為第2圖的畫素電路200的驅動電流與多個控制訊號的波形示意圖。第4A圖為第2圖的畫素電路200 於寫入階段P1的等效電路操作示意圖。第4B圖為第2圖的畫素電路200於第一發光階段P2的等效電路操作示意圖。第4C圖為第2圖的畫素電路200於第二發光階段P3的等效電路操作示意圖。在本實施例中，第一控制訊號EM[N]、第二控制訊號C[N]、以及第三控制訊號S[N]會於邏輯高準位(Logic High Level)和邏輯低準位(Logic Low Level)之間切換，且邏輯高準位和邏輯低準位分別為低電壓準位和高電壓準位。
請同時參考第3圖和第4A~4C圖，在寫入階段P1中，第一控制訊號EM[N]和第二控制訊號C[N]具有邏輯低準位，且第三控制訊號S[N]具有邏輯高準位。因此，第一驅動電晶體212和第二驅動電晶體222會關斷，而寫入開關232會導通。資料電壓Vdata會經由寫入開關232而傳遞至第一節點N1，使得第一節點N1的電壓等於資料電壓Vdata。
在第一發光階段P2中，第一控制訊號EM[N]和第二控制訊號C[N]具有邏輯高準位，且第三控制訊號S[N]具有邏輯低準位。因此，第一驅動電晶體212和第二驅動電晶體222會導通，而寫入開關232會關斷。第一驅動電晶體212和第二驅動電晶體222會依據第一節點N1的電壓，分別提供第一驅動電流Idr1和第二驅動電流Idr2。由於第一驅動電晶體212和第二驅動電晶體222工作於飽和區，第一驅動電流Idr1和第二驅動電流Idr2可以分別由以下的《公式1》和《公式2》表示：
Figure 108125305-A0101-12-0007-1
Figure 108125305-A0101-12-0007-2
 其中，k1和k2分別代表第一驅動電晶體212和第二驅動電晶體222的載子遷移率(carrier mobility)、閘極氧化層的單位電容大小、以及閘極寬長比的乘積。Vth1和Vth2分別代表第一驅動電晶體212和第二驅動電晶體222的臨界電壓。實作上，當多個畫素電路200被應用於顯示裝置中時，顯示裝置可以利用額外的外部補償電路適應性地調整傳輸至每個畫素電路200的資料電壓Vdata大小。如此一來，可以避免第一驅動電流Idr1和第二驅動電流Idr2受到第一驅動電晶體212和第二驅動電晶體222的臨界電壓變異影響。
在第二發光階段P3中，第一控制訊號EM[N]具有邏輯高準位，且第二控制訊號C[N]和第三控制訊號S[N]具有邏輯低準位。因此，第一驅動電晶體212會導通，而第二驅動電晶體222和寫入開關232會關斷。此時，第一驅動電晶體212會提供第一驅動電流Idr1，但第二驅動電晶體222不會提供第二驅動電流Idr2。
如第3圖所示，第一驅動電流Idr1的上升邊緣和第二驅動電流Idr2的上升邊緣互相對應。前述的互相對應代表第一驅動電流Idr1的上升邊緣於時序上鄰近於第二驅動電流Idr2的上升邊緣，或者是第一驅動電流Idr1的上升邊緣和第二驅動電流Idr2的上升邊緣於時序上至少一部份互相重疊。另外，第二驅動電流Idr2的脈波寬度小於第 一驅動電流Idr1的脈波寬度。因此，第二驅動電流Idr2會於第一發光階段P2暫時提升發光單元240接收到的總電流大小，進而提升發光單元240的亮度響應速度。
此外，藉由調整資料電壓Vdata的大小，第一驅動電流Idr1和第二驅動電流Idr2皆可被設置為0安培，進而使畫素電路200能提供高品質的黑色畫面。
在一實施例中，利用了多個畫素電路200的顯示器的一個圖框時間(frame time)包含了前述的寫入階段P1、第一發光階段P2、以及第二發光階段P3。
第5圖為依據本揭示文件一實施例的畫素電路500的功能方塊圖。畫素電路500相似於畫素電路200，差異在於，畫素電路500另包含重置開關510。重置開關510的第一端用於接收重置電壓Vint，而第二端則透過第二節點N2耦接於發光單元240。重置開關510的控制端用於接收第三控制訊號S[N]。實作上，重置開關510可以用P型薄膜電晶體來實現，或是用其他合適種類的P型電晶體來實現。
請同時參考第3圖和第5圖，重置開關510會於寫入階段P1導通，並於第一發光階段P2和第二發光階段P3關斷，以使發光單元240的第一端於寫入階段P1中被設置為重置電壓Vint。如此一來，發光單元240中的殘存電荷會被消除，以進一步提升畫素電路500的黑畫面品質。前述畫素電路200的其餘連接方式、元件、實施方式以及優點，皆適用於畫素電路500，為簡潔起見，在此不重複贅述。
上述各個實施例中的第二驅動電晶體222的第 二控制端也可以用於接收下一級的第三控制訊號。例如，在某些實施例的顯示器中，顯示器包含由多列的畫素電路200或500形成的一畫素矩陣。位於第N列的某一畫素電路200或500的第二驅動電晶體222的第二控制端，是用於接收提供至第N+1列的第三控制訊號，且N為正整數。並且，第N+1列的第三控制訊號會被提供至第N+1列的寫入開關232的控制端。
第6圖為第一驅動電晶體212或第二驅動電晶體222與發光單元240在一實施例中的疊構圖。如第6圖所示，第一驅動電晶體212(或第二驅動電晶體222)包含源極電極6102、汲極電極6104、上閘極電極6106、下閘極電極6108、以及半導體層6110。下閘極電極6108設置於陣列基板620上方，且下閘極電極6108與陣列基板620之間設置有緩衝層630。第一絕緣層6402設置於下閘極電極6108和半導體層6110之間。第二絕緣層6404設置於半導體層6110和上閘極電極6106之間。第三絕緣層6406設置於上閘極電極6106和夾層金屬層(Interlayer Metal Layer)650之間。夾層介電質層(Interlayer Dielectric Layer)660形成於第三絕緣層6406上方且覆蓋夾層金屬層650。另外，源極電極6102和汲極電極6104經由通孔貫穿夾層介電質層660、第三絕緣層6406、以及第二絕緣層6404，並電性連接於半導體層6110。
源極電極6102、汲極電極6104、上閘極電極6106、以及下閘極電極6108分別可用於實現前述實施例中 的第一驅動電晶體212(或第二驅動電晶體222)的第一端、第二端、第一控制端、以及第二控制端。夾層金屬層650可用於實現前述實施例中的電容234的第一端。
如第6圖所示，發光單元240包含陰極電極6702、有機發光層6704、陽極電極6706、以及橋接層(Bridge Layer)6708。有機發光層6704電性連接於陰極電極6702和陽極電極6706之間。陽極電極6706透過橋接層6708電性連接於汲極電極6104。橋接層6708與源極電極6102和汲極電極6104之間設置有平面化層(Planarization Layer)680。平面化層680上方設置有畫素定義層(Pixel Definition Layer)690，且畫素定義層690接合於陰極電極6702、有機發光層6704、陽極電極6706、以及橋接層6708。
第7圖為依據本揭示文件一實施例的畫素電路700的功能方塊圖。畫素電路700相似於畫素電路500，差異在於，畫素電路700的第一電流源710包含第一驅動電晶體712和第一電流開關714。第一驅動電晶體712的第一端用於接收系統高電壓OVDD，且第一驅動電晶體712的控制端耦接於第一節點N1。第一電流開關714的第一端耦接於第一驅動電晶體712的第二端，第一電流開關714的第二端則透過第二節點N2耦接於發光單元240。另外，第一電流開關714的控制端用於接收第一控制訊號EM[N]。
請同時參考第3圖和第7圖，第一電流開關714會於寫入階段P1關斷，並於第一發光階段P2和第二發光階 段P3導通。因此，第一驅動電晶體712會於第一發光階段P2和第二發光階段P3，透過第一電流開關714將第一驅動電流Idr1提供至發光單元240。
換言之，第7圖的第一驅動電晶體712是以具有單一閘極的電晶體來實現，以降低光罩圖形的複雜度。前述畫素電路500的其餘連接方式、元件、實施方式以及優點，皆適用於畫素電路700，為簡潔起見，在此不重複贅述。
第8圖為依據本揭示文件一實施例的畫素電路800的功能方塊圖。畫素電路800相似於畫素電路500，差異在於，畫素電路800的第二電流源820包含第二驅動電晶體822和第二電流開關824。第二驅動電晶體822的第一端用於接收系統高電壓OVDD，且第二驅動電晶體822的控制端耦接於第一節點N1。第二電流開關824的第一端耦接於第二驅動電晶體822的第二端，第二電流開關824的第二端則透過第二節點N2耦接於發光單元240。另外，第二電流開關824的控制端用於接收第二控制訊號C[N]。
請同時參考第3圖和第8圖，第二電流開關824會於寫入階段P1關斷，並於第一發光階段P2導通，且於第二發光階段P3關斷。因此，第二驅動電晶體822會於第一發光階段P2透過第二電流開關824將第二驅動電流Idr2提供至發光單元240。
換言之，第8圖的第二驅動電晶體822是以具有單一閘極的電晶體來實現，以降低光罩圖形的複雜度。前述畫素電路500的其餘連接方式、元件、實施方式以及優 點，皆適用於畫素電路800，為簡潔起見，在此不重複贅述。
第9圖為依據本揭示文件一實施例的畫素電路900的功能方塊圖。畫素電路900相似於畫素電路500，差異在於，畫素電路900以第7圖的第一電流源710取代畫素電路500的第一電流源210，且以第8圖的第二電流源820取代畫素電路500的第二電流源220。由於畫素電路900無需使用雙閘極電晶體，製程中所需要的光罩數量得以降低。前述畫素電路500的其餘連接方式、元件、實施方式以及優點，皆適用於畫素電路900，為簡潔起見，在此不重複贅述。
前述畫素電路700、800、以及900的元件可用於實現畫素電路100中對應的元件。亦即，第1圖的第一電流源110、第二電流源120、寫入電路130、以及發光單元140中的一或多者，可以由第7~8圖的第一電流源210和710、第二電流源220和820、寫入電路230、以及發光單元240中對應的一或多者來實現。
實作上，上述多個實施例中的第一驅動電晶體712、第一電流開關714、第二驅動電晶體822、以及第二電流開關824可以用P型薄膜電晶體來實現，或是用其他合適種類的P型電晶體來實現。
在某些實施例中，上述的寫入開關232、重置開關510、第一電流開關714、及/或第二電流開關824可以用合適種類的N型電晶體來實現。在此情況下，第一控制訊號EM[N]、第二控制訊號C[N]、以及第三控制訊號S[N] 的邏輯高準位和邏輯低準位，分別為高電壓準位和低電壓準位。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
在此所使用的「及/或」的描述方式，包含所列舉的其中之一或多個項目的任意組合。另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。
以上僅為本揭示文件的較佳實施例，凡依本揭示文件請求項所做的均等變化與修飾，皆應屬本揭示文件的涵蓋範圍。
200‧‧‧畫素電路
210‧‧‧第一電流源
212‧‧‧第一驅動電晶體
220‧‧‧第二電流源
222‧‧‧第二驅動電晶體
230‧‧‧寫入電路
232‧‧‧寫入開關
234‧‧‧電容
240‧‧‧發光單元
EM[N]‧‧‧第一控制訊號
C[N]‧‧‧第二控制訊號
S[N]‧‧‧第三控制訊號
OVDD‧‧‧系統高電壓
OVSS‧‧‧系統低電壓
Vdata‧‧‧資料電壓
N1‧‧‧第一節點
N2‧‧‧第二節點

Claims (10)

  1. 一種畫素電路，包含：一寫入電路，包含一第一節點，其中該寫入電路用於依據一資料電壓決定該第一節點的一電壓；一第一電流源，用於依據該第一節點的該電壓提供一第一驅動電流；一第二電流源，用於依據該第一節點的該電壓提供一第二驅動電流；以及一發光單元，用於接收該第一驅動電流和該第二驅動電流以發光；其中在一第一發光階段中，該第一電流源與該第二電流源分別提供該第一驅動電流與該第二驅動電流至該發光單元；其中該第二驅動電流的一上升邊緣對應於該第一驅動電流的一上升邊緣，且該第二驅動電流的一脈衝寬度小於該第一驅動電流的一脈衝寬度。
  2. 如請求項1所述的畫素電路，其中該第一電流源包含：一第一驅動電晶體，用於提供該第一驅動電流，且包含一第一端、一第二端、一第一控制端、以及一第二控制端，其中該第一驅動電晶體的該第一端用於接收一系統高電壓，該第一驅動電晶體的該第二端耦接於該發光單元，該第一驅動電晶體的該第一控制端耦接於該第一節點，且 該第一驅動電晶體的該第二控制端用於接收一第一控制訊號。
  3. 如請求項2所述的畫素電路，其中該第二電流源包含：一第二驅動電晶體，用於提供該第二驅動電流，且包含一第一端、一第二端、一第一控制端、以及一第二控制端，其中該第二驅動電晶體的該第一端用於接收該系統高電壓，該第二驅動電晶體的該第二端耦接於該發光單元，該第二驅動電晶體的該第一控制端耦接於該第一節點，且該第二驅動電晶體的該第二控制端用於接收一第二控制訊號。
  4. 如請求項3所述的畫素電路，其中該寫入電路另包含：一寫入開關，包含一第一端、一第二端、以及一控制端，其中該寫入開關的該第一端用於接收該資料電壓，該寫入開關的該第二端耦接於該第一節點，該寫入開關的該控制端用於接收一第三控制訊號；以及一電容，耦接於該第一節點。
  5. 如請求項4所述的畫素電路，其中該畫素電路另包含：一重置開關，包含一第一端、一第二端、以及一控制 端，其中該重置開關的該第一端用於接收一重置電壓，該重置開關的該第二端耦接於該發光單元，且該重置開關的該控制端用於接收該第三控制訊號。
  6. 如請求項4或5所述的畫素電路，其中該畫素電路位於一畫素矩陣的一第N列，且N為正整數，其中該畫素電路以一另一畫素電路的該第三控制訊號作為該第二控制訊號，且該另一畫素電路位於該畫素矩陣的一第N+1列。
  7. 如請求項2所述的畫素電路，其中，該第二電流源包含：一第二驅動電晶體，包含一第一端、一第二端、以及一控制端，其中該第二驅動電晶體的該第一端用於接收該系統高電壓，該第二驅動電晶體的該控制端耦接於該第一節點；以及一第二電流開關，包含一第一端、一第二端、以及一控制端，其中該第二電流開關的該第一端耦接於該第二驅動電晶體的該第二端，該第二電流開關的該第二端耦接於該發光單元，且該第二電流開關的該控制端用於接收一第二控制訊號；其中該寫入電路包含：一寫入開關，包含一第一端、一第二端、以及一控制端，其中該寫入開關的該第一端用於接收該資料 電壓，該寫入開關的該第二端耦接於該第一節點，該寫入開關的該控制端用於接收一第三控制訊號；以及一電容，耦接於該第一節點；其中該畫素電路另包含：一重置開關，包含一第一端、一第二端、以及一控制端，其中該重置開關的該第一端用於接收一重置電壓，該重置開關的該第二端耦接於該發光單元，且該重置開關的該控制端用於接收該第三控制訊號。
  8. 如請求項1所述的畫素電路，其中該第二電流源包含：一第二驅動電晶體，用於提供該第二驅動電流，且包含一第一端、一第二端、一第一控制端、以及一第二控制端，其中該第二驅動電晶體的該第一端用於接收一系統高電壓，該第二驅動電晶體的該第二端耦接於該發光單元，該第二驅動電晶體的該第一控制端耦接於該第一節點，且該第二驅動電晶體的該第二控制端用於接收一第二控制訊號。
  9. 如請求項8所述的畫素電路，其中該第一電流源包含：一第一驅動電晶體，包含一第一端、一第二端、以及一控制端，其中該第一驅動電晶體的該第一端用於接收該系統高電壓，該第一驅動電晶體的該控制端耦接於該第一 節點；以及一第一電流開關，包含一第一端、一第二端、以及一控制端，其中該第一電流開關的該第一端耦接於該第一驅動電晶體的該第二端，該第一電流開關的該第二端耦接於該發光單元，且該第一電流開關的該控制端用於接收一第一控制訊號；其中該寫入電路包含：一寫入開關，包含一第一端、一第二端、以及一控制端，其中該寫入開關的該第一端用於接收該資料電壓，該寫入開關的該第二端耦接於該第一節點，該寫入開關的該控制端用於接收一第三控制訊號；以及一電容，耦接於該第一節點；其中該畫素電路另包含：一重置開關，包含一第一端、一第二端、以及一控制端，其中該重置開關的該第一端用於接收一重置電壓，該重置開關的該第二端耦接於該發光單元，且該重置開關的該控制端用於接收該第三控制訊號。
  10. 如請求項1所述的畫素電路，其中，該第一電流源包含：一第一驅動電晶體，包含一第一端、一第二端、以及一控制端，其中該第一驅動電晶體的該第一端用於接收一系統高電壓，該第一驅動電晶體的該控制端耦接於該第一節點；以及 一第一電流開關，包含一第一端、一第二端、以及一控制端，其中該第一電流開關的該第一端耦接於該第一驅動電晶體的該第二端，該第一電流開關的該第二端耦接於該發光單元，且該第一電流開關的該控制端用於接收一第一控制訊號；其中該第二電流源包含：一第二驅動電晶體，包含一第一端、一第二端、以及一控制端，其中該第二驅動電晶體的該第一端用於接收該系統高電壓，該第二驅動電晶體的該控制端耦接於該第一節點；以及一第二電流開關，包含一第一端、一第二端、以及一控制端，其中該第二電流開關的該第一端耦接於該第二驅動電晶體的該第二端，該第二電流開關的該第二端耦接於該發光單元，且該第二電流開關的該控制端用於接收一第二控制訊號；其中該寫入電路包含：一寫入開關，包含一第一端、一第二端、以及一控制端，其中該寫入開關的該第一端用於接收該資料電壓，該寫入開關的該第二端耦接於該第一節點，該寫入開關的該控制端用於接收一第三控制訊號；以及一電容，耦接於該第一節點；其中該畫素電路另包含：一重置開關，包含一第一端、一第二端、以及一控制端，其中該重置開關的該第一端用於接收一重置 電壓，該重置開關的該第二端耦接於該發光單元，且該重置開關的該控制端用於接收該第三控制訊號。
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