CN111210762B - 像素电路 - Google Patents

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Abstract

一种像素电路包含写入电路、第一电流源、第二电流源、以及发光单元。写入电路包含第一节点，且写入电路用于依据数据电压决定第一节点的电压。第一电流源用于依据第一节点的电压提供第一驱动电流。第二电流源用于依据第一节点的电压提供第二驱动电流。发光单元用于接收第一驱动电流和第二驱动电流以发光。第二驱动电流的上升边缘对应于第一驱动电流的上升边缘，且第二驱动电流的脉冲宽度小于第一驱动电流的脉冲宽度。

Description

像素电路
技术领域
本发明有关一种像素电路，尤指一种具有多个电流源的像素电路。
背景技术
随着虚拟实境的产业链日渐成熟，市场上对于相关显示器产品的需求也逐渐增加。基于轻薄、省电、可弯曲、以及色彩艳丽等等优点，有机发光二极管(Organic Light-Emitting Diode)十分适用于虚拟实境的头戴式显示器。虚拟实境的内容需要使用高连续性的影像来避免使用者晕眩，并提升虚拟空间的真实感。因此，对于有机发光二极管显示器而言，如何提升有机发光二极管的亮度响应速度显得格外重要。
发明内容
本发明提供一种像素电路，其包含写入电路、第一电流源、第二电流源、以及发光单元。写入电路包含第一节点，且写入电路用于依据数据电压决定第一节点的第一节点的电压。第一电流源用于依据第一节点的电压提供第一驱动电流。第二电流源用于依据第一节点的电压提供第二驱动电流。发光单元用于接收第一驱动电流和第二驱动电流以发光。第二驱动电流的上升边缘对应于第一驱动电流的上升边缘，且第二驱动电流的脉冲宽度小于第一驱动电流的脉冲宽度。
上述的像素电路能提升发光单元的亮度响应速度。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为根据本发明一实施例的像素电路简化后的功能方块图。
图2为依据本发明另一实施例的像素电路的功能方块图。
图3为图2的像素电路的驱动电流与多个控制信号的波形示意图。
图4A为图2的像素电路于写入阶段的等效电路操作示意图。
图4B为图2的像素电路于第一发光阶段的等效电路操作示意图。
图4C为图2的像素电路于第二发光阶段的等效电路操作示意图。
图5为依据本发明又一实施例的像素电路的功能方块图。
图6为第一驱动晶体管或第二驱动晶体管与发光单元在一实施例中的迭构图。
图7为依据本发明又一实施例的像素电路的功能方块图。
图8为依据本发明又一实施例的像素电路的功能方块图。
图9为依据本发明又一实施例的像素电路的功能方块图。
其中，附图标记：
100、200、500、700、800、900：像素电路
110、210、710：第一电流源
212、712：第一驱动晶体管
120、220、820：第二电流源
222、822：第二驱动晶体管
130、230：写入电路
232：写入开关
140、240：发光单元
510：重置开关
234：电容
EM[N]：第一控制信号
C[N]：第二控制信号
S[N]：第三控制信号
OVDD：系统高电压
OVSS：系统低电压
Vdata：数据电压
P1：写入阶段
P2：第一发光阶段
P3：第二发光阶段
Idr1：第一驱动电流
Idr2：第二驱动电流
N1：第一节点
N2：第二节点
6102：源极电极
6104：漏极电极
6106：上栅极电极
6108：下栅极电极
6110：半导体层
620：阵列基板
630：缓冲层
6402：第一绝缘层
6404：第二绝缘层
6406：第三绝缘层
650：夹层金属层
660：夹层介电质层
6702：阴极电极
6704：有机发光层
6706：阳极电极
6708：桥接层
680：平面化层
690：像素定义层
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
以下将配合相关附图来说明本发明的实施例。在附图中，相同的标号表示相同或类似的元件或方法流程。
图1为根据本发明一实施例的像素电路100简化后的功能方块图。像素电路100包含第一电流源110、第二电流源120、写入电路130、以及发光单元140。第一电流源110和第二电流源120分别用于提供第一驱动电流Idr1和第二驱动电流Idr2至发光单元140，以使发光单元140发光。写入电路130耦接于第一电流源110与第二电流源120，并用于依据接收到的数据电压决定第一驱动电流Idr1和第二驱动电流Idr2的大小。实作上，发光单元140可以用有机发光二极管或微发光二极管(Micro LED)来实现。为使图面简洁而易于说明，像素电路100中的其他元件与连接关系并未示出于图1中。
当第一电流源110开始提供第一驱动电流Idr1时，第二电流源120会对应地提供持续时间较短的第二驱动电流Idr2，以提升发光单元140接收到的总电流大小，进而加快发光单元140于发光阶段初期的亮度响应速度。第一驱动电流Idr1和第二驱动电流Idr2的大小可以针对不同灰阶而设置，例如将第一驱动电流Idr1和第二驱动电流Idr2都设置为0安培以显示最低灰阶。因此，相较于将每一灰阶的驱动电流都提升固定值以加快亮度响应速度的传统做法，像素电路100可以提供更高品质的黑色画面，并具有省电的优点。
图2为依据本发明一实施例的像素电路200的功能方块图。像素电路200包含第一电流源210、第二电流源220、写入电路230、以及发光单元240。第一电流源210包含第一驱动晶体管212，第二电流源220包含第二驱动晶体管222。第一驱动晶体管212和第二驱动晶体管222分别用于提供第一驱动电流Idr1和第二驱动电流Idr2至发光单元240。
像素电路200的元件可用于实现像素电路100中对应的元件。亦即，图1的第一电流源110、第二电流源120、写入电路130、以及发光单元140中的一或多者，可以由图2的第一电流源210、第二电流源220、写入电路230、以及发光单元240中对应的一或多者来实现。
第一驱动晶体管212的第一控制端耦接于第一节点N1，而第二控制端则用于接收第一控制信号EM[N]。第一驱动晶体管212的第一端用于接收系统高电压OVDD，而第二端则通过第二节点N2耦接于发光单元240。第二驱动晶体管222的第一控制端耦接于第一节点N1，而第二控制端则用于接收第二控制信号C[N]。第二驱动晶体管222的第一端用于接收系统高电压OVDD，而第二端则通过第二节点N2耦接于发光单元240。
写入电路230包含写入开关232和电容234，且写入开关232的控制端用于接收第三控制信号S[N]。写入开关232的第一端用于接收数据电压Vdata，而第二端则耦接于第一节点N1。电容234的第一端用于接收系统高电压OVDD，而第二端则耦接于第一节点N1。
发光单元240的第一端(例如，阳极端)耦接于第二节点N2，而第二端(例如，阴极端)则用于接收系统低电压OVSS。
实作上，第一驱动晶体管212和第二驱动晶体管222可以用P型双栅极薄膜晶体管(Dual-Gate Thin-Film Transistor)来实现，或是用其他合适种类的P型双栅极晶体管来实现。写入开关232可以用P型薄膜晶体管来实现，或是用其他合适种类的P型晶体管来实现。此外，数据电压Vdata可以由利用了多个像素电路200的显示器中的源极驱动器来提供，第一控制信号EM[N]、第二控制信号C[N]、以及第三控制信号S[N]可以由前述显示器中的栅极驱动器来提供。
图3为图2的像素电路200的驱动电流与多个控制信号的波形示意图。图4A为图2的像素电路200于写入阶段P1的等效电路操作示意图。图4B为图2的像素电路200于第一发光阶段P2的等效电路操作示意图。图4C为图2的像素电路200于第二发光阶段P3的等效电路操作示意图。在本实施例中，第一控制信号EM[N]、第二控制信号C[N]、以及第三控制信号S[N]会于逻辑高电位(Logic High Level)和逻辑低电位(Logic Low Level)之间切换，且逻辑高电位和逻辑低电位分别为低电压电位和高电压电位。
请同时参考图3和图4A～4C，在写入阶段P1中，第一控制信号EM[N]和第二控制信号C[N]具有逻辑高电位，且第三控制信号S[N]具有逻辑低电位。因此，第一驱动晶体管212和第二驱动晶体管222会关断，而写入开关232会导通。数据电压Vdata会经由写入开关232而传递至第一节点N1，使得第一节点N1的电压等于数据电压Vdata。
在第一发光阶段P2中，第一控制信号EM[N]和第二控制信号C[N]具有逻辑低电位，且第三控制信号S[N]具有逻辑高电位。因此，第一驱动晶体管212和第二驱动晶体管222会导通，而写入开关232会关断。第一驱动晶体管212和第二驱动晶体管222会依据第一节点N1的电压，分别提供第一驱动电流Idr1和第二驱动电流Idr2。由于第一驱动晶体管212和第二驱动晶体管222工作于饱和区，第一驱动电流Idr1和第二驱动电流Idr2可以分别由以下的《公式1》和《公式2》表示：
Figure GDA0002945552050000061
Figure GDA0002945552050000062
其中，k1和k2分别代表第一驱动晶体管212和第二驱动晶体管222的载子迁移率(carrier mobility)、栅极氧化层的单位电容大小、以及栅极宽长比的乘积。Vth1和Vth2分别代表第一驱动晶体管212和第二驱动晶体管222的临界电压。实作上，当多个像素电路200被应用于显示装置中时，显示装置可以利用额外的外部补偿电路适应性地调整传输至每个像素电路200的数据电压Vdata大小。如此一来，可以避免第一驱动电流Idr1和第二驱动电流Idr2受到第一驱动晶体管212和第二驱动晶体管222的临界电压变异影响。
在第二发光阶段P3中，第一控制信号EM[N]具有逻辑低电位，且第二控制信号C[N]和第三控制信号S[N]具有逻辑高电位。因此，第一驱动晶体管212会导通，而第二驱动晶体管222和写入开关232会关断。此时，第一驱动晶体管212会提供第一驱动电流Idr1，但第二驱动晶体管222不会提供第二驱动电流Idr2。
如图3所示，第一驱动电流Idr1的上升边缘和第二驱动电流Idr2的上升边缘互相对应。前述的互相对应代表第一驱动电流Idr1的上升边缘于时序上邻近于第二驱动电流Idr2的上升边缘，或者是第一驱动电流Idr1的上升边缘和第二驱动电流Idr2的上升边缘于时序上至少一部份互相重迭。另外，第二驱动电流Idr2的脉波宽度小于第一驱动电流Idr1的脉波宽度。因此，第二驱动电流Idr2会于第一发光阶段P2暂时提升发光单元240接收到的总电流大小，进而提升发光单元240的亮度响应速度。
此外，藉由调整数据电压Vdata的大小，第一驱动电流Idr1和第二驱动电流Idr2皆可被设置为0安培，进而使像素电路200能提供高品质的黑色画面。
在一实施例中，利用了多个像素电路200的显示器的一个图框时间(frame time)包含了前述的写入阶段P1、第一发光阶段P2、以及第二发光阶段P3。
图5为依据本发明一实施例的像素电路500的功能方块图。像素电路500相似于像素电路200，差异在于，像素电路500另包含重置开关510。重置开关510的第一端用于接收重置电压Vint，而第二端则通过第二节点N2耦接于发光单元240。重置开关510的控制端用于接收第三控制信号S[N]。实作上，重置开关510可以用P型薄膜晶体管来实现，或是用其他合适种类的P型晶体管来实现。
请同时参考图3和图5，重置开关510会于写入阶段P1导通，并于第一发光阶段P2和第二发光阶段P3关断，以使发光单元240的第一端于写入阶段P1中被设置为重置电压Vint。如此一来，发光单元240中的残存电荷会被消除，以进一步提升像素电路500的黑画面品质。前述像素电路200的其余连接方式、元件、实施方式以及优点，皆适用于像素电路500，为简洁起见，在此不重复赘述。
上述各个实施例中的第二驱动晶体管222的第二控制端也可以用于接收下一级的第三控制信号。例如，在某些实施例的显示器中，显示器包含由多列的像素电路200或500形成的一像素矩阵。位于第N列的某一像素电路200或500的第二驱动晶体管222的第二控制端，是用于接收提供至第N+1列的第三控制信号，且N为正整数。并且，第N+1列的第三控制信号会被提供至第N+1列的写入开关232的控制端。
图6为第一驱动晶体管212或第二驱动晶体管222与发光单元240在一实施例中的迭构图。如图6所示，第一驱动晶体管212(或第二驱动晶体管222)包含源极电极6102、漏极电极6104、上栅极电极6106、下栅极电极6108、以及半导体层6110。下栅极电极6108设置于阵列基板620上方，且下栅极电极6108与阵列基板620之间设置有缓冲层630。第一绝缘层6402设置于下栅极电极6108和半导体层6110之间。第二绝缘层6404设置于半导体层6110和上栅极电极6106之间。第三绝缘层6406设置于上栅极电极6106和夹层金属层(InterlayerMetal Layer)650之间。夹层介电质层(Interlayer Dielectric Layer)660形成于第三绝缘层6406上方且覆盖夹层金属层650。另外，源极电极6102和漏极电极6104经由通孔贯穿夹层介电质层660、第三绝缘层6406、以及第二绝缘层6404，并电性连接于半导体层6110。
源极电极6102、漏极电极6104、上栅极电极6106、以及下栅极电极6108分别可用于实现前述实施例中的第一驱动晶体管212(或第二驱动晶体管222)的第一端、第二端、第一控制端、以及第二控制端。夹层金属层650可用于实现前述实施例中的电容234的第一端。
如图6所示，发光单元240包含阴极电极6702、有机发光层6704、阳极电极6706、以及桥接层(Bridge Layer)6708。有机发光层6704电性连接于阴极电极6702和阳极电极6706之间。阳极电极6706通过桥接层6708电性连接于漏极电极6104。桥接层6708与源极电极6102和漏极电极6104之间设置有平面化层(Planarization Layer)680。平面化层680上方设置有像素定义层(Pixel Definition Layer)690，且像素定义层690接合于阴极电极6702、有机发光层6704、阳极电极6706、以及桥接层6708。
图7为依据本发明一实施例的像素电路700的功能方块图。像素电路700相似于像素电路500，差异在于，像素电路700的第一电流源710包含第一驱动晶体管712和第一电流开关714。第一驱动晶体管712的第一端用于接收系统高电压OVDD，且第一驱动晶体管712的控制端耦接于第一节点N1。第一电流开关714的第一端耦接于第一驱动晶体管712的第二端，第一电流开关714的第二端则通过第二节点N2耦接于发光单元240。另外，第一电流开关714的控制端用于接收第一控制信号EM[N]。
请同时参考图3和图7，第一电流开关714会于写入阶段P1关断，并于第一发光阶段P2和第二发光阶段P3导通。因此，第一驱动晶体管712会于第一发光阶段P2和第二发光阶段P3，通过第一电流开关714将第一驱动电流Idr1提供至发光单元240。
换言之，图7的第一驱动晶体管712是以具有单一栅极的晶体管来实现，以降低光罩图形的复杂度。前述像素电路500的其余连接方式、元件、实施方式以及优点，皆适用于像素电路700，为简洁起见，在此不重复赘述。
图8为依据本发明一实施例的像素电路800的功能方块图。像素电路800相似于像素电路500，差异在于，像素电路800的第二电流源820包含第二驱动晶体管822和第二电流开关824。第二驱动晶体管822的第一端用于接收系统高电压OVDD，且第二驱动晶体管822的控制端耦接于第一节点N1。第二电流开关824的第一端耦接于第二驱动晶体管822的第二端，第二电流开关824的第二端则通过第二节点N2耦接于发光单元240。另外，第二电流开关824的控制端用于接收第二控制信号C[N]。
请同时参考图3和图8，第二电流开关824会于写入阶段P1关断，并于第一发光阶段P2导通，且于第二发光阶段P3关断。因此，第二驱动晶体管822会于第一发光阶段P2通过第二电流开关824将第二驱动电流Idr2提供至发光单元240。
换言之，图8的第二驱动晶体管822是以具有单一栅极的晶体管来实现，以降低光罩图形的复杂度。前述像素电路500的其余连接方式、元件、实施方式以及优点，皆适用于像素电路800，为简洁起见，在此不重复赘述。
图9为依据本发明一实施例的像素电路900的功能方块图。像素电路900相似于像素电路500，差异在于，像素电路900以图7的第一电流源710取代像素电路500的第一电流源210，且以图8的第二电流源820取代像素电路500的第二电流源220。由于像素电路900无需使用双栅极晶体管，制程中所需要的光罩数量得以降低。前述像素电路500的其余连接方式、元件、实施方式以及优点，皆适用于像素电路900，为简洁起见，在此不重复赘述。
前述像素电路700、800、以及900的元件可用于实现像素电路100中对应的元件。亦即，图1的第一电流源110、第二电流源120、写入电路130、以及发光单元140中的一或多者，可以由图7～8的第一电流源210和710、第二电流源220和820、写入电路230、以及发光单元240中对应的一或多者来实现。
实作上，上述多个实施例中的第一驱动晶体管712、第一电流开关714、第二驱动晶体管822、以及第二电流开关824可以用P型薄膜晶体管来实现，或是用其他合适种类的P型晶体管来实现。
在某些实施例中，上述的写入开关232、重置开关510、第一电流开关714、及/或第二电流开关824可以用合适种类的N型晶体管来实现。在此情况下，第一控制信号EM[N]、第二控制信号C[N]、以及第三控制信号S[N]的逻辑高电位和逻辑低电位，分别为高电压电位和低电压电位。
在说明书及权利要求书中使用了某些词汇来指称特定的元件。然而，所属技术领域中具有通常知识者应可理解，同样的元件可能会用不同的名词来称呼。说明书及权利要求书并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及申请专利范围所提及的「包含」为开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。
在此所使用的「和/或」的描述方式，包含所列举的其中之一或多个项目的任意组合。另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的涵义。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (9)

1.一种像素电路，其特征在于，包含：
一写入电路，包含一第一节点，其中该写入电路用于依据一数据电压决定该第一节点的一电压；
一第一电流源，用于依据该第一节点的该电压提供一第一驱动电流；
一第二电流源，用于依据该第一节点的该电压提供一第二驱动电流；以及
一发光单元，用于接收该第一驱动电流和该第二驱动电流以发光；
其中该第二驱动电流的一上升边缘对应于该第一驱动电流的一上升边缘，且该第二驱动电流的一脉冲宽度小于该第一驱动电流的一脉冲宽度；
该第一电流源包含：
一第一驱动晶体管，用于提供该第一驱动电流，且包含一第一端、一第二端、一第一控制端、以及一第二控制端，其中该第一驱动晶体管的该第一端用于接收一系统高电压，该第一驱动晶体管的该第二端耦接于该发光单元，该第一驱动晶体管的该第一控制端耦接于该第一节点，且该第一驱动晶体管的该第二控制端用于接收一第一控制信号。
2.如权利要求1所述的像素电路，其特征在于，该第二电流源包含：
一第二驱动晶体管，用于提供该第二驱动电流，且包含一第一端、一第二端、一第一控制端、以及一第二控制端，其中该第二驱动晶体管的该第一端用于接收该系统高电压，该第二驱动晶体管的该第二端耦接于该发光单元，该第二驱动晶体管的该第一控制端耦接于该第一节点，且该第二驱动晶体管的该第二控制端用于接收一第二控制信号。
3.如权利要求2所述的像素电路，其特征在于，该写入电路另包含：
一写入开关，包含一第一端、一第二端、以及一控制端，其中该写入开关的该第一端用于接收该数据电压，该写入开关的该第二端耦接于该第一节点，该写入开关的该控制端用于接收一第三控制信号；以及
一电容，耦接于该第一节点。
4.如权利要求3所述的像素电路，其特征在于，该像素电路另包含：
一重置开关，包含一第一端、一第二端、以及一控制端，其中该重置开关的该第一端用于接收一重置电压，该重置开关的该第二端耦接于该发光单元，且该重置开关的该控制端用于接收该第三控制信号。
5.如权利要求3或4所述的像素电路，其特征在于，该像素电路位于一像素矩阵的一第N列，且N为正整数，
其中该像素电路以一另一像素电路的该第三控制信号作为该第二控制信号，且该另一像素电路位于该像素矩阵的一第N+1列。
6.如权利要求1所述的像素电路，其特征在于，该第二电流源包含：
一第二驱动晶体管，包含一第一端、一第二端、以及一控制端，其中该第二驱动晶体管的该第一端用于接收该系统高电压，该第二驱动晶体管的该控制端耦接于该第一节点；以及
一第二电流开关，包含一第一端、一第二端、以及一控制端，其中该第二电流开关的该第一端耦接于该第二驱动晶体管的该第二端，该第二电流开关的该第二端耦接于该发光单元，且该第二电流开关的该控制端用于接收一第二控制信号；
其中该写入电路包含：
一写入开关，包含一第一端、一第二端、以及一控制端，其中该写入开关的该第一端用于接收该数据电压，该写入开关的该第二端耦接于该第一节点，该写入开关的该控制端用于接收一第三控制信号；以及
一电容，耦接于该第一节点；
其中该像素电路另包含：
一重置开关，包含一第一端、一第二端、以及一控制端，其中该重置开关的该第一端用于接收一重置电压，该重置开关的该第二端耦接于该发光单元，且该重置开关的该控制端用于接收该第三控制信号。
7.如权利要求1所述的像素电路，其特征在于，该第二电流源包含：
一第二驱动晶体管，用于提供该第二驱动电流，且包含一第一端、一第二端、一第一控制端、以及一第二控制端，其中该第二驱动晶体管的该第一端用于接收一系统高电压，该第二驱动晶体管的该第二端耦接于该发光单元，该第二驱动晶体管的该第一控制端耦接于该第一节点，且该第二驱动晶体管的该第二控制端用于接收一第二控制信号。
8.如权利要求7所述的像素电路，其特征在于，该第一电流源包含：
一第一驱动晶体管，包含一第一端、一第二端、以及一控制端，其中该第一驱动晶体管的该第一端用于接收该系统高电压，该第一驱动晶体管的该控制端耦接于该第一节点；以及
一第一电流开关，包含一第一端、一第二端、以及一控制端，其中该第一电流开关的该第一端耦接于该第一驱动晶体管的该第二端，该第一电流开关的该第二端耦接于该发光单元，且该第一电流开关的该控制端用于接收一第一控制信号；
其中该写入电路包含：
一写入开关，包含一第一端、一第二端、以及一控制端，其中该写入开关的该第一端用于接收该数据电压，该写入开关的该第二端耦接于该第一节点，该写入开关的该控制端用于接收一第三控制信号；以及
一电容，耦接于该第一节点；
其中该像素电路另包含：
一重置开关，包含一第一端、一第二端、以及一控制端，其中该重置开关的该第一端用于接收一重置电压，该重置开关的该第二端耦接于该发光单元，且该重置开关的该控制端用于接收该第三控制信号。
9.如权利要求1所述的像素电路，其特征在于，该第一电流源包含：
一第一驱动晶体管，包含一第一端、一第二端、以及一控制端，其中该第一驱动晶体管的该第一端用于接收一系统高电压，该第一驱动晶体管的该控制端耦接于该第一节点；以及
一第一电流开关，包含一第一端、一第二端、以及一控制端，其中该第一电流开关的该第一端耦接于该第一驱动晶体管的该第二端，该第一电流开关的该第二端耦接于该发光单元，且该第一电流开关的该控制端用于接收一第一控制信号；
其中该第二电流源包含：
一第二驱动晶体管，包含一第一端、一第二端、以及一控制端，其中该第二驱动晶体管的该第一端用于接收该系统高电压，该第二驱动晶体管的该控制端耦接于该第一节点；以及
一第二电流开关，包含一第一端、一第二端、以及一控制端，其中该第二电流开关的该第一端耦接于该第二驱动晶体管的该第二端，该第二电流开关的该第二端耦接于该发光单元，且该第二电流开关的该控制端用于接收一第二控制信号；
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